专利名称：一种时钟使能信号的产生方法及装置的制作方法
技术领域：
本发明涉及通讯领域，特别涉及一种时钟使能信号的产生方法及装置。
背景技术：
在ASIC (Application Specific Integrated Circuits,专用集成电路)中，往往是多个Master (又称Core)(主设备)通过总线互联结构访问多个Slave (从设备)。ASIC包括同步和异步两种架构方式。在同步架构方式中，Master、Slave与总线三者的时钟信号由同一个源时钟采用分频逻辑产生，各时钟信号的时钟频率为同频或倍频关系。其中，Master在Master的时钟信号的上升沿对总线的数据进行采样，以实现Master和总线之间的数据及指令交互。总线在总线的时钟信号的高电平传递有效数据，为了使Master采样数据与总线数据同步，分频逻辑会给Master提供一个用于指示总线的时钟信号上升沿的时钟使能信号。具体地，现有的时钟使能信号的产生方法为，根据各时钟频率之间的频率关系，该分频逻辑在源时钟域产生一个统一的时钟使能信号，送给多个Master，作为总线上升沿指示信号。在实现本发明的过程中，发明人发现现有技术至少存在以下问题多个Master采用同一个时钟使能信号驱动，导致时钟使能驱动电路数量巨大。并且，由于ASIC体积较小，多个Master采用同一个时钟使能信号驱动,会给工作人员的布局布线带来很大的困难
发明内容
为了解决现有技术的问题，本发明实施例提供了一种时钟使能信号的产生方法及装置。所述技术方案如下一方面，本发明实施例提供了一种时钟使能信号的产生方法，所述方法包括获取N个Master的时钟信号的频率、以及与所述N个Master连接的总线的时钟信号的频率，所述N个Master的时钟信号和所述总线的时钟信号基于同一源时钟产生，其中，N彡2且N为整数；根据第η个所述Master的时钟信号的频率和所述总线的时钟信号的频率，产生第η个时钟使能信号，所述第η个时钟使能信号的下降沿分别与所述总线的时钟信号的上升沿和所述第η个Master的时钟信号的上升沿对齐，其中，n e {I, 2，……，N}；将所述第η个时钟使能信号提供给所述第η个Master,以实现所述第η个Master与所述总线的交互。优选地，所述根据第η个所述Master的时钟信号的频率和所述总线的时钟信号的频率，产生第η个时钟使能信号，包括根据所述第η个Master的时钟信号的频率和所述总线的时钟信号的频率，产生基于源时钟的第η个预备时钟使能信号，所述第η个预备时钟使能信号的高电平持续时间为所述第η个Master的一个时钟周期，且所述第η个预备时钟使能信号的下降沿比所述下降沿对应的所述总线的时钟信号的上升沿，提前所述第η个Master的一个时钟周期；将所述第η个预备时钟使能信号与所述第η个Master的一个时钟周期同步，得到所述第η个时钟使能信号。具体地,所述将所述第η个预备时钟使能信号与所述第η个Master的一个时钟周期同步，得到所述第η个时钟使能信号，包括采用D触发器对所述第η个Master的时钟信号和所述第η个预备时钟使能信号进行同步，所述第η个Master的时钟信号为所述D触发器的参考时钟，所述第η个预备时钟使能信号为所述D触发器D端的输入信号，所述D触发器Q端的输出信号为所述第η个时钟使能信号。优选地，所述方法还包括检测所述总线的时钟信号的频率和所述N个Master的时钟信号的频率是否发生变化；若所述总线的时钟信号的频率或所述Master的时钟信号的频率发生变化，则获取变化后的所述总线的时钟信号的频率和变化后的Master的时钟信号的频率，并根据变化后的所述总线的时钟信号的频率和所述变化后的Master的时钟信号的频率，调整对应的时钟使能信号。 优选地,所述第η个时钟使能信号的高电平持续时间为所述第η个Master的一个时钟周期。另一方面，本发明实施例提供了一种时钟使能信号的产生装置，所述装置包括获取模块，用于获取N个Master的时钟信号的时频率、以及与所述N个Master连接的总线的时钟信号的频率，所述多N个Master的时钟信号和所述总线的时钟信号基于同一源时钟产生，其中，N彡2且N为整数；产生模块，用于根据所述获取模块获取到的第η个所述Master的时钟信号的频率和所述总线的时钟信号的频率，产生第η个时钟使能信号，所述第η个时钟使能信号的下降沿分别与所述总线的时钟信号的上升沿和所述第η个Master的时钟信号的上升沿对齐，其中，n e {I, 2，......，N}；提供模块，用于将所述产生模块产生的第η个所述时钟使能信号提供给所述第η个Master,以实现所述第η个Master与所述总线的交互。优选地，所述产生模块包括产生单元，用于根据所述第η个Master的时钟信号的频率和所述总线的时钟信号的频率，产生基于源时钟的第η个预备时钟使能信号，所述第η个预备时钟使能信号的高电平持续时间为所述第η个Master的一个时钟周期，且所述第η个预备时钟使能信号的下降沿比所述下降沿对应的所述总线的时钟信号的上升沿，提前所述第η个Master的一个时钟周期；同步单元，用于将所述第η个预备时钟使能信号与所述第η个Master的一个时钟周期同步，得到所述第η个时钟使能信号。具体地，所述同步单元包括D触发器，所述Master的时钟信号为所述D触发器的参考时钟，所述预备时钟使能信号为所述D触发器D端的输入信号，所述D触发器Q端的输出信号为所述时钟使能信号。
优选地，所述装置还包括检测模块，用于检测所述总线的时钟信号的频率和所述N个Master的时钟信号的频率是否发生变化；所述获取模块，还用于当所述总线的时钟信号的频率或所述Master的时钟信号的频率发生变化时，获取变化后的所述总线的时钟信号的频率和变化后的Master的时钟信号的频率； 所述产生模块，还用于根据变化后的所述总线的时钟信号的频率和所述变化后的Master的时钟信号的频率，调整对应的时钟使能信号。优选地，所述第η个时钟使能信号的高电平持续时间为所述第η个Master的一个时钟周期。本发明实施例提供的技术方案带来的有益效果是通过获取至少两个Master的时钟信号的频率和与这些Master连接的总线的时钟信号的频率，根据各个Master的时钟信号的频率和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号分别提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 图1是本发明实施例一提供的时钟使能信号的产生方法的流程图；图2是本发明实施例二提供的时钟使能信号的产生方法的流程图；图3是本发明实施例二提供的时钟使能信号的产生方法的实现架构图；图4是本发明实施例二提供的Master的时钟信号、总线的时钟信号和时钟使能信号的时序图；图5是本发明实施例三提供的时钟使能信号的产生方法的流程图；图6是本发明实施例三提供的时钟使能信号的产生示意图；图7是本发明实施例三提供的Master的时钟信号、总线的时钟信号和时钟使能信号的时序图；图8是本发明实施例四提供的时钟使能信号的产生装置的结构示意图。图9是本发明实施例五提供的时钟使能信号的产生装置的结构示意图；图10是本发明实施例六提供的时钟使能信号的产生装置的结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
为便于理解本发明实施例描述的技术方案，首先对本发明实施例中描述的Master> Slave与总线(Bus)进行介绍。本发明实施例中描述的Master、Slave与总线三者互联，通过时钟使能信号进行数据同步。其中，Master可位于ASIC芯片内，也可位于可编程逻辑器件内。Slave可位于ASIC芯片内，也可位于ASIC芯片外部，还可位于可编程逻辑器件内。当Master与Slave位于同一个ASIC芯片或者可编程逻辑器件内时,Master与Slave通过总线对接。当Master与Slave未位于同一个ASIC芯片或者可编程逻辑器件内时,Master与Slave通过总线或者接口协议对接。前述可编程逻辑器件包括FPGA (Field-Programmable Gate Array,现场可编程门阵列)、CPLD (Complex Programmable Logic Device,复杂可编程逻辑器件)、PAL(Programmable Array Logic,可编程阵列逻辑)、GAL (General Array Logic,通用阵列逻辑)和 EPLD (Erasable Programmable Logic Device,可擦除编程逻辑器件)。前述总线可为AMBA(Advanced Microcontroller Bus Architecture,高级微控制器总线架构)2. 0 的 AHB (Advanced High-Performance Bus,系统总线)和 ASB (AdvancedSystem Bus,高性能系统总线),AMBA3. O 的 AXI (Advanced extensible Interface,总线协议)和 APB (Advanced Peripheral Bus,高性能外设总线)，Wishbone (Silicore 提出的一种总线协议)总线，Avalon (Altera提出的一种总线协议)总线,Coreconnect (IBM提出的一种总线协议)总线或者OCP (Onchip protocol, OCP-1P国际组织提出的片上总线协议)总线等。实施例一本发明实施例提供了一种时钟使能信号的产生方法，参见图1，该方法包括步骤101 :获取N个Master的时钟信号的频率、以及与N个Master连接的总线的时钟信号的频率，其中，N彡2且N为整数。其中，Master和总线采用同步架构,容易知道,在同步架构中，Master的时钟信号和总线的时钟信号都由同一源时钟分频产生。进一步地，由于Master的时钟信号和总线的时钟信号都由同一源时钟分频产生，因此，Master的时钟信号的频率和总线的时钟信号的频率可以采用其相对于源时钟的分频系数表示，比如2分频、3分频等。具体地，Master包括但不限于CPU (Central Processing Unit,中央处理器)。步骤102 :根据第η个Master的时钟信号的频率和总线的时钟信号的频率，产生第η个时钟使能信号，其中，n e {1,2,……，N}。其中，第η个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第η个Master的时钟信号的上升沿对齐。容易知道，在本发明实施例中，对齐均指信号的时序对齐。通过执行该步骤102，可以得到N个时钟使能信号。具体地，以N个Master包括第I个Master和第2个Master为例，该步骤102包括根据第I个Master的时钟信号的频率和总线的时钟信号的频率，产生与第一Master对应的第I个时钟使能信 号，根据第2个Master的时钟信号的频率和总线的时钟信号的频率，产生与第二 Master对应的第2个时钟使能信号；其中，第I个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第I个Master的时钟信号的上升沿对齐；第2个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第2个Master的时钟信号的上升沿对齐。步骤103 :将第η个时钟使能信号提供给第η个Master,以实现第η个Master与总线的交互。通过执行该步骤103，可以将N个时钟使能信号分别提供给对应的Master。进一步地,将第η个时钟使能信号提供给第η个Master,第η个Master根据第η个Master的时钟信号对总线上的数据进行采样，并判断采样时第η个时钟使能信号是否为高电平，若是，则表示采样数据是有效数据，否则将采样数据作为无效数据，从而完成第η个Master和总线的交互(包括数据交互和指令交互)。本发明实施例提供的上述方法带来的有益效果是通过获取至少两个Master的时钟信号的频率、以及与这些Master连接的总线的时钟信号的频率，根据各个Master和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。实施例二本发明实施例提供了一种时钟使能信号的产生方法，参见图2，该方法包括步骤201 :获取N个Master的时钟信号的频率和与该N个Master连接的总线的时钟信号的频率，其中，N彡2且N为整数。
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其中，N个Master和总线采用同步架构。容易知道，在同步架构中，总线的时钟信号的频率与Master的时钟信号的频率基于同一源时钟产生，通常为同频或倍频关系。因此，Master的时钟信号的频率和总线的时钟信号的频率可以其相对于源时钟的分频系数表示，比如2分频、3分频等。具体地，参见图3，在本实施例的同步架构中，Master有多个，包括Masterl(即第I个 Master)、Master2 (即第 2 个 Master)、…、以及 MasterN, Slave 也有多个，包括 SlaveKSlave2、Slave3,总线采用总线矩阵(Bus Matrix)的形式。这些Master和Slave通过总线互联，这些Master和总线的时钟信号均由时钟生成模块提供，Slave的时钟信号与总线相同。进一步地，该时钟生成模块通常包括寄存器、计数器以及分频逻辑等。其中，寄存器用于存储分频系数；计数器用于对源时钟的脉冲进行计数；分频逻辑用于根据寄存器中的分频系数，采用计数器的计数值对源时钟进行分频，以产生各个Master的时钟信号、总线的时钟信号以及时钟使能信号，时钟生成模块的结构和工作原理为现有技术，在此省略详细描述。具体地，获取总线的时钟信号的频率与Master的时钟信号的频率可以通过读取时钟生成模块的寄存器中存储的分频系数来实现。进一步地，以Masterl和Master2为例，结合图4,在本实施例中，Masterl的时钟信号clk_Masterl为源时钟clk_src的2分频，Master2的时钟信号clk_Master2为源时钟clk_src的3分频,总线的时钟信号clk_bus为源时钟clk_src的12分频(在后半部分变化为6分频)。步骤202 :根据第η个Master的时钟信号的频率和总线的时钟信号的频率，产生第η个时钟使能信号，其中，n e {1,2,……，N}。其中，第η个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第η个Master的时钟信号的上升沿对齐。具体地，参见图4，时钟使能信号clk_en_masterl (即第I个时钟使能信号)的下降沿分别与clk_bus的上升沿和clk_masterl的上升沿对齐(如图4中实线箭头所示)，时钟使能信号clk_en_maSter2 (即第2个时钟使能信号)的下降沿分别与clk_bus的上升沿和clk_master2的上升沿对齐(如图4中虚线箭头所示)。由于Master的时钟信号的频率和总线的时钟信号的频率是基于同一源时钟分频产生，所以通常以分频系数来表示Master的时钟信号的频率和总线的时钟信号的频率，因此，在具体实现中，步骤202是根据各个Master的时钟信号的频率与源时钟的频率的关系、以及总线的时钟信号的频率与源时钟的频率的关系来产生时钟使能信号。优选地，第η个时钟使能信号的高电平持续时间为第η个Master的一个时钟周期。参见图4, clk_en_Masterl的高电平持续时间等于Masterl的一个时钟周期，clk_en_Master2的高电平持续时间等于Master2的一个时钟周期。值得说明的是，本实施例中不限定时钟使能信号的高电平持续时间的长度，时钟使能信号的高电平持续时间还可为多个源时钟的时钟周期，例如三个源时钟的时钟周期。与现有技术中，时钟使能信号的 高电平持续时间为源时钟的一个时钟周期相比，本实施例中的时钟使能信号的高电平持续时间明显加长，这可以进一步优化时序。步骤203 :将第η个时钟使能信号提供给第η个Master。具体地，如图3 所不，将 clk_en_masterl 提供给Masterl,将 clk_en_master2 提供给Master2,依次类推，将clk_en_masterN (图4中未不)提供给MasterN。公知地，提供给各个Master的时钟使能信号用于指示该总线的时钟信号的上升沿。各个Master根据Master的时钟信号对总线上的数据进行采样，并判断采样时对应的时钟使能信号是否为高电平，若是，则表示采样的数据是有效数据，否则将采样的数据作为无效数据，从而完成各个Master和总线的数据交互。步骤204 :检测总线的时钟信号的频率和N个Master的时钟信号的频率是否发生变化，若总线的时钟信号的频率或Master的时钟信号的频率发生变化，则执行步骤205 ;若总线的时钟信号的频率和Master的时钟信号的频率未发生变化，则继续检测。一般地，为了动态调节功耗，Master的时钟信号和总线的时钟信号都可以进行DFS (Dynamic Frequency Selection,动态频率选择)。DFS为,根据Master的业务负载情况，动态调节Master和总线的时钟频率。具体地，DFS是通过调节时钟产生模块中的分频系数来调节Master和总线的时钟频率的。此为本领域熟知技术，在此不再详述。进一步地，检测总线的时钟信号的频率和Master的时钟信号的频率是否发生变化可以通过检测寄存器中的分频系数是否变化来实现。步骤205 :获取变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，并根据变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，调整对应的时钟使能信号。具体地，参见图4，总线的时钟信号clk_bus从12分频变化为6分频，由于所有的时钟使能信号均与总线的时钟信号的频率相关，所以对应的时钟信号指所有的时钟使能信
号，即 clk_en_masterl、clk_en_master2......clk_en_masterN(图中仅不例性的画出了 clk_
en_masterl> clk_en_master2),调整后的时钟使能信号可以正确指示总线的时钟频率的上升沿。需要说明的是，在本实施例中，是总线的时钟信号的频率发生变化，此时，需要对应调整所有的时钟使能信号，在其它实施例中，也可以是某一个或多个Master的时钟信号的频率发生变化而总线的时钟信号的频率不变，此时，调整与该一个或多个Master对应的时钟使能信号。本发明实施例提供的上述方法带来的有益效果是通过获取至少两个Master的时钟信号的频率和与这些Master连接的总线的时钟信号的频率，根据各个Master的时钟信号的频率和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号分别提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。并且，本发明实施例可以根据Master的时钟频率和总线的时钟频率的变化调整时钟使能信号，从而可以支持DFS，有效动态节省功耗。此外，本发明实施例实现简单，不需要增加软件开销。实施例三 本发明实施例提供了一种时钟使能信号的产生方法，参见图5，该方法包括步骤301 :获取N个Master的时钟信号的频率和与该N个Master连接的总线的时钟信号的频率，其中，N彡2且N为整数。该步骤301与本发明实施例二中步骤201相同，在此不再详述。步骤302 :根据第η个Master的时钟信号的频率和总线的时钟信号的频率，产生基于源时钟的第η个预备时钟使能信号，其中，n e {1,2,……，N}。其中，第η个预备时钟使能信号的高电平持续时间为第η个Master的一个时钟周期；且第η个预备时钟使能信号的下降沿比该下降沿对应的总线的时钟信号的上升沿，提前第η个Master的一个时钟周期。具体地,如图7所示,第I个预备时钟使能信号clk_en_Masterl_pre的高电平持续时间为Masterl的一个时钟周期,且clk_en_Masterl_pre的下降沿比该下降沿对应的总线的时钟信号的上升沿，提前Masterl的一个时钟周期；同样地，第2个预备时钟使能信号clk_en_Master2_pre的高电平持续时间为Master2的一个时钟周期，且clk_en_Master2_pre的下降沿比该下降沿对应的总线的时钟信号的上升沿，提前Master2的一个时钟周期。通过该步骤302，可以产生N个预备时钟使能信号。步骤303 :将第η个预备时钟使能信号与第η个Master的一个时钟周期同步,得到第η个时钟使能信号。具体地，该步骤303包括
采用D触发器对第η个Master的时钟信号和预备时钟使能信号进行同步。具
体地，如图6所不,第η个Master的时钟信号(clk_MasterO、clk_Masterl......clk_
MasterN)为D触发器的参考时钟,第η个预备时钟使能信号(clk_en_MasterO_pre、clk_en_
MasterOl_pre......clk_en_MasterN_pre)为D触发器D端的输入信号,D触发器Q端的输出
信号为第 η 个时钟使能信号(clk_en_MasterO，、clk_en_masterl’......clk_en_MasterN’)。通过前述步骤302和303,实现了根据第η个Master的时钟频率和总线的时钟频率，产生第η个时钟使能信号，第η个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第η个Master的时钟信号的上升沿对齐。步骤304 :将第η个时钟使能信号提供给第η个Master,以实现第η个Master与总线的交互。该步骤与本发明实施例二中步骤203相同，在此不再赘述。
步骤305 :检测总线的时钟信号的频率和Master的时钟信号的频率是否发生变化，若总线的时钟信号的频率或Master的时钟信号的频率发生变化，则执行步骤306 ;若总线的时钟信号的频率和Master的时钟信号的频率未发生变化，则继续检测。具体地，该步骤与本发明实施例二中步骤204相同，在此不再详述。步骤306 :获取变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，并根据变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，调整对应的时钟使能信号。如图7所示,在本实施例中,Masterl的时钟信号clk_masterl的频率和总线的时钟信号的频率均发生了变化(clk_masterl由3分频变为2分频，clk_bus由12分频变为6分频)，根据变化后的Masterl的时钟信号的频率和变化后的总线的时钟信号的频率，调整了所有的时钟使能信号(图中仅示出了 clk_en_Masterl’和clk_en_Master2’，如图7最右边的箭头所示)。容易知道，将调整后的时钟使能信号提供给各个Master。本发明实施例提供的上述方法带来的有益效果是通过获取至少两个Master的时钟信号的频率和与这些Master连接的总线的时钟信号的频率，根据各个Master的时钟信号的频率和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号分别提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。并且，本发明实施例可以根据Master的时钟频率和总线的时钟频率的变化调整时钟使能信号，从而可以支持DFS，有效动态节省功耗。此外，本发明实施例实现简单，不需要增加软件开销。另外，通过使时钟使能信号与Master的时钟信号同步，可以有效消除OCV (On-ChipViolation，片上差异)效应，优化时序。实施例四本发明实施例提供了一种时钟使能信号的产生装置，适用于实施例一提供的时钟使能信号的产生方法，参见图8，该装置包括获取模块401，用于获取N个Master的时钟信号的频率、以及与该N个Master连接的总线的时钟信号的时钟频率，N个Master的时钟信号和总线的时钟信号基于同一源时钟分频产生，其中，N > 2 ；产生模块402，用于根据获取模块401获取到的第η个Master的时钟信号的频率和总线的时钟信号的频率，产生第η个时钟使能信号，第η个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第η个Master的时钟信号的上升沿对齐，其中，n e {1,2,……，
N}；提供模块403，用于将产生模块402产生的第η个时钟使能信号提供给第η个Master,以实现第η个Master与总线的交互。本发明实施例提供的上述装置带来的有益效果是通过获取至少两个Master的时钟信号的频率和与这些Master连接的总线的时钟信号的频率，根据各个Master的时钟信号的频率和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号分别提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。实施例五本发明实施例提供了一种时钟使能信号的产生装置，适用于实施例二提供的时钟使能信号的产生方法，参见图9，该装置包括获取模块501，用于获取N个Master的时钟信号的频率、以及与该N个Master连接的总线的时钟信号的时 钟频率，N个Master的时钟信号和总线的时钟信号基于同一源时钟分频产生，其中，N > 2 ；产生模块502，用于根据获取模块501获取到的第η个Master的时钟信号的频率和总线的时钟信号的频率，产生第η个时钟使能信号，第η个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第η个Master的时钟信号的上升沿对齐，其中，n e {1,2,……，
N}；提供模块503，用于将产生模块502产生的第η个时钟使能信号提供给第η个Master,以实现第η个Master与总线的交互；检测模块504，用于检测总线的时钟信号的频率和Master的时钟信号的频率是否发生变化，相应地，获取模块501还用于当总线的时钟信号的频率或Master的时钟信号的频率发生变化时，获取变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，产生模块502还用于根据变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，调整对应的时钟使能信号。优选地,第η个时钟使能信号的高电平持续时间为第η个Master的一个时钟周期，也就是说各个时钟使能信号的高电平持续时间为对应的Master的一个时钟周期，与现有技术中，时钟使能信号的高电平持续时间为源时钟的一个时钟周期相比，本实施例中的时钟使能信号的高电平持续时间明显加长，这可以进一步优化时序。本发明实施例提供的上述装置带来的有益效果是通过获取至少两个Master的时钟信号的频率和与这些Master连接的总线的时钟信号的频率，根据各个Master的时钟信号的频率和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号分别提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。并且，本发明实施例可以根据Master的时钟频率和总线的时钟频率的变化调整时钟使能信号，从而可以支持DFS，有效动态节省功耗。此外，本发明实施例实现简单，不需要增加软件开销。实施例六本发明实施例提供了一种时钟使能信号的产生装置，适用于实施例三提供的时钟使能信号的产生方法，参见图10，该装置包括获取模块601，用于获取N个Master的时钟信号的频率、以及与该N个Master连接的总线的时钟信号的时钟频率，N个Master的时钟信号和总线的时钟信号基于同一源时钟分频产生，其中，N > 2 ；产生模块602，用于根据获取模块601获取到的第η个Master的时钟信号的频率和总线的时钟信号的频率，产生第η个时钟使能信号，第η个时钟使能信号的下降沿分别与总线的时钟信号的上升沿和第η个Master的时钟信号的上升沿对齐，其中，n e {1,2,……，
N}；提供模块603，用于将产生模块602产生的第η个时钟使能信号提供给第η个Master,以实现第η个Master与总线的交互。其中，产生模块602包括产生单元 6021，用于根据第η个Master的时钟信号的频率和总线的时钟信号的频率，产生第η个预备时钟使能信号，第η个预备时钟使能信号的高电平持续时间为第η个Master的一个时钟周期，且第η个预备时钟使能信号的下降沿比该下降沿对应的总线的时钟信号的上升沿，提前第η个Master的一个时钟周期；同步单元6022,用于将第η个预备时钟使能信号与第η个Master的一个时钟周期同步，得到第η个的时钟使能信号。具体地，同步单元6022包括D触发器，如图6所示，各个Master的时钟信号为D触发器的参考时钟，各个Master对应的预备时钟使能信号为D触发器D端的输入信号，D触发器Q端的输出信号为各个Master对应的时钟使能信号。优选地，本实施例的装置还包括检测模块604，用于检测总线的时钟信号的频率和Master的时钟信号的频率是否发生变化；相应地，获取模块601还用于当总线的时钟信号的频率或Master的时钟信号的频率发生变化时，获取变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，产生模块602还用于根据变化后的总线的时钟信号的频率和变化后的Master的时钟信号的频率，调整对应的时钟使能信号。优选地，第η个时钟使能信号的高电平持续时间为第η个Master的一个时钟周期。本发明实施例提供的上述装置带来的有益效果是通过获取至少两个Master的时钟信号的频率和与这些Master连接的总线的时钟信号的频率，根据各个Master的时钟信号的频率和总线的时钟信号的频率，分别产生与各个Master对应的时钟使能信号，并将各个时钟使能信号分别提供给对应的Master，使得每个Master可以单独对应一个时钟使能信号，有效避免了现有技术中多个Master共用一个时钟使能信号而导致的时钟使能驱动电路数量大的情况；并且，为每个Master单独提供一个时钟使能信号，方便工作人员在布局布线时根据每个Master的摆放和时钟频率等要求单独布局。并且，本发明实施例可以根据Master的时钟频率和总线的时钟频率的变化调整时钟使能信号，从而可以支持DFS，有效动态节省功耗。此外，本发明实施例实现简单，不需要增加软件开销。另外，通过使时钟使能信号与Master的时钟信号同步，可以有效消除OCV效应，优化时序。容易知道，本发明实施例的时钟使能信号的产生装置可以为前述时钟生成模块。需要说明的是上述实施例提供的时钟使能信号的产生装置在产生时钟使能信号时，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将设备的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，上述实施例提供的时钟使能信号的产生装置与时钟使能信号的产生方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种时钟使能信号的产生方法，其特征在于，所述方法包括 获取N个主设备的时钟信号的频率、以及与所述N个主设备连接的总线的时钟信号的频率，所述N个主设备的时钟信号和所述总线的时钟信号基于同一源时钟产生，其中，N ^ 2且N为整数； 根据第η个所述主设备的时钟信号的频率和所述总线的时钟信号的频率，产生第η个时钟使能信号，所述第η个时钟使能信号的下降沿分别与所述总线的时钟信号的上升沿和所述第η个主设备的时钟信号的上升沿对齐，其中，n e {1,2,……，N}； 将所述第η个时钟使能信号提供给所述第η个主设备，以实现所述第η个主设备与所述总线的交互。
2.根据权利要求1所述的方法，其特征在于，所述根据第η个所述主设备的时钟信号的频率和所述总线的时钟信号的频率，产生第η个时钟使能信号，包括 根据所述第η个主设备的时钟信号的频率和所述总线的时钟信号的频率，产生基于源时钟的第η个预备时钟使能信号，所述第η个预备时钟使能信号的高电平持续时间为所述第η个主设备的一个时钟周期，且所述第η个预备时钟使能信号的下降沿比所述下降沿对应的所述总线的时钟信号的上升沿，提前所述第η个主设备的一个时钟周期； 将所述第η个预备时钟使能信号与所述第η个主设备的一个时钟周期同步，得到所述第η个时钟使能信号。
3.根据权利要求2所述的方法，其特征在于，所述将所述第η个预备时钟使能信号与所述第η个主设备的一个时钟周期同步，得到所述第η个时钟使能信号，包括 采用D触发器对所述第η个主设备的时钟信号和所述第η个预备时钟使能信号进行同步，所述第η个主设备的时钟信号为所述D触发器的参考时钟，所述第η个预备时钟使能信号为所述D触发器D端的输入信号，所述D触发器Q端的输出信号为所述第η个时钟使能信号。
4.根据权利要求1-3任一项所述的方法，其特征在于，所述方法还包括 检测所述总线的时钟信号的频率和所述N个主设备的时钟信号的频率是否发生变化； 若所述总线的时钟信号的频率或所述主设备的时钟信号的频率发生变化，则获取变化后的所述总线的时钟信号的频率和变化后的主设备的时钟信号的频率，并根据变化后的所述总线的时钟信号的频率和所述变化后的主设备的时钟信号的频率，调整对应的时钟使能信号。
5.根据权利要求1-3任一项所述的方法，其特征在于，所述第η个时钟使能信号的高电平持续时间为所述第η个主设备的一个时钟周期。
6.一种时钟使能信号的产生装置，其特征在于，所述装置包括 获取模块，用于获取N个主设备的时钟信号的时频率、以及与所述N个主设备连接的总线的时钟信号的频率，所述多N个主设备的时钟信号和所述总线的时钟信号基于同一源时钟产生，其中，N彡2且N为整数； 产生模块，用于根据所述获取模块获取到的第η个所述主设备的时钟信号的频率和所述总线的时钟信号的频率，产生第η个时钟使能信号，所述第η个时钟使能信号的下降沿分别与所述总线的时钟信号的上升沿和所述第η个主设备的时钟信号的上升沿对齐，其中，n e {1,2,……,N}；提供模块，用于将所述产生模块产生的第η个所述时钟使能信号提供给所述第η个主设备，以实现所述第η个主设备与所述总线的交互。
7.根据权利要求6所述的装置，其特征在于，所述产生模块包括 产生单元，用于根据所述第η个主设备的时钟信号的频率和所述总线的时钟信号的频率，产生基于源时钟的第η个预备时钟使能信号，所述第η个预备时钟使能信号的高电平持续时间为所述第η个主设备的一个时钟周期，且所述第η个预备时钟使能信号的下降沿比所述下降沿对应的所述总线的时钟信号的上升沿，提前所述第η个主设备的一个时钟周期； 同步单元，用于将所述第η个预备时钟使能信号与所述第η个主设备的一个时钟周期同步，得到所述第η个时钟使能信号。
8.根据权利要求7所述的装置，其特征在于，所述同步单元包括D触发器，所述主设备的时钟信号为所述D触发器的参考时钟，所述预备时钟使能信号为所述D触发器D端的输入信号，所述D触发器Q端的输出信号为所述时钟使能信号。
9.根据权利要求6-8任一项所述的装置，其特征在于，所述装置还包括 检测模块，用于检测所述总线的时钟信号的频率和所述N个主设备的时钟信号的频率是否发生变化； 所述获取模块，还用于当所述总线的时钟信号的频率或所述主设备的时钟信号的频率发生变化时，获取变化后的所述总线的时钟信号的频率和变化后的主设备的时钟信号的频率； 所述产生模块，还用于根据变化后的所述总线的时钟信号的频率和所述变化后的主设备的时钟信号的频率，调整对应的时钟使能信号。
10.根据权利要求6-8任一项所述的装置，其特征在于，所述第η个时钟使能信号的高电平持续时间为所述第η个主设备的一个时钟周期。
全文摘要
本发明公开了一种时钟使能信号的产生方法及装置，属于通讯领域。所述方法包括获取N个Master的时钟信号的频率、以及与所述N个Master连接的总线的时钟信号的频率，所述N个Master的时钟信号和所述总线的时钟信号基于同一源时钟产生，N≥2且N为整数；根据第n个所述Master的时钟信号的频率和所述总线的时钟信号的频率，产生第n个时钟使能信号，其中，n∈{1，2，……，N}；将所述第n个时钟使能信号提供给所述第n个Master。所述装置包括获取模块、产生模块和提供模块。本发明为每个Master单独提供一个时钟使能信号，很大程度上缩减了时钟使能驱动电路数量，并且便于工作人员布局布线。
文档编号G06F1/06GK103064461SQ201210592329
公开日2013年4月24日 申请日期2012年12月31日 优先权日2012年12月31日
发明者相海英, 廖水清 申请人:华为技术有限公司