专利名称：具有页复制功能的半导体存储装置的制作方法
技术领域：
本发明涉及具有将存储在存储单元阵列的某一区域中的数据写入另一区域的数据复制功能的半导体存储装置，特别是涉及一并写入的单位大的快速存储器。
背景技术：
作为非易失性存储器的一种，已知有NAND快速存储器。在NAND快速存储器中，串联连接由非易失性晶体管构成的多个存储单元，构成NAND单元。而且，对多个存储单元并行地进行数据的写入，按照由多个NAND单元构成的块单元电气性地一并进行擦除。通过将写入数据依次供给包括多个锁存电路的读出/锁存电路，将被锁存在该读出/锁存电路中的数据通过位线供给存储单元阵列，进行NAND快速存储器中的数据的写入。
这里，将写入数据锁存在读出/锁存电路中的理由，是因为NAND快速存储器中的数据的写入方式是一种为了加快有效速度而一并写入大量的数据的方式。NAND快速存储器中的写入单位称为一页。通常，由使字线公用的多个存储单元构成一页。
可是，在NAND快速存储器中进行数据的写入的情况下，出于数据管理的容易，通常，将汇总在一起的数据写入一个块中。因此，每一块的空区域变得非常大，不能有效地利用数据区域。
在图1中，在存储单元阵列51上设有多个块52。另外，各块52中划了斜线的区域表示写入数据的区域，除此以外表示未写入数据的空区域。
因此，在使用NAND快速存储器的情况下，一次写入的数据中，能读出某一块内的一页部分的数据，暂时被锁存在读出/锁存电路中，然后，被锁存在读出/锁存电路中的数据由于被写入与先被读出的块不同的块的空区域的页中，所以能进行存储空间的有效利用。这样的工作称为页复制。通过进行页复制，能谋求存储空间的有效利用。
可是，如图2所示，NAND快速存储器有存储通常的数据的数据区域53、以及与其不同而被称为冗余区域54的存储空间。该冗余区域54相当于图2中划了斜线的区域。该冗余区域54在每一页中都存在，通常用来存储对应于各页的数据存储状态的数据。例如，数据的错误修正中使用的检错码(ECC)、或表示对应的页的数据能擦除的数据、或表示对应的页的数据是复制数据的数据等，能将关于该页的状态记述在冗余区域54中。
如果进行页复制，则从复制源的页读出的数据、包括冗余区域54中的数据直接被写入复制方的页中。因此，在页复制之前，冗余区域54中的数据不准确地反映该页的状态。进行页复制时，数据区域53中的数据有必要能直接对冗余区域54进行数据的改写。
可是，迄今，页复制时不能改写一部分数据。因此，希望有页复制时能改写一部分数据的NAND快速存储器。
发明内容
根据本发明的第一方面，提供这样一种半导体存储装置，该半导体存储装置由以下部分构成按照页单位进行数据的写入及读出的存储单元阵列；以及连接在上述存储单元阵列上，从上述存储单元阵列的任意的页读出的一页部分的数据中至少能改写其一部分数据，写入上述存储单元阵列的另一页中的控制电路。
根据本发明的第二方面，提供这样一种半导体存储装置，该半导体存储装置由以下部分构成由多条字线、多条位线及连接在这些字线和位线上的多个存储单元构成，按照由共同连接在一条字线上的多个存储单元构成的页单位，进行数据的写入及读出的存储单元阵列；连接在上述多条字线上、在上述多条字线中选择任意的字线、选择上述存储单元阵列的任意的页的行译码电路；以及连接在上述多条位线上、来自上述存储单元阵列的数据读出时，读出从上述存储单元阵列被读出的一页部分的数据，锁存该读出的数据，对上述存储单元阵列进行数据写入时，将锁存的一页部分的数据供给上述存储单元阵列，进行锁存的一页部分的数据中任意的数据的改写的读出/锁存电路。
根据本发明的第三方面，提供这样一种半导体存储装置的工作方法从作为具有分别包括多个存储单元的多个存储区域的非易失性半导体存储装置的存储区域的多个存储单元并行地读出数据，将上述读出的数据锁存在多个锁存电路中，改写锁存在该多个锁存电路中的数据的至少一部分，将上述至少一部分被改写的数据写入与读出了上述数据的存储区域不同的存储区域的多个存储单元中。
图1是现有的NAND快速存储器的存储单元阵列的框2是表示图1中的NAND快速存储器的存储空间的3是本发明的一实施例的NAND快速存储器的框4是表示图3中的存储单元阵列的一个块部分的详细结构的电路5是表示与图3中的存储单元阵列的一个NAND单元相关的部分的读出/锁存电路的详细结构的电路6是示意地表示图3中的读出/锁存电路内设置的多个锁存电路和多条位线的对应关系的电路7是图3中的NAND快速存储器的页复制工作时的流程8是图3中的NAND快速存储器的页复制工作时的主要部分的信号波形9是示意地表示图3中的NAND快速存储器的页复制工作时将改写用数据供给锁存电路组的状态的框10是表示图3中的NAND快速存储器的页复制工作时锁存电路组内的一部分数据的变化状态的11是表示图3中的NAND快速存储器的页复制工作前后的一页部分的数据的位置关系的框图。
实施发明的具体方式以下，参照附图详细说明本发明的实施例。
图3是表示本发明的一实施例的NAND快速存储器的总体结构框图。
在存储单元阵列11内分别设有多条字线、选择栅线及位线。多个存储单元连接在多条字线和位线上。将在后面说明这些存储单元被分割成多个块。
读出/锁存电路12、以及选择驱动上述多条字线及选择栅线的行译码电路13连接在存储单元阵列11上。
上述读出/锁存电路12有多个锁存电路，来自存储单元阵列11的数据读出时，读出通过上述位线读出的数据，暂时锁存读出的数据，通过上述位线供给存储单元阵列11。输入输出缓冲器(I/O缓冲器)14及列译码电路15连接在上述读出/锁存电路12上。数据读出时，锁存在上述读出/锁存电路12中的读出数据中根据列译码电路15的译码输出选择的数据通过输入输出缓冲器14被读出到存储器的外部，数据写入时，通过输入输出缓冲器从存储器的外部供给的写入数据被输送并锁存在根据列译码电路15的译码输出选择的上述读出/锁存电路12内的锁存电路中。
数据读出时及写入时，上述行译码电路13选择驱动上述存储单元阵列11内的字线及选择栅线，并行地选择存储单元阵列11内的一页部分的存储单元。
地址锁存器16连接在输入输出缓冲器14上，锁存通过输入输出缓冲器14输入的行地址及列地址。被锁存的行地址被供给行译码电路13，列地址被供给列译码电路15。
命令锁存器17连接在输入输出缓冲器14上，锁存通过输入输出缓冲器14输入的命令输入。命令译码器18连接在命令锁存器17上。命令译码器18对命令译码后输出各种控制信号。然后，根据从命令译码器18输出的控制信号，控制上述读出/锁存电路12、行译码电路13、输入输出缓冲器14、列译码电路15、地址锁存器16等的工作。
另外，在快速存储器中除了上述电路以外，还设有数据写入时及擦除时发生供给行译码电路13或存储单元阵列11用的高电压或中间电压的高电压/中间电压发生电路等，但图中省略了这些电路。
图4将图3中的存储单元阵列11的一个块的详细电路结构与读出/锁存电路12一起示出。
在存储单元阵列11的一个块内设有多个NAND单元21。在上述各NAND单元21中分别设有由具有控制栅和浮游栅的非易失性晶体管构成的多个存储单元MC。这些存储单元MC串联连接在源、漏之间。
选择NAND单元21用的第一选择晶体管SGT1及第二选择晶体管SGT2各自的一端连接在上述各NAND单元21的一端侧及另一端侧。第一选择晶体管SGT1的另一端连接在多条位线BL中对应的位线上，第二选择晶体管SGT2的另一端连接在共同连接在源线SL上。
构成一个块内的多个NAND单元21的多个存储单元MC的控制栅共同连接在经过块内延长设置的多条字线WL中对应的字线上。另外，第一选择晶体管SGT1的选择栅及第二选择晶体管SGT2的选择栅共同连接在经过块内延长设置的第一选择栅线SG1及第二选择栅线SG2上。另外，在块内，由其控制栅共同连接在一条字线上的多个存储单元MC构成一页22。而且，数据写入时，存储单元阵列21内的存储单元按照其一页单位并行地进行写入。
图5表示与图3中的一个NAND单元21相关的部分的读出/锁存电路12的详细的电路结构。位线BL串联通过位线选择用的晶体管31及位线选择时为了导通而控制的晶体管32的各源、漏之间后连接在点33上。使点33充电用的充电用晶体管34的源、栅间被插入该点33和电源电位Vcc的供给点之间。
如一个输出点连接在另一个输入点上、输入输出点互相连接的两个反相器35、36构成锁存电路37。从存储单元MC读出数据时，上述锁存电路37读出并锁存存储单元MC中的存储数据，对存储单元MC写入数据时，锁存从外部供给的写入用数据。上述锁存电路37内的一个反相器35的输入点通过存储单元MC的数据读出时及写入时为了导通而控制的晶体管38的源、栅之间连接在点33上。另外，上述锁存电路37内的另一个反相器36的输出点通过列选择用的晶体管39的源、栅间连接在I/O线上，一个反相器35的输出点通过列选择用的晶体管40的源、栅间连接在I/Ob线上。上述I/O线、I/Ob线共同连接在图3中的输入输出缓冲器14上。
由NAND电路41及反相器42构成的电路输出对上述列选择用的晶体管39、40进行导通控制用的控制信号。列数据电路15的译码输出信号及列选择启动信号CSLEN被输入上述NAND电路41中。上述NAND电路41的输出信号通过上述反相器42被输入列选择用的晶体管39、40的各栅中。
图6示意地表示图3中的读出/锁存电路12内设置的多个锁存电路37和多条位线BL的对应关系。在读出/锁存电路12内，设有与I/O数据的并列位数对应数量的锁存电路37，就是说如果由上述I/O线和I/Ob线构成的I/O线对的数目、例如I/O数据的并列位数为8位，则每8个NAND单元21分别设有8个锁存电路37。这8个锁存电路37串联连接，构成锁存电路组43。而且，在读出/锁存电路12内，设有与存储单元阵列11内的列数相当的锁存电路组43。上述各锁存电路组43在从存储单元阵列11读出数据时，分别暂时锁存来自对应的存储单元的读出数据，数据写入时，锁存从输入输出缓冲器14发送的1字节(8位)的写入数据。根据列地址选择这些锁存电路组43。
其次，参照图7至图11，说明上述这样构成的存储器中的页复制工作。
首先，说明指定复制源的页，读出一页部分的数据的页数据读出工作。
在页数据读出工作中，首先，如图7中的步骤ST1所示，地址输入命令“00h”被锁存在命令锁存器17中。另外，命令“00h”中的“h”表示该数据是16进位显示的数据。其次，如步骤ST2所示，复制源地址的列地址输入被锁存在地址锁存器16中，接着如步骤ST3所示，复制源地址的行地址输入被锁存在地址锁存器16中。地址输入命令及复制源地址被锁存时，如图8所示，命令锁存启动信号CLE及地址锁存启动信号ALE分别呈高电平。
锁存在地址锁存器16中的列地址被输送给列译码电路15，行地址被输送给行译码电路13。然后，根据列译码电路15及行译码电路13的输出，指定读出数据的存储单元阵列11的一页。
然后，如步骤ST4所示，读出命令“35h”被锁存在命令锁存器17中。输入了该读出命令后，如图8所示，与读出启动信号RE同步地从存储单元阵列11内指定的一页部分的存储单元依次读出数据。然后，读出的一页部分的读出数据被读出/锁存电路12读出且暂时锁存起来。
用图5中的电路说明该数据读出工作。首先，从设置在NAND单元21内的多个存储单元MC分别读出数据之前，晶体管34被导通，点33被充电到与电源电位Vcc对应的高电平。数据读出时，晶体管31、32被导通，点33的高电平被传输给位线BL。位线BL的电位根据NAND单元21内选择的存储单元MC的存储数据，仍然维持充电电平或放电而下降到低电平。即，根据选择存储单元的存储数据，确定点33的电位。
另外，晶体管31、32被导通，根据选择存储单元的存储数据，确定了点33的电位后，晶体管38被导通，点33的电位被输送给锁存电路37。这里，如果点33的电位例如为高电平，则在锁存电路37中进行数据读出，使得I/O侧呈高电平，I/Ob侧呈低电平，该读出的数据被锁存起来。
其次，说明对读出的一页部分的数据指定欲改写的列地址，进行数据输入的数据改写工作。
在数据改写工作中，首先，如图7中的步骤ST5所示，改写命令“85h”被锁存在命令锁存器17中。其次，如步骤ST6所示，与改写数据的锁存电路37对应的复制方地址的列地址被锁存在地址锁存器16中。接着，如步骤ST7所示，复制方地址的行地址被锁存在地址锁存器16中。接着，如步骤ST8所示，改写数据通过输入输出缓冲器14被输入读出/锁存电路12中。
这时，被锁存在地址锁存器16中的列地址被输送给列译码电路15，复制方的页地址即行地址被输送给行译码电路13。根据列译码电路15的输出，来自输入输出缓冲器14的改写数据被输送给读出/锁存电路12内的多个锁存电路组43中的一个，在该8个锁存电路37中依次进行数据的改写。
用图5中的电路说明该数据改写工作。来自输入输出缓冲器14的改写数据被传输给数据线I/O、数据线I/Ob。另外，如果被输入列地址的列译码电路15的译码输出呈高电平，而且列选择启动信号CSLEN呈高电平，则NAND电路41的输出信号呈低电平，反相器42的输出信号呈高电平，列选择用的晶体管39、40被导通。因此，改写用的数据被供给锁存电路37，锁存电路37的数据被改写。
例如，如图9所示，“0”～“527”的列地址被分配给分别由8个锁存电路37构成的锁存电路组43。然后，如果指定列地址“527”，则如图9所示，来自输入输出缓冲器14的改写数据被输入对应于列地址“527”的锁存电路组43。构成锁存电路组43的8个锁存电路37被串联连接起来，如图8所示，列选择启动信号CSLEN从低电平到高电平连续地变化8次，8位的改写数据从8个锁存电路37一端依次被输送并被锁存起来。其结果，该锁存电路组43内的8个锁存电路37的锁存数据被改写成改写数据。这时，不需要改写的锁存电路组43中的数据保持不变，地址输入后只是输入改写数据的锁存电路组43的锁存数据被改写。
这里，如图10所示，列地址为“0”～“527”共528组时，一页部分的数据中列地址为“0”～“511”的区域是数据区域，列地址为“512”～“527”的区域是冗余区域。而且，来自存储单元阵列11的数据读出后，在对应于冗余区域的地址为“512”～“527”的16个锁存电路组43的锁存数据例如为“01”的情况下，如果“FF”的改写数据被输入各自的锁存电路组43中，则改写后这些锁存电路组43中的数据变成“FF”。
其次，如图7中的步骤ST9所示，判断改写是否结束，如果未结束，则再次返回步骤ST5，锁存电路组43中的数据被改写成改写用的数据。然后，在步骤ST9中如果断定改写已结束，则如步骤ST10所示，写入命令“10h”被锁存在命令锁存器17中。通过该写入命令被锁存、被译码，锁存电路组43的锁存数据被写入存储单元阵列11内的复制方的页中。该写入时的复制方的页地址在步骤ST7的阶段已经被输入，根据与该复制方的页地址对应的行地址，选择驱动存储单元阵列11内的字线，进行数据的写入。
通过进行这样的工作，如图11所示，例如存储单元阵列11内的块MBL0中的一页22a中的数据被读出到锁存电路组43中，该读出数据的一部分例如在进行了原先的冗余区域的数据的改写后，被写入与上述不同的块MBL1中的一页22b中。
另外，在上述的发明中，虽然没有特别说明第一、第二选择栅线SG1、SG2的驱动方法，但选择对应的块时，根据行译码电路13的输出，驱动第一、第二选择栅线SG1、SG2，因此控制得一块内的全部NAND单元21上连接的第一、第二选择晶体管SGT1、SGT2导通。因此，各NAND单元21的一端通过第一选择晶体管SGT1，连接在对应的位线BL上，各NAND单元21的另一端通过第二选择晶体管SGT2，连接在对应的源线SL上。数据读出时，对应于低电平的低电位被供给上述源线SL，数据写入时，上述源线SL的电位呈浮动状态。
这样，如果采用上述实施例，则在将大量的数据一并写入的存储器中，在将被写入了一页的数据改写到不同的页上时，能使复制的数据保持不变，只改写需要改写的数据后进行复制。
对于本领域技术人员来说，其它的优点和变形是显而易见的。因此，本发明在更广的意义上不仅限于此处描述的具体细节和代表性实施例。在不脱离后附权利要求书及其等价物的精神或范围的前提下可以做出各种变更。
例如，以上说明中的16进位显示的命令数据只不过是一例，不限于此。另外，在上述实施例中虽然说明了读出了存储单元阵列的一页部分的数据后，改写冗余区域的读出数据，写入不同的页中的情况，但这并不只是冗余区域，也可以改写数据区域的读出数据。这可以这样进行用读出/锁存电路12读出存储单元阵列的一页部分的数据后，选择读出/锁存电路12的任意的列，而且通过将改写数据供给读出/锁存电路12，改写读出/锁存电路12中读出的一页部分的任意列的数据，写入不同的页中。
另外，在上述实施例中，虽然说明了半导体存储装置有NAND单元的NAND快速存储器的情况，但在其他非易失性存储器、例如有NOR单元型、DINOR单元型、AND单元型、带有选择晶体管的NOR单元型等的非易失性存储器中也能容易地实施。
权利要求
1.一种半导体存储装置，其特征在于由以下部分构成按照页单位进行数据的写入及读出的存储单元阵列(11)；以及连接在上述存储单元阵列上，从上述存储单元阵列的任意的页读出的一页部分的数据中至少能改写其一部分数据，写入上述存储单元阵列的另一页中的控制电路(12、13、14、15)。
2.根据权利要求1所述的半导体存储装置，其特征在于上述控制电路包括读出从上述存储单元阵列的任意的页读出的上述一页部分的数据，进行锁存的读出/锁存电路(12)。
3.根据权利要求2所述的半导体存储装置，其特征在于上述读出/锁存电路包括多个锁存电路(37)。
4.根据权利要求3所述的半导体存储装置，其特征在于上述多个锁存电路指定地址，在被指定的锁存电路中进行数据的改写。
5.根据权利要求4所述的半导体存储装置，其特征在于上述控制电路包括对上述多个锁存电路进行地址指定的锁存指定电路。
6.根据权利要求5所述的半导体存储装置，其特征在于上述锁存指定电路是列译码电路(15)。
7.根据权利要求1所述的半导体存储装置，其特征在于上述控制电路包括指定上述存储单元阵列的页的页指定电路。
8.根据权利要求7所述的半导体存储装置，其特征在于上述页指定电路是行译码电路(13)。
9.根据权利要求2所述的半导体存储装置，其特征在于上述控制电路包括连接在上述读出/锁存电路上，输出被锁存在该读出/锁存电路中的一页部分的数据，将供给的写入数据供给读出/锁存电路的数据I/O电路(14)。
10.根据权利要求1所述的半导体存储装置，其特征在于上述存储单元阵列有串联连接了多个非易失性晶体管的NAND单元。
11.一种半导体存储装置，其特征在于由以下部分构成由多条字线、多条位线及连接在这些字线和位线上的多个存储单元构成，按照由共同连接在一条字线上的多个存储单元构成的页单位，进行数据的写入及读出的存储单元阵列(11)；连接在上述多条字线上、在上述多条字线中选择任意的字线、选择上述存储单元阵列的任意的页的行译码电路(13)；以及连接在上述多条位线上、来自上述存储单元阵列的数据读出时，读出从上述存储单元阵列被读出的一页部分的数据，锁存该读出的数据，对上述存储单元阵列进行数据写入时，将锁存的一页部分的数据供给上述存储单元阵列，进行锁存的一页部分的数据中任意的数据的改写的读出/锁存电路(12)。
12.根据权利要求11所述的半导体存储装置，其特征在于上述读出/锁存电路包括多个锁存电路(37)。
13.根据权利要求12所述的半导体存储装置，其特征在于包括对上述多个锁存电路进行地址指定的锁存指定电路。
14.根据权利要求13所述的半导体存储装置，其特征在于上述锁存指定电路是列译码电路(15)。
15.根据权利要求11所述的半导体存储装置，其特征在于上述多个存储单元分别由非易失性晶体管构成，多个非易失性晶体管串联连接，构成NAND单元。
16.根据权利要求11所述的半导体存储装置，其特征在于上述控制电路包括连接在上述读出/锁存电路上，输出被锁存在该读出/锁存电路中的一页部分的数据，将供给的写入数据供给读出/锁存电路的数据I/O电路(14)。
17.一种半导体存储装置的工作方法，其特征在于从作为具有分别包括多个存储单元的多个存储区域的非易失性半导体存储装置的存储区域的多个存储单元中并行地读出数据，将上述读出的数据锁存在多个锁存电路中，改写锁存在该多个锁存电路中的数据的至少一部分，将上述至少一部分被改写的数据写入与读出了上述数据的存储区域不同的存储区域的多个存储单元中。
全文摘要
一种具有页复制功能的半导体存储装置，用读出/锁存电路读出并锁存从对应于复制源的页地址的存储单元阵列的一页部分的存储单元中读出的数据。该读出/锁存电路有多个锁存电路，这些锁存电路利用列地址进行地址指定。改写用的数据被供给用列地址进行了地址指定的锁存电路，改写用的数据被锁存在该被进行了地址指定的锁存电路中，进行数据的改写。数据改写后的一页部分的数据被写入与复制方的页地址对应的存储单元阵列内的页中。
文档编号G11C16/06GK1397955SQ0212625
公开日2003年2月19日 申请日期2002年7月17日 优先权日2001年7月17日
发明者河合鉱一, 今宫贤一, 中村宽 申请人:株式会社东芝