专利名称：伪静态随机存取存储器及其数据刷新方法
技术领域：
本发明是关于一种伪静态随机存取存储器(Pseudo Static Random AccessMemory，PSRAM)及其数据刷新(refresh)方法。
背景技术：
伪静态随机存取存储器是在动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的硬件结构下执行SRAM的功能。在传统的DRAM结构下，同一时间内并不允许开启两条字线(word line)。DRAM除了读、写之外，还必须每隔一段时间执行刷新的动作，以避免丧失其中的数据。然而，该刷新的动作相当于开启另一条字线，故需将读、写与刷新的时间错开，以避免发生同时开启两条字线的冲突情况。
参照图1，DRAM的读、写及刷新是根据一地址转换检测(address transitiondetection)信号ATD实施。当地址进行转换时(例如由地址N-1转换成地址N，或地址N转换成地址N+1)，ATD信号将转换为高电平，而在经过一段时间(一般为DRAM周期或称DRAM操作时间，以TRC_D表示)后再转换为低电平。当ATD信号位于低电平时，该地址的字线开启(高电平)，从而可进行读、写的动作。当ATD信号位于高电平时，字线关闭，可进行刷新。
在SRAM的结构下实施时，一地址并无法在刚就绪时就获知其将进行读、写或刷新，而字线开启以进行读、写的时间不能太长(通常为一个TRC_D)，以免届时无法进行刷新的动作。然而，该设计具有不少缺点。例如，若刷新信号在读取信号后产生，且在刷新后又产生写入信号，此时因该字线在刷新前必须关闭，故在写入时必须重新开启字线，因而大幅度增加电能的消耗。
发明内容
本发明的目的是提供一种伪静态随机存取存储器及其数据刷新方法，以解决读、写与刷新动作冲突的问题，并可有效降低电能的消耗。
为达到上述目的，本发明揭示一种伪静态随机存取存储器的数据刷新方法，其首先提供一地址串行及一刷新信号，该地址串行是作为数据读、写位置的依据。其次，在该地址串行的至少一地址中，设定该伪静态随机存取存储器的一字线的开启时间，最长为该刷新信号的周期的二分之一。之后，在该字线关闭时执行刷新，而在该地址的字线开启时进行读、写的动作。若在写入时适逢字线关闭的情况，写入的动作将延迟至下一个地址转换检测(ATD)信号为高电平时。
本发明的伪静态随机存取存储器包含一存储器电路及一读、写及刷新控制装置。该读、写及刷新控制装置包含一地址转换检测器、一刷新模式控制器及一控制电路。该地址转换检测器是用于产生一地址转换信号。该刷新模式控制器接收该地址转换信号及一外部输入的读、写信号，以产生缓存器写入信号及刷新模式信号。该控制电路接收该地址转换信号、缓存器写入信号、刷新模式信号、读写信号及一由该存储器电路输入的刷新信号，以产生刷新执行信号及读写执行信号并传输至该存储器电路，从而进行读、写及刷新的动作。
图1是已知的伪静态随机存取存储器的信号时序图；图2是本发明的第一优选实施例的伪静态随机存取存储器的信号时序图；图3是本发明的第二优选实施例的伪静态随机存取存储器的信号时序图；图4是本发明的第三优选实施例的伪静态随机存取存储器的信号时序图；图5是本发明的伪静态随机存取存储器的状态转换图；图6是本发明的伪静态随机存取存储器的示意图。
具体实施例方式
本发明的原理是根据刷新信号的周期而延长字线开启的时间，藉此避免读、写及刷新的冲突，并可降低电能消耗。以下将通过数个实施例加以说明。
一般而言，4Kb的数据需在64毫秒(ms)中刷新完毕，故每一kb数据的刷新间隔时间约为16微秒(ms)，即刷新信号的周期约为16ms/次。以下即以刷新间隔时间为16ms的情况下举例说明。
图2示例地址N的区间小于8ms的情况。当一地址串行中的地址N-1转换为地址N时，一地址转换信号ATD即转换为高电平，并随即将N-1的字线关闭，此时因为刷新信号REFQ为低电平，所以并没开启任何字线。之后，在ATD回到低电平时，将N地址字线开启直到转换为地址N+1时，以供读、写地址N中的数据。在本实施例中，字线开启时间达到TRC_D时并不立刻关掉，而直到下一个ATD信号转换为高电平时才关闭。因本实施例的地址N的区间小于8ms，故字线开启时间为地址N的长度减去ATD的长度，即字线开启时间小于或等于刷新的间隔时间的一半。图2中在ATD转换成高电平之后才接收到一刷新信号REFQ，然因字线随后即开启而无法立刻进行刷新，需要将刷新的动作延至下一个地址N+1起始的ATD高电平时。请注意，本发明中将刷新与读、写的时间共同显示在字线的时序图，而在进行刷新动作时特别标示“刷新”以清楚显示两者在时间上的相互关系，且“刷新”时并非开启进行读写的字线，在此先说明一下。此外，若该刷新信号在字线开启时产生，还必须延迟至该字线关闭后才进行刷新。
参照图3，其字线最长的开启时间也设为8ms，其是发生在N地址的区间大于8ms的情况下，可能发生在低频及低功率的伪静态随机存取存储器。为方便控制起见，本实施例中设计一关于刷新控制的LRAS模式，当字线关闭后即进入控制模式信号(LRAS)，其为高电平，此时方可执行刷新的动作。例如图3中在LRAS为高电平时收到一刷新信号REFQ，即立刻进行刷新。
图4所示的信号时序图类似于图3。当XWE信号降至低电平时，因字线已达到最长8ms的开启时间而关闭，故无法立即在地址N中进行写入。因此，必须先将欲写入的数据储存于一寄存器，待下一个地址(即地址N+1)开始时，地址转换检测(ATD)信号为高电平再写入。为配合此情况，地址N+1的区间内需要开启两次字线，与已知技艺相同；但此时地址周期已大幅增加，以字线开启的最长时间8ms为例，相当于字线开启的时间为传统的约70ns延长约100倍。若原来的电流为20mA，此时的电流将降低至约200mA，若全为图4的情形则电流仅为400uA，仍保持有低电流消耗的特性。实际上，上述实施例中字线开启的时间可自刷新信号周期的一半(最长的情形)加以缩短，但必须考虑是否影响到电流消耗降低的幅度。若字线开启的时间太短，将不具降低电流消耗的功能。该字线开启的时间以刷新信号周期的四分之一至二分之一为佳。在本发明的实施例中即设定为从4ms至8ms。
图5是本发明的伪静态随机存取存储器的数据刷新方法的状态转换图(statetransition diagram)，用于说明图2至图4示例的实施例的工作方式。其字线在地址中是先关闭前一个地址的字线后才开启该地址的字线，以分别提供刷新及读、写的时机。在待机(idle)的状况下，当ATD信号转换为高电平且无REFQ信号，即进入NOP(No Operation)模式，也就是不做任何动作。当ATD信号转换为低电平时(相当于字线开启)，若XWE信号为1，则进行读取；若XWE信号为0，则进行写入。读及写将持续到下一个ATD信号产生且一DRAM周期时间信号TRAS转换为低电平后，才返回待机模式。该DRAM循环时间信号TRAS是用于判断是否已经过前述的TRC_D时间。当执行读或写时适逢LRAS信号转换为高电平时(前述的LRAS模式)，即进行刷新的动作。在LRAS模式下，若REFQ信号转换为高电平时立即进行刷新，直到一操作时间信号TREF转换为低电平时结束。该TREF信号是用于判断刷新的操作时间是否完毕。LRAS模式将持续到下一个ATD信号转换为高电平后才回到待机模式。在LRAS模式下，若XWE信号等于0，相当于图3所示的实施例在字线关闭的情况下接受写入信号，此时将促使一缓存器写入信号WRQ(WRQ＝1)。若WRQ信号等于1且REFQ信号等于1时，在下一个ATD信号转换为高电平时将执行一缓存器写入动作，直到该TREF信号转换为低电平后才结束。若REFQ信号等于1且WRQ信号等于0时，则进行刷新。
图6是本发明的伪静态随机存取存储器的示意图。一伪静态随机存取存储器10大体上包含已知的一存储器电路11及一新增的读、写及刷新控制装置12。该存储器电路11包含一自动刷新振荡器(auto-refresh oscillator)111、一计数器112、一地址缓存器113、一地址译码器114、一存储单元阵列(memory cellarray)115、一预充电电路116、一写入电路117及一数据缓存器118。该读写及刷新控制装置12包含一控制电路121、一刷新模式控制器(LRAS控制器)122、一地址转换检测器(Address Transition Detector，ATD)123及一读写信号缓存器124。该地址转换检测器123连接于该地址缓存器113，用于检测地址是否进行转换，以产生一ATD信号并送至该LRAS控制器122及控制电路121。该读写信号缓存器124可暂存外部的读写信号XWE，并送至该LRAS控制器122及控制电路121。该控制电路121除了接收该ATD及XWE信号外，还接收LRAS控制器122所产生的LRAS和WRQ信号，及自动刷新振荡器111所产生的REFQ信号，以产生刷新执行信号REFRESH及读写执行信号R_W，分别传输至该计数器112及地址缓存器113，适时执行读、写及刷新的动作。
本发明的技术内容及技术特点已揭示如上，然而本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请保护范围所涵盖。
权利要求
1.一种伪静态随机存取存储器的数据刷新方法，其特征在于其包含下列步骤提供一地址串行；提供一刷新信号；在该地址串行的至少一地址中，设定该伪静态随机存取存储器的一字线的开启时间，最长为该刷新信号的周期的二分之一；在该字线关闭时可执行刷新的动作。
2.如权利要求1所述的伪静态随机存取存储器的数据刷新方法，其特征在于另包含下列步骤在该字线开启时一并完成数据读取及写入的动作。
3.如权利要求1所述的伪静态随机存取存储器的数据刷新方法，其特征在于另包含下列步骤在下一个地址的区间一并完成该地址及下一个地址的数据读取或写入的动作。
4.如权利要求3所述的伪静态随机存取存储器的数据刷新方法，其特征在于所述下一个地址保留一30至70ns的区间，以供该地址的数据读取或写入的动作。
5.如权利要求1所述的伪静态随机存取存储器的数据刷新方法，其特征在于在所述该字线的读、写周期中，是先关闭前一个地址的内部字线后才开启该地址的字线。
6.如权利要求1所述的伪静态随机存取存储器的数据刷新方法，其特征在于所述字线是一直保持开启至下一个地址出现后才关闭。
7.如权利要求1所述的伪静态随机存取存储器的数据刷新方法，其特征在于所述字线的开启时间为该刷新信号的周期的四分之一至二分之一。
8.如权利要求1所述的伪静态随机存取存储器的数据刷新方法，其特征在于所述字线的开启时间为4ms至8ms。
9.一种伪静态随机存取存储器，其特征在于其包含一存储器电路；一读写及刷新控制装置，包含一地址转换检测器，用于产生一地址转换信号；一刷新模式控制器，用于接收该地址转换信号及一外部输入的读、写信号以产生一缓存器写入信号及刷新模式信号；一控制电路，用于接收该地址转换信号、缓存器写入信号、刷新模式信号、读写信号，及一由该存储器电路输入的刷新信号，以产生刷新执行信号及读写执行信号，并传输至该存储器电路以进行读、写及刷新的动作。
10.如权利要求9所述的伪静态随机存取存储器，其特征在于所述读、写及刷新控制装置另包含一读写信号缓存器，用于暂存该读写信号。
全文摘要
本发明的伪静态随机存取存储器的数据刷新方法，首先提供一地址串行及一刷新信号。该地址串行是作为数据读写位置的依据。其次，在该地址串行的至少一地址中，设定该伪静态随机存取存储器的一字线的开启时间，最长为该刷新信号的周期的二分之一。之后，在该字线关闭时执行刷新，而读、写则在该地址的字线开启时进行。若在写入时适逢字线关闭的情况，写入的动作将延迟至下一个地址转换检测(ATD)信号高电平时。
文档编号G11C11/406GK1624801SQ200310119790
公开日2005年6月8日 申请日期2003年12月5日 优先权日2003年12月5日
发明者黄沛杰, 张健怡 申请人:晶豪科技股份有限公司