一种新单体式复合型非易失性存储器的制作方法

专利名称：一种新单体式复合型非易失性存储器的制作方法
技术领域：
本发明大致上是关于一种非易失性IC存储器(nonvolatile integratedcircuit memory)，特别是关于电可擦除可编程只读存储器(EEPROM)及快闪电可擦除可编程只读存储器(Flash Memory)。
背景技术：
公知的浮置栅非易失性存储器(floating gate nonvolatile memory)的结构及应用众所皆知，浮置栅非易失性存储器有三种可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)及快闪电可擦除可编程只读存储器，EPROM的程序化是以电性注入电荷至浮置栅，以紫外光抹除EPROM的浮置栅的程序化电荷，EEPROM及闪存(Flash Memory)的个体单元(individual cell)结构上很相似，但具有不同的组织，EEPROM及闪存可借由通道热电荷注入(Channel Hot Injection)或富尔诺罕穿隧效应(Fowler-Nordheim Tunneling)穿过一通道氧化层将电荷传输至浮置栅以进行程序化，EEPROM及闪存的抹除通常是以富尔诺罕穿隧效应穿过一通道氧化层来达成。
非易失性存储器的主要应用是用于微处理器或微控制器系统的永久性存储器，依其演进，微处理器的永久性程序存储器是由典型光罩可编程只读存储器(MASK ROM)所组成的，后来由EPROM所组成，程序存储器的修改需要实体改变存储器，因为还新微处理器程序的需求愈来愈重要，因此可字节改变的EEPROM(byte-alterable EEPROM)被发展以提供系统可再写入的存储器，此外，因为微处理器及微控制器的应用愈来愈普遍，所以当电源关掉时，要求永久储存且不会失效或消失，在大多数的应用中，程序不会常常修改，然而，相对地数据会经常还改，程序存储器(program memory)可分成组态(configuration)、追踪(traceablity)、启动程序(boot program)或主程序(mainprogram)，数据包括任何外部输入至系统的信息，例如应用程序、仪器、记录器、或用于历史用途或当电源关掉或功率损失时为维持操作连续性所需的传感器数据，数据存储器(data memory)基本上在整个应用生命周期中常常会还改。
程序存储器通常建置在闪存内，闪存每次抹除的存储器大小通常很大，以8KB(64K-bit)至64KB(512K-bit)的扇区为单位，另一方面，数据存储器通常建置在EEPROM内，用于数据记忆的EEPROM必须具有可被抹除的段(segment)，其抹除大小(size)可小至单字节(8bits)、单页(128-byte)及甚至整颗芯片。
EEPROM及闪存的可再程序化能力要求系统中的该组件能够被修改，且具有最低的硬件或软件困难度，修改次数决定该组件的耐久性需求，非易失性是在未施加功率时该组件在应用寿命周期内能够保存数据，应用寿命周期决定该组件的数据保存需求，耐久性及数据保存的可靠性需求会与故障率相关联，故障率需降低，因为闪存应用于程序存储器，其再程序化的次数最少，具有数据保存最长及耐久性需求最低(大约100,000次程序化/抹除(program/erase cycles))，相反地，EEPROM应用于数据存储器，必须能够重复修改及具有高耐久性(超过一百万次程序化/抹除)。
为了达到一百万次程序化/抹除及具有单字节抹除段(single-byte erasesegment)，传统的EEPROM使用一个非常大的单元尺寸(cell size)(大约为技术最小特征尺寸的100倍)，另一方面，闪存具有一远较小的单元尺寸(大约为技术最小特征尺寸的10倍)。
在需要高数据改变率(data rate change)的应用中，如所述的数据存储器，非易失性存储器要求较快的数据改变(程序化/抹除)周期，因此，EEPROM需要1毫秒(ms)的写入或程序化速率，另一方面，闪存能够容忍100毫秒级数的写入速率。
图1a至图1d说明一公知浮置栅存储单元(floating gate memory cell)，快闪存储单元10形成在一p型基板2内，一n+漏区(drain region)6及一n+源区(source region)4在该p型基板2内。
一相对薄栅极介电层(gate dielectric)或通道氧化层(tunneling oxide)8沉积在该p型基板2的表面上，一多晶硅浮置栅(poly-crystalline silicon floatinggate)12形成在位于漏区6及源区4之间的通道区5上方的通道氧化层8表面上，一多晶硅层间介电层14布置在浮置栅12上，以将浮置栅12与形成一控制栅16的第二多晶硅层隔开。
在大多数的EEPROM及闪存应用中，p型基板2连接于一基板偏压，其大部分情况是接地参考电压(0V)，源区4通过源线端子(source line terminal)22连接于一源极电压产生器，控制栅16通过字符线端子(word line terminal)20连接于控制栅电压产生器，漏区6通过层间接触件(contact)24连接于位线，再连接至一位线电压产生器。
借由浅沟隔绝(shallow trench isolation)26将存储单元10与位于基板上的相邻存储单元或IC电路隔离，该浅沟隔绝26提供一层隔离，以隔离来自相邻存储单元任何操作的干扰信号。
如众所周知，控制栅16与浮置栅12的耦合系数是决定引起电荷流向或离开浮置栅12所施加于通道氧化层8两端的电压大小的关键，因此希望维持一相对大的浮置栅12的耦合系数，为达此目的，浮置栅12延伸超过浅沟隔绝26，以形成一般所谓的翼(wings)28，翼28使得施加于控制栅16的电压相对较低，且仍使得电荷流向或离开浮置栅12，然而，该翼限制存储单元10的设计达到最小尺寸。
依据公知操作，存储单元10的程序化是通过字符线20施加一相对高电压(10V的数量级)于控制栅16上，漏极电压产生器VD设定为适度高电压(5V的数量级)，而源极电压产生器VS设定为接地参考电压(0V)，由于这些电压，靠近漏区6的通道5会产生热电子，这些热电子具有足够能量以加速越过通道氧化层8，而陷位在浮置栅12上，陷位热电子会引起存储单元10所形成的场效晶体管的临界电压(threshold voltage)增加3至5伏特，因陷位热电子所引起的临界电压改变会导致该存储单元从未程序化状态的逻辑一(logicalone)程序化至逻辑零(logical zero)。
传统上，存储单元的抹除是将字符线20设定为一相对大负电压(-18V的数量级)，位线18及源线22分开，使得漏区6及源区4浮置，另一方面，位线18及源线22连接在一起，使得漏区6及源区4连接至接地参考电压，在这种情况下，有一大电场发展跨置在通道区5的通道氧化层8上，这电场使得陷位在浮置栅12上的电子流至通道区5、漏区6及源区4，然后借由富尔诺罕穿隧将电子从浮置栅12移出，因陷位电子的移出使得临界电压改变而导致存储单元变成抹除(未程序化)状态。
若存储单元是要写入逻辑一，该存储单元不被程序化，且没有或极少负电荷放置在浮置栅12上，因此，若该存储单元欲抹除，相对大负电压通过字符线20施加在控制栅16上，使得该存储单元10变成过抹除，事实上正电荷储存在浮置栅12上，这现象引起存储单元10的场效晶体管变成空乏模态(depletion-mode)，实际上，漏区6及源区4会变成短路，当这种情形发生时，被选存储单元会因阵列上同一位线上具有过抹除存储单元10而误读数据，为了克服这问题，如图2a至图2c所示，一选择栅晶体管(STx)30布置在存储单元10与源线22之间，当选择栅晶体管(STx)30维持在Off状态时，可防止任何过电流流经存储单元10。
现在请参考图2a至图2c，进一步讨论公知双晶体管存储单元，存储单元10形成在一p型井36内，该p型井36形成在一位在一p型基板2上的n型井34内，一n+漏区(drain region)6及一n+源区(source region)4在该p型井36内。
一相对薄通道氧化层8沉积在该p型基板2的表面上，一多晶硅浮置栅12形成在位于漏区6及源区4间的通道区5上方的通道氧化层8表面上，一多晶硅层间介电层14布置在浮置栅12上，以将浮置栅12与形成一控制栅16的第二多晶硅层隔开。
基本上，源区4就是选择栅晶体管30的漏区，选择栅晶体管30的源区38和存储单元10的漏区6及源区4是同时形成的，选择栅晶体管30的栅极40是布置在位于存储单元10的源区4与选择栅晶体管30的源区38之间的栅极氧化层39上面。
当通道氧化层8形成时，栅极氧化层39形成在位于存储单元10的源区4与选择栅晶体管30的源区38之间的通道区上，栅极40连接于选择控制线SG，其传导一选择信号至该选择栅晶体管30，以控制该存储单元过抹除的冲击。
在大多数具有双晶体管结构的EEPROM或闪存应用中，p型井36连接于一基板偏压，其大部分情况是接地参考电压(0V)，选择栅晶体管30的源区38通过源线端子22连接于一源极电压产生器，控制栅16通过字符线端子20连接于控制栅电压产生器，选择栅线32连接至一选择信号产生器，以提供该选择信号至选择栅晶体管30的栅极40，漏区6通过层间接触件(contact)24连接于位线18，再连接至一位线电压产生器。
存储单元10及选择栅晶体管30借由浅沟隔绝(shallow trench isolation)26与位于基板上的相邻存储单元或IC电路隔离，该浅沟隔绝26提供一层隔离，以隔离来自相邻存储单元的任何操作干扰信号。
如众所周知及如上所述，浮置栅延伸超过浅沟隔绝26，以形成翼28，翼28使得施加于控制栅16的电压相对较低，且使得电荷流向及离开浮置栅12，然而，该翼限制存储单元10的设计达到最小尺寸。
存储单元10的程序化是借由设定存储单元10的漏区6的电压为+15.0V以上，控制栅16设定为接地参考电压，源区4未与源线连接，制作成浮置式，以避免漏电流，施加在漏区6及通道区5的电压+15.0V是连接自位线18，栅极40通过选择栅线32设定为接地参考电压，这将造成高电压的漏区6及通道区5导致电荷从浮置栅12穿隧至漏区6的富尔诺罕穿隧。
传统上，存储单元的抹除是将字符线及控制栅16设定偏压大约为+15.0V～+17.0V，漏区6通过位线18、源区4通过选择栅晶体管30及源线22连接至接地参考电压，选择栅晶体管30的栅极40赋予+3.0V～+5.0V电压，位线18赋予接地参考电压，以确保漏区6设定为接地参考电压。
已知公知的其它结构的存储单元，是通过增加控制栅与浮置栅紧密结合的面积以增加耦合系数，其它结构有效地结合选择栅晶体管与存储单元，来协助改善存储单元的尺寸，还有其它结构提供还多栅晶体管，将存储单元与位线及源线隔离，以避免来自连接于位线及源线上的存储单元操作的干扰。这些及其它结构的例说明如后美国专利第6,370,081号(Sakui，et al)揭露一种具有一存储单元及二个将该存储单元夹在中间的选择晶体管的非易失性存储单元，一块非易失性存储单元具有一条控制栅线，连接至一条控制栅线的非易失性存储单元形成一页(page)，一具有闩锁功能的感测放大器连接至一位线，在数据还改操作中，一页的存储单元数据被读取至该感测放大器，数据被感测及储存在该感测放大器后，即进行页抹除，该感测放大器内的数据的程序化是在一页存储单元内，在重复程序化之前，该感测放大器内的数据允许做字节或页数据程序化的还改。
美国专利第6,400,604号(Noda)教示一种具有数据重复程序化模式的非易失性半导体存储器组件，该存储器具有一存储单元阵列及一依据页地址信号选定用以储存欲程序化至存储单元的一页数据的页缓冲区，该存储器还具有一内部行地址产生电路，用以产生页地址信号输入页的行地址，以传输储存在页缓冲区的数据至存储单元、一用以接收从内部行地址产生电路所产生的行地址的行译码器、以及一具有数据重复程序模式的控制电路，该数据重复程序模式抹除储存在依据页地址信号选定的存储单元内的一页数据，及程序化储存在页缓冲区的一页数据至所选定的存储单元内。
美国专利第6,307,781号(Shum)提供一种双晶体管单元NOR结构的闪存，浮置栅晶体管布置在选择晶体管与一关联位线之间，该闪存沉积在一三重井(triple well)上，且依据富尔诺罕穿隧机制操作，存储单元的程序化是涉及载子从一通道区穿隧栅极氧化层至一浮置栅，而非从一漏区或源区穿隧至浮置栅。
美国专利第6,212,102号(Georgakos，et al.)阐述一种具有源极侧选择的双晶体管存储单元(two-transistor memory cells)的EEPROM，程序化存储单元所需的电压是经由一源线传输。
美国专利第6,266,274号(Pockrandt，et al.)是关于一种非易失性双晶体管存储单元，其具有一N型通道选择晶体管及一N型通道存储晶体管，该存储单元的驱动电路包括一P型通道传输晶体管，一传输通道连接于该存储单元前的列线。
美国专利第6,174,759号(Verhaar，et al.)教示一种EEPROM单元，其设有一个类似于图2a至图2c所描述的选择晶体管的高压晶体管，与n型井布植不同，p型通道高压晶体管大都是借由与p型通道逻辑晶体管相同制备步骤制成的，因此，制备步骤数受限制。
美国专利第6,326,661号(Dormans，et al.)描述一种浮置栅存储单元，其在控制栅与浮置栅之间具有大电容耦合，控制栅电容耦合于浮置栅上大致呈平面部分及至少面对源区及漏区的浮置栅侧壁部分，且结束于选择栅上大致呈平面部分的上方，这专利提供一半导体组件，其在控制栅与该存储单元的浮置栅之间具有大电容耦合，以增加耦合系数。
美国专利第5,748,538号(Lee，et al.)的发明人与本发明相同，其描述一种具有位写入能力的闪存的OR平面存储单元阵列，一EEPROM的该存储单元阵列包括排列成行与列的非易失性存储单元，在相同存储块(memory block)内的非易失性存储单元的源区通过一控制栅连接至一主源线，同样地，相同存储块内的非易失性存储单元的漏区连接至一主位线，在行方向上分开的源区与漏区设计为一位写入能力，一被选非易失性存储单元的写入(如抹除或程序化)是以富尔诺罕穿隧方法来达成的，此乃因为程序化或抹除禁止电压施加于未被选非易失性存储单元。

发明内容
本发明的目的是要提供一种非易失性存储器阵列，其具有合并成闪存的单晶体管存储单元及合并成EEPROM的双晶体管存储单元。
本发明的另一目的是要提供一种单晶体管快闪非易失性存储单元，其具有一低耦合系数的浮置栅，使存储单元得以缩小。
本发明的又一目的是要提供一种双晶体管EEPROM非易失性存储单元，其具有一低耦合系数的浮置栅串接一个小型选择晶体管，使存储单元得以缩小。
本发明的再一目的是要提供一种存储器阵列，其中快闪存储单元及EEPROM存储单元可用相同制备技术整合在相同的基板上。
为了达到这些目的的至少一个及其它目的，一非易失性存储器阵列形成在一基板上，该非易失性存储器阵列具有排列成列与行的非易失性存储单元，每一非易失性存储单元具有一布置在基板表面上的源区及漏区，该漏区与该源区布置隔开一段距离，以在基板内形成一通道区，一通道绝缘层布置在源区及漏区之间的通道区表面上，一浮置栅布置在该通道绝缘层上面，该浮置栅与源区的边缘及漏区的边缘对齐，且具有一由源区边缘及漏区边缘的宽度所界定的宽度，一控制栅布置在该浮置栅上面，且借由一层层间绝缘层与浮置栅隔开，该浮置栅与该控制栅具有一小于50％的相对小耦合系数，没有翼，可缩小非易失性存储单元尺寸。
每一行非易失性存储器有一条位线连接该行非易失性存储单元上所有非易失性存储单元的漏区，同样地，每一列非易失性存储单元有一条源线连接该列非易失性存储单元上所有非易失性存储单元的源区，该非易失性存储器阵列有一条字符线连接每一列非易失性存储单元上所有非易失性存储单元的栅极。
在非易失性存储器阵列具有单晶体管非易失性存储单元的情形，一被选非易失性存储单元的程序化是首先施加一适度高正电压大约+10V～+12V于连接于被选非易失性存储单元的控制栅的字符线，以将电荷放置在该被选非易失性存储单元的控制栅上，一中等正电压大约5V施加于连接于该被选非易失性存储单元的漏区的位线，使得中等正电压传输至漏区，一接地参考电压施加于连接于该被选非易失性存储单元的源区的源线。
施加适度高正栅极电压、中等正漏极电压及接地参考源极电压的单晶体管快闪存储单元的程序化时间大约1～100微秒(μS)之间。
一具有单晶体管的被选存储单元的抹除是施加一非常高负电压大约-15V～-22V从浮置栅移除负电荷至连接于该被选存储单元的控制栅的字符线。
分开连接于该被选存储单元的源区的源线及连接该被选非易失性存储单元的漏区的字符线，使得该源区及该漏区浮置，另一方面，抹除该被选非易失性存储单元时，一接地参考电压施加于连接于该被选存储单元的源区的源线及连接于该被选非易失性存储单元的漏区的字符线，非易失性存储单元的抹除时间大约1毫秒(mS)至1秒之间。
非易失性单晶体管闪存阵列具有非易失性存储单元，其具有一用于分割位线阵列架构的栅晶体管，该栅晶体管具有一借由第一金属线连接于具有浮置栅的晶体管的漏区的源区，该栅晶体管也具有一借由第二金属线连接于主位线的漏区、以及一连接于一选择线的栅极，以接收选择栅信号，用以选择性地施加一位线电压信号至该漏区，非易失性存储器阵列还具有一栅选择线，每一栅选择线连接于一列非易失性存储单元的每一非易失性存储单元的栅晶体管的栅极。
将电荷放置在非易失性存储单元的控制栅上的程序化首先是施加一适度高正电压大约+10V～+12V于连接于该被选非易失性存储单元的控制栅的字符线，一中等正电压大约6V施加于连接于该被选非易失性存储单元的栅晶体管的漏区的主位线，使得中等正电压5V传输至具有浮置栅的晶体管的漏区，一接地参考电压施加于连接于该被选非易失性存储单元的具有浮置栅的晶体管的源区的源线，一非常高正电压施加于连接于该被选非易失性存储单元的栅晶体管的栅极的选择线。
在施加非常高正选择栅极电压、适度高正控制栅电压、中等正位线电压及接地参考电压进行程序化该被选非易失性存储单元的时间大约为1～100微秒(μS)之间。
将被选非易失性存储单元的浮置栅上的电荷移除的抹除，首先是施加一非常高负电压大约-15V～-22V于连接于被选非易失性存储单元的栅晶体管的控制栅的字符线，选择信号设定为接地参考电压，且施加于连接于该被选非易失性存储单元的栅晶体管的栅极的选择线，源线连接于该被选非易失性存储单元的具有浮置栅的晶体管的源区，且位线连接于该被选非易失性存储单元的栅晶体管的漏区。
另一方面，一接地参考电压施加于连接于该被选非易失性存储单元的具有浮置栅的晶体管的源区的源线、以及连接于该被选非易失性存储单元的栅晶体管的漏极的位线，非易失性存储单元的抹除时间大约1毫秒(mS)至1秒之间。


图1a至图1d是一种公知单晶体管非易失性浮置栅存储单元的剖面图；图2a至图2c是一种公知双晶体管非易失性浮置栅存储单元的剖面图；图3a至图3c是一种本发明单晶体管非易失性浮置栅存储单元的剖面图；图4是一种本发明单晶体管非易失性存储单元的阵列示意图；图5a至图5c是一种本发明双晶体管非易失性浮置栅存储单元的剖面图；图6是一种本发明双晶体管非易失性存储单元的阵列示意图；图7是本发明双晶体管非易失性存储单元的选择栅晶体管的通道宽度与选择栅信号电压的关系图；图8a是描述程序化及抹除本发明闪存非易失性存储单元的电压准位表；图8b是描述程序化及抹除本发明EEPROM非易失性存储单元的电压准位表；图9a及图9b是本发明非易失性存储单元程序化及抹除的临界电压分布图；
图10是本发明非易失性存储单元的临界电压与时间的关系图，用以决定本发明非易失性存储单元的程序化及抹除操作时间；图11a至图11m是一基板的截面图，用以说明本发明单晶体管非易失性存储单元的形成步骤；图12a至图12c是一基板的截面图，用以说明本发明双晶体管非易失性存储单元的形成附加步骤。
其中，附图标记说明如下2-p型基板；4-n+源区；5-通道区；6-n+漏区；8-栅极介电层、通道氧化层；10-快闪存储单元；12-浮置栅；14-多晶硅层间介电层；16-控制栅；20-字符线端子、字符线；22-源线端子、源线；24-层间接触件；26-浅沟隔绝；28-翼；30-选择栅晶体管(STx)；32-选择栅线；34-n型井；36-p型井；38-源区；39-栅极氧化层；40-栅极；90-曲线；95-曲线；100-非易失性存储单元、浮置栅组件、浮置栅晶体管、存储单元晶体管；102-p型基板；104-n+漏区；105-通道区；106-n+源区；108-栅极介电层或通道氧化层；110-边缘；112-多晶硅浮置栅；114-多晶硅层间介电层；116-控制栅；118-位线BL、位线端子、位线；120-字符线端子WL、字符线端子、字符线WL；122-源线端子SL、源线SL、源线；124-层间接触件；126-浅沟隔绝；128-边缘；130-选择栅晶体管、栅组件；132-选择控制线、选择栅线、选择栅SG；138-漏区；139-栅极氧化层；140-栅极；200、205-块或次阵列；210a、…、210m、215a、…、215m-栅晶体管；220-选择栅线SG、栅线；225a、…、225k-字符线；
230a、…、230k-源线；240a、240m-主源线；245a、…、245m、250a、…、250m-第二金属主位线；255a、…、255m、260a、…、260m-第一金属位线；300a、…、300k、305a、…、305k-存储单元组；320-栅线；320a、…、320k-选择栅线；325a、…、325k、327a、…、3271-字符线；330a、…、330k、332a、…、332k-源线；340a、…、340m-主源线；345a、…、345m、350a、…、350m-位线；400-p型硅基板；402-植入氧化层；404-光阻；406-布植；408-高压(HV)栅极氧化层；410-光阻；412-布植；414-光阻；416-通道氧化层；418-第一多晶硅层、浮置栅；420-多晶硅层间介电层；422-第二多晶硅层；424-光阻；426-离子布植；428-源区；430-漏区；432-光罩；434-布植；436-漏区、双扩散漏区；438-绝缘间隔材；440-布植；442-源区；444-漏区；446-漏区。
具体实施例方式
如上所述，EEPROM非易失性存储器不同于闪存，因为EEPROM的可字节改变特性用于储存数据码，不同于闪存的可区块(页或整颗芯片)改变性用于储存程序代码。因为EEPROM用于保存经常还改的信息如数据(data)，所以EEPROM用于以字节为单位的程序化及抹除的次数较多，因此，EEPROM必须有还高的耐久性，为了达到一百万次的高耐久性，在重复程序化及抹除操作期间，高电压位线(程序化)及字符线(抹除)对未被选字节的干扰必须消除，这导致双晶体管EEPROM非易失性存储单元体积很大且不可缩小，但不会有位线程序化干扰问题，此外，EEPROM单元阵列的字符线传统上一直被分开，以避免对未被选字节的字符线抹除干扰，另一方面，该闪存是一种单晶体管非易失性存储单元，其虽具有较小存储单元，但以块(block)为单位的程序化及抹除时间较长。为了降低存储单元的尺寸及提供一种整合的闪存及EEPROM设计，本发明提供一种晶体管在非易失性存储单元内，其具有一位在源区及漏区之间、且与源区及漏区的边缘对齐而不重迭的浮置栅，此外，如图1a至图1d及图2a至图2c所示的翼被删除，以降低控制栅及浮置栅的耦合系数，降低的耦合系数需要较高的控制电压以维持程序化及抹除操作的相同效率。
图3a至图3d说明一种本发明单晶体管浮置栅快闪存储单元，非易失性存储单元100形成在一p型基板102内，一n+漏区(drain region)104及一n+源区(source region)106形成在该p型基板102内。
一相对薄栅极介电层(gate dielectric)或通道氧化层(tunneling oxide)108沉积在该p型基板102的表面上，一多晶硅浮置栅(poly-crystalline siliconfloating gate)112形成在位于漏区104及源区106间的通道区105上方的通道氧化层108表面上，一多晶硅层间介电层114布置在浮置栅112上，以将浮置栅112与形成一控制栅116的第二多晶硅层隔开。
浮置栅112位在通道区105上方，且被限制与漏区104及源区106的边缘110对齐，此外，其并无如图1d所示的翼28，浮置栅受限于漏区104及源区106的边缘128的宽度，因此其耦合系数(＜50％)低于图1a至图1d所示的非易失性存储单元。
在一闪存内的本发明单晶体管非易失性存储单元的应用中，p型基板102连接于一基板偏压，其大部分情况是接地参考电压(0V)，源区106通过一源线端子SL 122连接于一源极电压产生器，控制栅116通过一字符线端子WL120连接于一控制栅电压产生器，漏区104通过一层间接触件(contact)124连接于位线118，再连接至一位线电压产生器。
存储单元100借由浅沟隔绝126与位于基板上的相邻存储单元或IC电路隔离，该浅沟隔绝126提供一层隔离，以隔离来自相邻存储单元任何操作的干扰信号。
为了弥补较低的控制栅116与浮置栅112的耦合系数，施加于控制栅的电压大小必须增加，以维持穿越相同厚度的通道氧化层108时具有相同的穿隧电场，而致使电荷流向或离开浮置栅112，在本发明单晶体管快闪非易失性存储单元中，程序化及抹除电压只需几伏特，比公知使用通道氧化层(ETOX)快闪技术的EPROM大，ETOX是英特尔公司的注册商标。
依据本发明非易失性存储单元的操作，如图8a所示，存储单元100的程序化是通过字符线WL 120施加一相对高电压(+10V～+12V的数量级)于控制栅116上，漏极电压产生器设定为适度高电压(5V的数量级)，使位线BL 118及漏区104设定为适度高电压，而源极电压产生器设定为接地参考电压(0V)，使源线SL 112及源区106设定为接地参考电压，由于这些电压，靠近漏区104的通道区105会产生热电子，这些热电子具有足够能量以加速越过通道氧化层108，而陷位在浮置栅112上，该陷位热电子会引起存储单元100所形成的场效晶体管的临界电压增加3至5伏特，因陷位热电子所引起的临界电压改变会导致该存储单元从未程序化状态的逻辑一(logical one)程序化至逻辑零(logical zero)。
本发明单晶体管快闪存储单元的抹除是通过字符线WL 120将字符线产生器及控制栅116设定为一相对高负电压-15.0V～-22.0V，最好是-18.0V，位线电压产生器及位线BL 118与源线产生器及源线SL 122可分开，使得漏区104及源区106浮置，另一方面，位线电压产生器及位线BL 118与源线产生器及源线SL 122可连接，使得漏区104及源区106连接至接地参考电压，在这种情况下，有一大电场发展跨置在通道区105的通道氧化层108上，这电场使得陷位在浮置栅112上的电子借由富尔诺罕穿隧流至通道区105。
图4说明由图3a至图3d的单晶体管快闪非易失性存储单元所形成的一块闪存阵列的应用；单晶体管非易失性存储单元100的群组排列成列与行，在闪存中，存储单元可为一具有如图3a至图3d所示的共享p型基板的单群组，然而，其结构可归类为一般所谓的三重井(triple well)结构，其中一大n型井形成在p型基板上，且较小p型井布置在该n型井内，然后，非易失性存储单元100的相对大块或次阵列200、205形成在分开的p型井内，阵列的每一列上的每一非易失性存储单元100的控制栅连接至一字符线225a、…、225k，同样地，阵列的每一列上的每一非易失性存储单元100的源极连接至一源线230a、…、230k，阵列的每一行上的每一非易失性存储单元100的漏极连接至一第一金属位线255a、…、255m、260a、…、260m。
实际上，次阵列可有垂直次阵列(图中未示)，为了进一步分割阵列及控制阵列，个别的位线255a、…、255m、260a、…、260m通过栅晶体管210a、…、210m、215a、…、215m连接至主位线245a、…、245m、250a、…、250m，阵列的每一行上的栅晶体管210a、…、210m、215a、…、215m的漏极连接至第二金属主位线245a、…、245m、250a、…、250m，每一栅晶体管210a、…、210m、215a、…、215m的源极连接至阵列的每一行上的每一非易失性存储单元100的漏极，一块200或一块205或多块200、205的栅晶体管210a、…、210m、215a、…、215m的栅极连接至选择栅线SG 220，每一块200、205的源线230a、…、230k分别连接至主源线240a及240m。
请参考图8a，被选存储单元的程序化如同单一存储单元所述，对包含欲被程序化的存储单元(每条字符线上的多个存储单元可被程序化)的字符线225a、…、225k施加电压至相对高电压(+10.0V～+12.0V的数量级)，栅线SG 220及栅晶体管210a、…、210m、215a、…、215m的栅极设定为非常高电压(+15.0V～+22.0V的数量级)，以启动栅晶体管210a、…、210m、215a、…、215m，不同于公知技术的只需大约10V，由于栅线SG 220的非常高电压，栅晶体管210a、…、210m、215a、…、215m可制成体积远小于公知的类似组件，以节省硅面积，包含被选非易失性存储单元100的行上的第二金属主位线245a、…、245m、250a、…、250m设定为适度高电压(5V的数量级)，主源线240a、…、240m设定为接地参考电压(0V)，如前所述，这会引起被选非易失性存储单元100的浮置栅的通道热电子(CHE)充电。
不包含被选非易失性存储单元100(这些单元未被程序化，设定为抹除状态逻辑一)的主位线245a、…、245m、250a、…、250m设定为接地参考电压(0V)，栅线SG 220设定为非常高电压，以启动程序化操作期间不包含被选非易失性存储单元的位线255a、…、255m、260a、…、260m上的栅晶体管210a、…、210m、215a、…、215m，因此，不位在不包含被选非易失性存储单元的位线255a、…、255m、260a、…、260m上的未被选存储单元的漏极设定为接地参考电压(0V)。
在包含被选非易失性存储单元的字符线225a、…、225k上的未被选非易失性存储单元，在程序化操作期间，其控制栅设定为非常高电压(+10.0V～+12.0V)，被选或未被选块的每一非易失性存储单元的源极设定为接地参考电压(0V)。
在包含被选非易失性存储单元的位线255a、…、255m、260a、…、260m上的未被选非易失性记忆位，其漏极设定为相对高电压大约+5.0V，因为具有浮置栅的晶体管的栅极及源极设定为接地参考电压(0V)，所以可避免发生通道热电子现象及干扰未被选非易失性存储单元。
不在被选非易失性存储单元的相同块或次阵列的这些非易失性存储单元，其栅线220、字符线225a、…、225k、位线255a、…、255m、260a、…、260m、及源线230a、…、230k设定为接地参考电压(0V)，以避免次阵列内的任何干扰信号。
抹除是以整块或次阵列发生，基本上是如同单一存储单元所述，在次阵列内的所有字符线225a、…、225k设定为非常高负电压(-15.0V～-22.0V)，栅线SG 220及栅晶体管210a、…、210m、215a、…、215m的栅极设定为接地参考电压(0V)，以停止栅晶体管210a、…、210m、215a、…、215m，次阵列的主位线245a、…、245m、250a、…、250m设定为接地参考电压(0V)，次阵列的主源线240a、…、240m及源线230a、…、230k设定为接地参考电压(0V)，如前所述，这会引起富尔诺罕电荷穿隧，从块200、205的非易失性存储单元100的浮置栅移除所有电荷。
因为块200、205的所有非易失性存储单元100被抹除，所以在块200、205内并无未被选非易失性存储单元，不在被选非易失性存储单元的相同块或次阵列的这些非易失性存储单元，其栅线SG 220、字符线225a、…、225k、位线255a、…、255m、260a、…、260m、及源线230a、…、230k设定为接地参考电压(0V)，以避免次阵列内的任何干扰信号。
在具有较短时间间距的抹除及需具还耐久性(能够抵抗高次数的程序化及抹除)的应用中，如最常应用的EEPROM，双晶体管存储单元是最适于避免非易失性存储单元过抹除，图5a至图5c说明本发明双晶体管存储单元，存储单元100形成在一p型基板102上，一n+漏区(drain region)104及一n+源区(source region)106形成在该p型基板102内。
一相对薄通道氧化层(tunneling oxide)108沉积在该p型基板102的表面上，一多晶硅浮置栅(poly-crystalline silicon floating gate)112形成在位于漏区104及源区106间的通道区105上方的通道氧化层108表面上，一多晶硅层间介电层114布置在浮置栅112上，以将浮置栅112与形成一控制栅116的第二多晶硅层隔开。
基本上，漏区104就是选择栅晶体管130的源区，选择栅晶体管130的漏区138通过一层间接触件(contact)124连接于位线118，选择栅晶体管130的栅极140是布置在位于存储单元100的漏区104与选择栅晶体管130的漏区138之间的栅极氧化层139上面，栅组件的氧化层139厚度比浮置栅组件100的通道氧化层108厚，以抵抗程序化操作期间栅组件的栅极上的电压+18.0V。
当通道氧化层108形成时，一较厚栅极氧化层139形成在位于存储单元100的源区104与选择栅晶体管130的漏区138之间的通道区，栅极140连接于选择控制线132，其传导一选择信号至该选择栅晶体管130，以控制该存储单元过抹除的冲击。
在大多数具有双晶体管结构的EEPROM或闪存的应用中，p型基板102连接于一基板偏压，其大部分情况是接地参考电压(0V)，选择栅晶体管130的漏区138通过层间接触件(contact)124及位线端子118连接于一位线电压产生器6V，控制栅116通过字符线端子120连接于控制栅电压产生器，选择栅线132连接至一选择信号产生器，以提供选择信号至选择栅晶体管130的栅极140，源区106连接至源线122，再连接至一源线电压产生器。
类似于图3a至图3d的单晶体管非易失性存储单元，浮置栅112位在通道区105上方，且被限制与漏区104及源区106的边缘110对齐，此外，其并无如图1d所示的翼28，使浮置栅受限于漏区104及源区106的边缘128的宽度，因此其耦合系数(＜50％)小于图2a至图2c的非易失性存储单元。
如图8b所示，存储单元100的程序化是于存储单元100的漏极104设定电压大约为+5.0V，控制栅116设定为相对高正电压(大约为+10.0V～+12.0V)，源区106设定为接地，出现在漏极104及通道105的+5.0V电压是接自位线118并经过选择栅晶体管130，栅极140通过选择栅SG 132设定电压为大约+17.0V～+22.0V，这会产生漏区104高电压，且通道区105会产生通道热电子程序化，从漏区104注入电子至浮置栅112上。
本发明的双晶体管EEPROM存储单元结构是一种可比例缩小的结构，因为在通道热电子程序化期间，选择栅晶体管130需要位线118大约为+6.0V，存储单元的漏极104大约为+5V，因此，跨越栅组件130的压差(Vds)大约只有1伏特，栅组件130的漏极至源极的低电压(Vds)需求及位线118的低电压6V并不会迫使选择栅晶体管130具有较高接面崩溃及较大通道长度，因此，一小栅组件130可制作成与快闪存储单元100相同节距宽度，其现在适用于小于0.13μm的制备技术。
该存储单元的抹除是将字符线及控制栅116设定偏压为-15.0V～-22.0V，漏区104通过选择栅晶体管130及源区106通过源线122维持在接地参考电压位准，选择栅晶体管130的栅极140赋予+3V电压，位线118赋予接地参考电压，以确保漏区104设定为接地参考电压，另一方面，位线118及源线122可强制为浮置。
图6说明由图5a至图5c的双晶体管非易失性存储单元所形成的一种EEPROM阵列的应用，双晶体管非易失性存储单元100的群组排列成存储单元组300a、…、300k、305a、…、305k，这些单元组通常是一个字节，且排列成列与行，在闪存中，存储单元可为一具有如图3a至图3d所示的共享p型基板的单一群组，在本较佳实施例中，存储单元组300a、…、300k、305a、…、305k建构形成在不具任何三重井的p型基板上，阵列的每一列上的每一非易失性存储单元100的控制栅连接至一字符线325a、…、325k、327a、…、327k，同样地，阵列的每一列上的每一非易失性存储单元100的源极连接至一源线330a、…、330k、332a、…、332k，阵列的每一行上的每一非易失性存储单元100的漏极连接至一位线345a、…、345m、350a、…、350m。
每一存储单元组300a、…、300k、305a、…、305k的每一非易失性存储单元100通过存储单元100的栅晶体管的漏极连接至主位线345a、…、345m、350a、…、350m，在每一列上的存储单元组300a、…、300k、305a、…、305k的每一存储单元中，栅晶体管的栅极连接至选择栅线320a、…、320k，每一存储单元组300a、…、300k、305a、…、305k的源线330a、…、330k、332a、…、332k分别主源线340a及340m。
请参考图8b，被选存储单元的程序化如同单一存储单元所述，对包含欲被程序化的存储单元(在每一被选存储单元组内，每条字符线上的多个存储单元可被程序化)的字符线325a、…、325k、327a、…、327k施加电压至相对高电压(+10.0V～+12.0V的数量级)，栅线320及欲被程序化的存储单元组300a、…、300k、305a、…、305k的栅晶体管存储单元100的栅极设定为非常高电压(+15.0V～+22.0V的数量级)，以启动存储单元组300a、…、300k、305a、…、305k的栅晶体管存储单元100的栅晶体管，包含被选非易失性存储单元100的行上的位线345a、…、345m、350a、…、350m设定为适度高电压(6.0V的数量级)，主源线340a、…、340m设定为接地参考电压(0V)，如前所述，这会引起被选非易失性存储单元100的浮置栅的通道热电子充电。
不包含被选非易失性存储单元100(这些单元未被程序化，设定为抹除状态逻辑一)的位线345a、…、345m、350a、…、350m设定为接地参考电压，选择栅线320a、…、320k设定为非常高电压(+15.0V～+22.0V)，以启动不包含被选非易失性存储单元100的位线345a、…、345m、350a、…、350m上的该存储单元100的选择栅晶体管，因此，不位在不包含被选非易失性存储单元的位线345a、…、345m、350a、…、350m上的未被选存储单元的漏极设定为接地参考电压(0V)。
在包含被选非易失性存储单元的字符线325a、…、325k、327a、…、327k上的未被选非易失性存储单元，其控制栅设定为相对高电压(+10.0V～+12.0V)，被选或未被选块的每一非易失性存储单元的源极设定为接地参考电压(0V)。
在包含被选非易失性存储单元的位线345a、…、345m、350a、…、350m上的未被选非易失性记忆位，其漏极设定为相对高电压(+6.0V)，因为具有浮置栅的晶体管的栅极及源极设定为接地参考电压(0V)，所以可避免发生通道热电子现象及干扰未被选非易失性存储单元100。
不在被选存储单元组300a、…、300k、305a、…、305k内的这些非易失性存储单元，其选择栅线320a、…、320k、字符线325a、…、325k、327a、…、327k、源线330a、…、330k、332a、…、332k、及位线345a、…、345m、350a、…、350m设定为接地参考电压(0V)，以避免未被选存储单元组300a、…、300k、305a、…、305k内的任何干扰信号。
抹除系以存储单元100的整个存储单元组300a、…、300k、305a、…、305k或存储单元100的存储单元组300a、…、300k、305a、…、305k群体发生，基本上是如同单一存储单元所述，在一被选存储单元100的存储单元组300a、…、300k、305a、…、305k内的字符线325a、…、325k、327a、…、327k设定为非常高负电压(-15.0V～-22.0V)，该被选存储单元组300a、…、300k、305a、…、305k的选择栅线320a、…、320k及该存储单元100的栅晶体管的栅极设定为接地参考电压(0V)，以停止该存储单元100的栅晶体管，该被选存储单元组300a、…、300k、305a、…、305k的位线345a、…、345m、350a、…、350m设定为接地参考电压(0V)，主源线340a、…、340m及被选存储单元组300a、…、300k、305a、…、305k的源线330a、…、330k、332a、…、332k设定为接地参考电压(0V)，如前所述，这会引起富尔诺罕电荷穿隧，从被选存储单元组300a、…、300k、305a、…、305k的非发性存储单元100的浮置栅移除所有电荷。
因为被选存储单元组300a、…、300k、305a、…、305k的所有非易失性存储单元100被抹除，所以不在被选非易失性存储单元100的相同存储单元组300a、…、300k、305a、…、305k的这些非易失性存储单元，其选择栅线320a、…、320k、字符线325a、…、325k、327a、…、327k、及位线345a、…、345m、350a、…、350m设定为接地参考电压(0V)，以避免次阵列内的任何干扰信号。
图7是说明图4的栅晶体管210a、…、210m、215a、…、215m或图5a至图5c的每一双晶体管非易失性存储单元的选择栅晶体管130的通道宽度与选择栅晶体管的栅极电压的关系图，一存储器阵列的升压电路(chargepumping circuit)的位线电压产生器设定位线为大约6.5V电压，这是基于存储单元需要漏极电压5V及漏极电流500μA以执行通道热电子程序化的假设条件下订定的，选择栅晶体管设计成具有通道长度固定为0.4μm，此图说明在不同栅极电压下提供需求条件下所需的最小通道宽度，图中显示公知非易失性存储单元的控制栅设定为10V电压，其通道宽度必须为1.7μm，然而，本发明的非易失性存储单元的控制栅施加电压增加为20V，这使得选择栅晶体管的通道宽度可大大地降至仅0.45μm，使得选择栅晶体管具有足够小尺寸以配适在存储单元节距宽度内(在一阵列中一行存储单元的宽度)，建构在一EEPROM阵列内的双晶体管非易失性存储单元包含有与建构在本发明闪存阵列内的单晶体管非易失性存储单元相同的存储单元结构，两种阵列结构使用相同的富尔诺罕穿隧抹除及通道热电子程序化方法，这使EEPROM阵列结构及闪存阵列结构得以整合在基板上相同的集成电路内。
图9a及图9b说明本发明非易失性存储单元的临界电压分布，作为读取操作时的参考临界电压(Vread)的电压定义为非易失性存储单元的抹除(逻辑一)及程序化(逻辑零)之间的分界线，因为抹除时从浮置栅移除或程序化时放置在浮置栅的电荷量会改变，所以非易失性存储单元的临界电压的分布如图所示，包含一阵列的被选非易失性存储单元的位线设定一足以检测是否该被选非易失性存储单元被程序化或抹除的电压，包含该被选非易失性存储单元的字符线设定为参考临界电压(Vread)，若该被选非易失性存储单元为抹除，则该被选非易失性存储单元即导通，逻辑一被检测到，另一方面，若该被选非易失性存储单元为程序化，则该被选非易失性存储单元即不导通，逻辑零被检测到。
如前所述，一直未被程序化(即被抹除)且重复抹除操作的非易失性存储单元可能变成如图9b所示的过抹除，相反地，一块非易失性存储单元的具有较快速抹除速度的非易失性存储单元也可能产生过抹除，基本上，非易失性存储单元的浮置栅晶体管是在增强模式(enhancement mode)下操作，且随时导通，这种情况在图3a至图3d的单晶体管快闪非易失性存储单元是不被允许的，然而，图5a至图5c的双晶体管EEPROM非易失性存储单元允许过抹除存储单元，并借由避免位线电流流经增强式浮置栅晶体管，以避免其它存储单元数据破坏，一种称为「校正」(correction)、「修复」(repair)、「恢复」(recover)、「收敛」(converge)或「软程序化」(soft-programming)的特殊操作被用于将这些过抹除非易失性存储单元的临界电压调整回来，设定在快闪存储单元希望的参考临界电压(Vread)。
因为本发明的单晶体管快闪非易失性存储单元及双晶体管EEPROM非易失性存储单元使用与EEPROM及闪存相同的应用结构，所以程序化及抹除时间相同，实际上，闪存抹除时间大约几百毫秒(mS)，而EEPROM的产品规格是几毫秒(mS)，两种存储器的程序化使用相同的通道热电子方法，因此，程序化时间是相同的，目前的产品规格是从1至10微秒(μS)的范围，请参考图10，其是讨论本发明非易失性存储单元的程序化及抹除时间，以通道热电子进行程序化来改变临界电压的时间如曲线90所示，以富尔诺罕穿隧移除浮置栅上的电荷来抹除非易失性存储单元的时间如曲线95所示，如前所述非易失性存储单元的程序化施加至所需电压的时间大约从1至10微秒(μS)，非易失性存储单元的抹除时间大约从1毫秒至1秒。
请参考图11a至图11m，其是讨论非易失性存储单元100及图4的闪存结构的栅晶体管210a、…、210m、215a、…、215m或图5a至图5c的双晶体管非易失性存储单元的栅晶体管130的制造方法，在这说明中，浮置栅晶体管100及选择栅晶体管130具有包括二个多晶硅层(第一多晶硅层及第二多晶硅层)的堆栈栅结构，但是非易失性存储单元100的控制栅116及浮置栅112被多晶硅层间介电层114隔开，选择栅组件130的第二多晶硅层控制栅及第一多晶硅层浮置栅短路，没有隔开，对浮置栅晶体管100而言，第一多晶硅层作为浮置栅，第二多晶硅层作为控制栅，选择栅晶体管130也有堆栈栅结构，但是栅电压是直接施加于第一多晶硅层。
请参考图11a，准备一具有<100>结晶构造方位的p型硅基板400，接着借由热氧化或沉积一厚度约介于100～300之间的植入氧化层402形成在硅基板400上，然后沉积一层光阻(photoresist)404，并借由选择栅晶体管130区光罩图案化，然后该选择栅晶体管130区进行临界电压调整(Vt)布植及场布植406，两种布植使用p型杂质(p-type impurity)如硼或氟化硼(BF2)来调整选择栅晶体管130的临界电压及场晶体管导通电压，选择栅晶体管130的临界电压大约介于0.6～1.5V之间，而场晶体管的临界电压通常大于18V，选择栅晶体管130Vt布植能量大约介于5～50KeV之间，硼离子剂量大约介于3×1011～5×1012ions/cm2之间，选择栅晶体管130的场布植406能量大约介于30～180KeV之间，硼离子剂量大约介于1×1012～1×1014ions/cm2之间，场布植能量大于选择栅晶体管130Vt布植能量，乃因为布植离子必须穿通场氧化层，在程序化期间，选择栅电压大约介于15～22V之间，高于字符线电压，因此，场布植需要增加场晶体管的临界电压，以确保当选择栅极高电压时，场晶体管不导通。
光阻404及植入氧化层402剥除后，接着，如图11b所示，一层厚度约介于100～300之间的高压(HV)栅极氧化层408热成长在硅基板400上，硅基板400借由存储单元晶体管光学微影法图案化，形成光阻410，浮置栅晶体管100区进行非易失性存储单元晶体管100临界电压调整(Vt)布植及场布植412，存储单元Vt布植用以调整非易失性存储单元晶体管100的临界电压大约介于1.0～3.0V之间，场布植是要增加N型场晶体管(图中未示)的临界电压至大于20.0V，非易失性存储单元晶体管100Vt布植能量大约介于5～50KeV之间，硼离子剂量大约介于1×1012～1×1013ions/cm2之间，场布植能量大约介于30～180KeV之间，硼离子剂量大约介于1×1012～1×1014ions/cm2之间。
如图11d所示的非易失性存储单元晶体管100区的高压(HV)栅极氧化层408被去除，然后光阻414被去除，如图11e所示，在温度介于900～1100℃之间以传统干式氧化法热成长一厚度约介于70～120之间的通道氧化层416在硅晶圆上，成长在选择栅晶体管130区的通道氧化层416比成长在非易失性存储单元晶体管100区的氧化层薄，这是因为高压(HV)栅极氧化层408已经存在在该区，通道氧化层416及高压(HV)栅极氧化层408结合成选择栅晶体管130的栅极氧化层，其厚度大约介于150～350之间。
参考图11f，接着使用低压化学气相沉积法(LPCVD)沉积第一多晶硅层418，其厚度大约介于1000～2000之间，然后多晶硅层418借由第一多晶硅层光学微影法图案化，在第一多晶硅层窗区的多晶硅层418被去除。
接着，使用低压化学气相沉积法(IPCVD)、等离子体辅助化学气相沉积法(PECVD)、或高密度等离子体化学气相沉积法(HDPCVD)沉积一层多晶硅层间介电层420如二氧化硅、氮化硅、或氧化物/氮化物/氧化物复合层，或使用热氧化法(thermal oxidation procedure)亦可用以产生氧化硅层，所有方法产生的厚度大约介于100～300之间，图11g所示，接着，使用低压化学气相沉积法(LPCVD)沉积一层厚度大约介于1500～3000之间的第二多晶硅层422，另在沉积过程中借由就地掺杂添加砷、磷至硅烷环境中，或增加一层硅化钨层(WSi)，用于后续非易失性存储单元100的控制栅，如图11h所示。
接着，光学微影及反应性离子蚀刻(reactive ion etching，RIE)制备用以在第一多晶硅层418及第二多晶硅层422产生堆栈栅结构，其截面示意结构如图11i所示，第二多晶硅层422及第一多晶硅层418的各向异性反应性离子蚀刻(RIE)制备是以氯气(Cl2)进行，但是多晶硅层间介电层420是以包含在CHF3中的氟进行图案化，非易失性存储单元100的堆栈栅结构具有由第二多晶硅层422所形成的控制栅、多晶硅层间介电层420及第一多晶硅层418所形成的浮置栅，所述的堆栈栅结构位在通道氧化层416上。
参考图11j，沉积一层光阻424，存储单元光罩界定非易失性存储单元100区，该区光阻被移除，接着，借由离子布植426制备形成非易失性存储单元的源区428及漏区430接面，其能量大约介于30～60KeV之间，砷离子剂量大约介于1×1015～7×1015ions/cm2之间，非易失性存储单元的漏区430接面是一陡峭接面，以提升通道热电子的碰撞电离，存储单元的离子布植426是要在存储单元漏区产生一高掺漏区(HDD)接面，此外，非易失性存储单元的源区428及漏区430建构成与非易失性存储单元100的浮置栅及控制栅的堆栈栅结构的边缘对齐，如图3d所示，堆栈栅结构受限于界定非易失性存储单元的边界的浅沟隔绝(图中未示)。
如图11k所示，选择栅晶体管130的漏区436接面需要比非易失性存储单元的漏区430接面维持较高接面崩溃电压，另一方面，不希望接近选择栅晶体管130的漏区436接面有碰撞电离情形，选择栅晶体管130的漏区436接面与非易失性存储单元的漏区430接面有不同的掺杂浓度分布，选择栅晶体管130光罩432界定选择栅晶体管漏区436，且以磷离子布植434，其能量大约介于50～150KeV之间，离子剂量大约介于1×1014～2×1015ions/cm2之间，布植434在选择栅晶体管130漏区产生一双扩散漏区(DDD)436接面，该双扩散漏区(DDD)436接面比非易失性存储单元的漏区430接面具有一还缓的掺杂浓度分布。
大略如图11l所示，借由低压化学气相沉积法(LPCVD)或等离子体辅助化学气相沉积法(PECVD)沉积一层厚度大约介于1000～2000之间的绝缘层而形成绝缘间隔材438，接着以氟基化合物(CF4)作为蚀刻液，进行反应性离子蚀刻(RIE)制程，然后，借由离子布植制备进行源区/漏区N+布植440，其能量大约介于30～60KeV之间，砷或磷离子剂量大约介于5×1014～1×1016ions/cm2之间，以降低源区/漏区442、444、446串联电阻。
接下来，借由低压化学气相沉积法(LPCVD)或等离子体辅助化学气相沉积法(PECVD)沉积一层厚度大约介于8000～15000之间的层间介电层(ILD)，其是由二氧化硅所组成的，该层间介电层(ILD)完全填满堆栈栅结构之间的空间，该层间介电层的平坦化是借由化学机械平坦化(CMP)制备来完成，而使得该层间介电层具有一平滑的上表面形貌，降低后续用于源区/漏区开口的光学微影制备的困难度，以氟基蚀刻液如CHF4对层间介电层(ILD)进行反应性离子蚀刻(RIE)制备产生接触孔口，以六氯化钨借由低压化学气相沉积(LPCVD)或射频溅射镀(RF sputtering)沉积一层厚度大约介于3000～4000之间的金属层(如钨)，完全填满接触孔口，借由化学机械平坦化(CMP)制程或以氯气作为蚀刻液的选择性反应性离子蚀刻(RIE)制程来去除层间介电层(ILD)上的钨层，该钨填充(tungsten plug)提供源区、漏区及多晶硅栅的电性接触，借由射频溅射镀(RF sputtering)沉积一层厚度大约介于3000～8000之间的金属层如铝层，作为第一金属内接线(metal interconnects)。
选择栅晶体管的堆栈栅结构(418、420、422)具有一连接至如图6所示的选择栅线320a、…、320k的第一多晶硅层栅极的外部接线(externalconnection)，所示的非易失性存储单元及选择栅晶体管的制备步骤可由任何现行半导体制备的对应半导体制备来执行，且适用于未来可获得的先进制备步骤，而高电压相关的可靠性问题可借由小心地选择存储单元结构参数如通道长度、栅极氧化层厚度、及浅沟隔绝深度等予以最佳化控制，一NAND型阵列快闪非易失性存储单元的现行半导体制备已经证明具有非常高的可靠性，该制备能够维持在高于20V以上，且具有超过一百万次的耐久性，足以制造本发明的非易失性存储单元。
该制备的改变如图12a至图12c所示，这种改变是一种自动对齐制程(self-aligned process)，其中第一多晶硅层自动与场氧化层及非易失性存储单元100的源区及漏区的宽度对齐(如图3d所示)，以减少非易失性存储单元的宽度，第一多晶硅层418沉积后，图3d所示的浅沟隔绝126被形成，使得第一多晶硅层418与图12a的非易失性存储单元的活性边缘(active edge)自动对齐。
第一多晶硅层418的沉积与形成可由众所周知的方法如低压化学气相沉积法(LPCVD)或等离子体辅助化学气相沉积法(PECVD)来制作，致使在所述的通道氧化层上形成一层厚度大约介于500～650之间的多晶硅层，以化学气相沉积法(CVD)沉积一层厚度最好约1500的氮化硅(silicon nitride)层，当隔绝形成时，活化区光罩用于界定活化区，在氮化硅层上涂布一层光阻，在选择区执行屏蔽制备，蚀刻氮化硅、第一多晶硅层及其下面绝缘层，光阻未被剥除之处，氮化硅、第一多晶硅层及下面绝缘层保留在其上面，光阻被剥除之处，氮化硅、第一多晶硅层及下面绝缘层被蚀刻掉。隔绝区的形成有两种方法硅区域氧化(LOCOS)法及浅沟隔绝(STI)法，在浅沟隔绝(STI)法中，蚀刻延伸入基板大约2800～3200的深度，硅沟槽填满如二氧化硅的隔绝材料，在该区可为熟知的硅区域氧化(LOCOS)法形成局部场氧化层或浅沟隔绝法(STI)法形成二氧化硅层，较佳方法是形成浅沟，因此希望采用浅沟隔绝法，这是因为其可形成相对于第一多晶硅层418的平面，非易失性存储单元100的浮置栅418结构是自动对齐于非易失性存储单元100的源区及漏区。
隔绝区形成后，接着，使用低压化学气相沉积法(LPCVD)、等离子体辅助化学气相沉积法(PECVD)、或高密度等离子体化学气相沉积法(HDPCVD)沉积一层多晶硅层间介电层420如二氧化硅、氮化硅、或氧化物/氮化物/氧化物复合层，或亦可使用热氧化法(thermal oxidation procedure)产生氧化硅，所有方法产生的厚度大约介于100～300之间，如图12a所示，接着，多晶硅层间介电层420以氧化物/氮化物/氧化物(ONO)光罩进行图案化，如图12b所示，使用氟化合物(CHFx)各向异性反应性离子蚀刻(RIE)制程来去除选择栅晶体管130区的多晶硅层间介电层420，然后，使用低压化学气相沉积法(LPCVD)沉积一层如图11h所示厚度大约介于1500～3000之间的第二多晶硅层422，另在沉积过程中借由就地掺杂添加砷、磷至硅烷环境中，或增加一层硅化钨层(WSi)，用于后续非易失性存储单元100的控制栅。
接着，光学微影及反应性离子蚀刻(RIE)制程用于产生如图12c所示的截面图的堆栈栅结构(418、420、422)，沉积第二多晶硅层422，使其直接与第一多晶硅层418电性接触，而形成选择栅晶体管130的栅极。
单及双晶体管非易失性存储单元提供一可比例缩小的存储器阵列，可用于使用相同的非易失性存储单元结构的闪存或EEPROM，这使得闪存及EEPROM能够组合成在一集成电路内的离散式存储器或植入式存储器，用于闪存及EEPROM的单及双晶体管非易失性存储单元使用相同非易失性存储器制造技术及抹除方法，因此具有等效性能，本发明的非易失性存储单元具有小芯片尺寸、高耐久性及高弹性的优点。
本发明已经特别展示及说明最佳实施例，熟悉此项技术者应该了解本发明任何形式及细节的变换，皆不偏离本发明的精神及申请专利范围。
权利要求
1.一种非易失性存储单元，形成在一基板上，包括一浮置栅，布置在该存储单元的一通道区上面、且位于该存储单元的一源区及一漏区之间，该浮置栅与该源区的边缘及该漏区的边缘对齐，且具有一由该源区边缘及该漏区边缘的宽度所界定的宽度。
2.如权利要求1所述的非易失性存储单元，其中该存储单元具有一相对小的由布置在该浮置栅上方的一控制栅所形成的电容与该浮置栅及该控制栅的总电容的耦合系数。
3.如权利要求2所述的非易失性存储单元，其中该耦合系数小于50％。
4.如权利要求2所述的非易失性存储单元，其中该非易失性存储单元的程序化，是将电荷放置在该浮置栅上，其步骤如下施加一适度高正电压于该控制栅；施加一中等正电压于该漏区；及施加一接地参考电压于该源区。
5.如权利要求4所述的非易失性存储单元，其中该适度高正电压大约为+10V～+12V之间。
6.如权利要求4所述的非易失性存储单元，其中该中等正电压大约为+5.0V。
7.如权利要求4所述的非易失性存储单元，其中施加该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
8.如权利要求2所述的非易失性存储单元，其中该存储单元的抹除，是从该浮置栅移除电荷，其步骤如下施加一非常高负电压于该控制栅；
9.如权利要求8所述的非易失性存储单元，其中该非常高负电压大约为-15V～-22V之间。
10.如权利要求8所述的非易失性存储单元，其中抹除该存储单元还包括步骤如下分开该源区及该漏区，使得该源区及该漏区浮置。
11.如权利要求8所述的非易失性存储单元，其中抹除该存储单元还包括步骤如下施加一接地参考电压于该源区及该漏区。
12.如权利要求8所述的非易失性存储单元，其中抹除该存储单元的时间大约1毫秒至1秒之间。
13.如权利要求2所述的非易失性存储单元，还包括一栅晶体管，其具有一连接于该漏区的源区、一漏区及一连接于一选择栅信号以选择性地施加一位线电压信号于该漏区的栅极。
14.如权利要求13所述的非易失性存储单元，其中该非易失性存储单元的程序化，是将电荷放置在该浮置栅上，其步骤如下施加一适度高正电压于该控制栅；施加一中等正电压于该漏区；施加一非常高正电压于该栅晶体管的栅极；及施加一接地参考电压于该源区。
15.如权利要求14所述的非易失性存储单元，其中该适度高正电压大约为+10V～+12V之间。
16.如权利要求14所述的非易失性存储单元，其中该中等正电压大约为+5.0V。
17.如权利要求14所述的非易失性存储单元，其中该非常高正电压大约为+15V～+22V之间。
18.如权利要求14所述的非易失性存储单元，其中施加该非常高正电压、该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
19.如权利要求13所述的非易失性存储单元，其中该存储单元的抹除，是从该浮置栅移除电荷，其步骤如下施加一非常高负电压于该控制栅；及施加一接地参考电压于该选择栅。
20.如权利要求19所述的非易失性存储单元，其中抹除该存储单元还包括步骤如下分开该源区及该漏区，使得该源区及该漏区浮置。
21.如权利要求19所述的非易失性存储单元，其中抹除该存储单元还包括步骤如下施加一接地参考电压于该源区及该漏区。
22.如权利要求19所述的非易失性存储单元，其中抹除该存储单元的时间大约1毫秒至1秒之间。
23.一种非易失性存储器阵列，形成在一基板上，包括多个排列成列与行的非易失性存储单元，每一非易失性存储单元包括一源区，布置在该基板表面上；一漏区，布置在该基板表面上，与该源区隔开一段距离；一通道绝缘层，布置在该源区及该漏区之间的一通道区的基板表面上；一浮置栅，布置在该通道绝缘层上面，该浮置栅与该源区的一边缘及该漏区的一边缘对齐，且具有一由该源区边缘及该漏区边缘的宽度所界定的宽度；及一控制栅，布置在该浮置栅上面，且借由一层绝缘层与该浮置栅隔开；多条位线，每一条位线连接一行非易失性存储单元上所有非易失性存储单元的该漏区；多条源线，每一条源线连接一列非易失性存储单元上所有非易失性存储单元的该源区；及多条字符线，每一条字符线连接一列非易失性存储单元上所有非易失性存储单元的该控制栅极。
24.如权利要求23所述的非易失性存储器阵列，其中每一存储单元具有一相对小的由该控制栅所形成的电容与该浮置栅及该控制栅的总电容的耦合系数。
25.如权利要求24所述的非易大性存储器阵列，其中该耦合系数小于50％。
26.如权利要求24所述的非易失性存储器阵列，其中一被选非易失性存储单元的程序化，是将电荷放置在该被选非易失性存储单元的该浮置栅上，其步骤如下施加一适度高正电压于连接于该被选非易失性存储单元的控制栅的该字符线；施加一中等正电压于连接于该被选非易失性存储单元的漏区的该位线，使得该中等正电压传输至该漏区；及施加一接地参考电压于连接于该被选非易失性存储单元的源区的该源线。
27.如权利要求26所述的非易失性存储器阵列，其中该适度高正电压大约为+10V～+12V之间。
28.如权利要求26所述的非易失性存储器阵列，其中该中等正电压大约为6V，因此大约为5V施加于该漏区。
29.如权利要求26所述的非易失性存储器阵列，其中施加该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
30.如权利要求24所述的非易失性存储器阵列，其中一被选非易失性存储单元的抹除，是从该浮置栅移除电荷，其步骤如下施加一非常高负电压于连接于该被选非易大性存储单元的控制栅的该字符线。
31.如权利要求30所述的非易失性存储器阵列，其中该非常高负电压大约为-15V～-22V之间。
32.如权利要求30所述的非易失性存储器阵列，其中抹除该被选非易失性存储单元还包括步骤如下分开连接于该被选非易失性存储单元的源区的源线及连接于该被选非易失性存储单元的漏区的位线，使得该源区及该漏区浮置。
33.如权利要求30所述的非易失性存储器阵列，其中抹除该非易失性存储单元还包括步骤如下施加一接地参考电压于连接于该被选非易失性存储单元的源区的该源线及连接于该被选非易失性存储单元的漏区的该位线。
34.如权利要求30所述的非易失性存储器阵列，其中抹除该存储单元的时间大约1毫秒至1秒之间。
35.如权利要求24所述的非易失性存储器阵列，其中该非易失性存储单元还包括一栅晶体管，其具有一连接于该漏区的源区、一连接于该位线的漏区及一连接于一选择栅信号以选择性地施加一位线电压信号于该漏区的栅极；且该非易失性存储器阵列还包括多条选择线，每一条选择线连接于一列非易失性存储单元上的每一非易失性存储单元的栅晶体管的栅极。
36.如权利要求35所述的非易失性存储器阵列，其中该非易失性存储单元的程序化，是将电荷放置在该浮置栅上，其步骤如下施加一适度高正电压于连接于该被选非易失性存储单元的控制栅的该字符线；施加一中等正电压于连接于该被选非易失性存储单元的漏区的该位线，使得该中等正电压传输至该漏区；施加一接地参考电压于连接于该被选非易失性存储单元的源区的该源线；及施加一非常高正电压于连接于该被选非易失性存储单元的栅晶体管的栅极的该选择线。
37.如权利要求36所述的非易失性存储器阵列，其中该适度高正电压大约为+10V～+12V之间。
38.如权利要求36所述的非易失性存储器阵列，其中该中等正电压大约为6V，因此大约为5V施加于该漏区。
39.如权利要求36所述的非易失性存储器阵列，其中该非常高正电压大约为+15V～+22V之间。
40.如权利要求36所述的非易失性存储器阵列，其中施加该非常高正电压、该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
41.如权利要求35所述的非易失性存储器阵列，其中该存储单元的抹除，是从该浮置栅移除电荷，其步骤如下施加一非常高负电压于连接于该被选非易失性存储单元的控制栅的该字符线；施加一接地参考电压于连接于该被选非易失性存储单元的栅晶体管的栅极的该选择线。
42.如权利要求41所述的非易失性存储器阵列，其中抹除该存储单元还包括步骤如下分开连接于该被选非易失性存储单元的源区的该源线及连接于该被选非易失性存储单元的漏区的该位线。
43.如权利要求41所述的非易失性存储器阵列，其中抹除该存储单元还包括步骤如下施加一接地参考电压于连接于该被选非易失性存储单元的源区的该源线及连接于该被选非易失性存储单元的漏区的该位线。
44.如权利要求41所述的非易失性存储器阵列，其中抹除该存储单元的时间大约1毫秒至1秒之间。
45.一种操作非易失性存储器阵列的方法，包括以下步骤形成该非易失性存储器阵列在一基板上，该形成包括以下步骤多个非易失性存储单元排列成列与行，每一非易失性存储单元包括一源区，布置在该基板表面上；一漏区，布置在该基板表面上，与该源区隔开一段距离；一通道绝缘层，布置在该源区及该漏区之间的一通道区的基板表面上；一浮置栅，布置在该通道绝缘层上面，该浮置栅与该源区的一边缘及该漏区的一边缘对齐，且具有一由该源区边缘及该漏区边缘的宽度所界定的宽度；及一控制栅，布置在该浮置栅上面，且借由一层绝缘层与该浮置栅隔开；多条位线，每一条位线连接一行非易失性存储单元上所有非易失性存储单元的漏区；多条源线，每一条源线连接一列非易失性存储单元上所有非易失性存储单元的源区；及多条字符线，每一条字符线连接一列非易失性存储单元上所有非易失性存储单元的控制栅极。程序化一被选非易失性存储单元，是将电荷放置在该被选非易失性存储单元的浮置栅上，其步骤如下施加一适度高正电压于连接于该被选非易失性存储单元的控制栅的该字符线；施加一中等正电压于连接于该被选非易失性存储单元的漏区的位线，使得该中等正电压传输至该漏区；及施加一接地参考电压于连接于该被选非易失性存储单元的源区的源线。
46.如权利要求45所述的方法，其中每一存储单元具有一相对小的由该控制栅所形成的电容与该浮置栅及该控制栅的总电容的耦合系数。
47.如权利要求46所述的方法，其中该耦合系数小于50％。
48.如权利要求45所述的方法，其中该适度高正电压大约为+10V～+12V之间。
49.如权利要求45所述的方法，其中该中等正电压大约为6V，因此大约为5V施加于该漏区。
50.如权利要求45所述的方法，其中施加该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
51.如权利要求45所述的方法，还包括抹除一被选非易失性存储单元，是从该浮置栅移除电荷，其步骤如下施加一非常高负电压于连接于该被选存储单元的控制栅的该字符线。
52.如权利要求51所述的方法，其中该非常高负电压大约为-15V～-22V之间。
53.如权利要求51所述的方法，其中抹除该被选非易失性存储单元还包括步骤如下分开连接于该被选非易失性存储单元的源区的该源线及连接于该被选非易失性存储单元的漏区的该位线，使得该源区及该漏区浮置。
54.如权利要求51所述的方法，其中抹除该被选非易失性存储单元还包括步骤如下施加一接地参考电压于连接于该被选非易失性存储单元的源区的该源线及连接于该被选非易失性存储单元的漏区的该位线。
55.如权利要求51所述的方法，其中抹除该存储单元的时间大约1毫秒至1秒之间。
56.如权利要求45所述的方法，其中该非易失性存储单元还包括一栅晶体管，其具有一连接于该漏区的源区、一连接于该位线的漏区及一连接于一选择栅信号以选择性地施加一位线电压信号于该漏区的栅极；且该非易失性存储器阵列还包括多条选择线，每一条选择线连接于一列非易失性存储单元上的每一非易失性存储单元的栅晶体管的栅极；且程序化该被选非易失性存储单元还包括步骤如下施加一非常高正电压于连接于该被选非易失性存储单元的栅晶体管的栅极的该选择线。
57.如权利要求56所述的方法，其中该非常高正电压大约为+15V～+22V之间。
58.如权利要求56所述的方法，其中施加该非常高正电压、该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
59.如权利要求56所述的方法，其中抹除该被选非易失性存储单元还包括步骤如下施加一非常高正电压于连接于该被选非易失性存储单元的控制栅的该字符线；及施加一接地参考电压于连接于该被选非易失性存储单元的栅晶体管的栅极的该选择线。
60.如权利要求59所述的方法，其中抹除该存储单元的时间大约1毫秒至1秒之间。
61.一种形成非易失性存储单元的方法，包括以下步骤形成一源区及一漏区在一基板表面上，且隔开一段距离；形成一通道绝缘层在该源区及该漏区之间的一通道区的基板表面上；形成一浮置栅在该存储单元的通道绝缘层上面；该浮置栅与该源区的一边缘及该漏区的一边缘对齐；设定该浮置栅的宽度为该源区边缘及该漏区边缘所界定的宽度；及形成一绝缘层在该浮置栅上面；及形成一控制栅在位于该浮置栅上面的该绝缘层上面。
62.如权利要求61所述的形成非易失性存储单元的方法，还包括步骤如下界定该浮置栅的一区域，使得该非易失性存储单元具有一相对小的由布置在该浮置栅上方的一控制栅所形成的电容与该浮置栅及该控制栅的总电容的耦合系数。
63.如权利要求62所述的形成非易失性存储单元的方法，其中该耦合系数小于50％。
64.如权利要求61所述的形成非易失性存储单元的方法，还包括步骤如下该控制栅连接于一字符线；该漏区连接于一位线；及该源区连接于一源线。
65.如权利要求62所述的形成非易失性存储单元的方法，其中该非易失性存储单元的程序化，是将电荷放置在该浮置栅上，其步骤如下通过该字符线施加一适度高正电压于该控制栅；通过该位线施加一中等正电压于该漏区；及通过该源线施加一接地参考电压于该源区。
66.如权利要求65所述的形成非易失性存储单元的方法，其中该适度高正电压大约为+10V～+12V之间。
67.如权利要求65所述的形成非易失性存储单元的方法，其中该中等正电压大约为6V，因此大约为5V施加于该漏区。
68.如权利要求65所述的形成非易失性存储单元的方法，其中施加该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
69.如权利要求64所述的形成非易失性存储单元的方法，其中该存储单元的抹除，是从该浮置栅移除电荷，其步骤如下通过该字符线施加一非常高负电压于该控制栅。
70.如权利要求69所述的形成非易失性存储单元的方法，其中该非常高负电压大约为-15V～-22V之间。
71.如权利要求69所述的形成非易失性存储单元的方法，其中抹除该存储单元还包括步骤如下分开该源线及该位线，使得该源区及该漏区浮置。
72.如权利要求69所述的形成非易失性存储单元的方法，其中抹除该存储单元还包括步骤如下一接地参考电压通过该源线施加于该源区及通过该位线施加于该漏区。
73.如权利要求69所述的形成非易失性存储单元的方法，其中抹除该存储单元的时间大约1毫秒至1秒之间。
74.如权利要求64所述的形成非易失性存储单元的方法，还包括形成一栅晶体管的步骤，其步骤如下形成一源区；连接该源区于该漏区；形成一漏区；连接该漏区于该位线；形成一栅极；及连接该栅极于一选择线以选择性地施加一位线电压信号于该漏区。
75.如权利要求74所述的形成非易失性存储单元的方法，其中该非易失性存储单元的程序化，是将电荷放置在该浮置栅上，其步骤如下通过该字符线施加一适度高正电压于该控制栅；通过该位线经该栅晶体管施加一中等正电压于该漏区；通过该栅线施加一非常高正电压于该栅晶体管的栅极；及通过该源线施加一接地参考电压于该源区。
76.如权利要求75所述的形成非易失性存储单元的方法，其中该适度高正电压大约为+10V～+12V之间。
77.如权利要求75所述的形成非易失性存储单元的方法，其中该中等正电压大约为6V，因此大约为5V施加于该漏区。
78.如权利要求75所述的形成非易失性存储单元的方法，其中该非常高正电压大约为+15V～+22V之间。
79.如权利要求75所述的形成非易失性存储单元的方法，其中施加该非常高正电压、该适度高正电压、该中等正电压及该接地参考电压的时间大约为1～100微秒之间。
80.如权利要求74所述的形成非易失性存储单元的方法，其中该存储单元的抹除，是从该浮置栅移除电荷，其步骤如下通过该字符线施加一非常高负电压于该控制栅；及通过该选择线施加一接地参考电压于该选择栅。
81.如权利要求80所述的形成非易失性存储单元的方法，其中抹除该存储单元还包括步骤如下分开该源线及该位线，使得该源区及该漏区浮置。
82.如权利要求80所述的形成非易失性存储单元的方法，其中抹除该存储单元还包括步骤如下一接地参考电压通过该源线施加于该源区及通过该位线经该栅晶体管施加于该漏区。
83.如权利要求80所述的形成非易失性存储单元的方法，其中抹除该存储单元的时间大约1毫秒至1秒之间。
全文摘要
一种非易失性存储器阵列，具有一单晶体管快闪存储单元及一双晶体管EEPROM存储单元，可整合在相同基板上，该非易失性存储单元具有一低耦合系数的浮置栅，可减小存储单元体积，该浮置栅布置在一通道绝缘层上面，该浮置栅与该源区的边缘及该漏区的边缘对齐，且具有一由该源区边缘及该漏区边缘的宽度所界定的宽度，该浮置栅与该控制栅具有一小于50％的相对小耦合系数，使该非易失性存储单元得以比例缩小，该非易失性存储单元的程序化是以通道热电子方法达成，而抹除是在相对高电压下以富尔诺罕穿隧方法达成。
文档编号G11C16/14GK1685443SQ200380100010
公开日2005年10月19日 申请日期2003年10月16日 优先权日2002年11月14日
发明者彼得·W·李, 许富菖, 曹兴亚, 马汉瑞 申请人:柰米闪芯集成电路有限公司