专利名称：时钟讯号调整装置的制作方法
技术领域：
本发明涉及一种光驱，特别是涉及一种可应用分频器调整摆动时钟的相位的光驱。
背景技术：
在现代信息社会中，如何整理储存大量的信息，是信息业界最关心的课题之一。在各种储存媒介中，光盘片(optical disc)以其轻薄的体积，高密度的储存容量，成为最普遍的高容量数据储存媒介之一。然而，随着多媒体技术的发展，一般的CD光盘片由于其容量大约仅有650MB左右，因此已经无法满足使用者的需求，所以业界便提出新的光盘片标准以增加单一光盘片可储存数据的容量，例如已知的多功能数字盘片(digital versatile disc，DVD)，其大小与一般的CD光盘片相同，但是其容量却远大于CD光盘片。一般而言，多功能数字盘片一开始主要是应用于储存影音数据，亦即已知的DVD激光视盘(DVD-Video disc)，由于DVD激光视盘在一记录层上可纪录大约4.7GB的信息，换句话说，可将至少两小时的影片储存于该记录层上，所以随着DVD激光视盘的普及，多功能数字盘片也逐渐地应用于其它领域中，由于单一多功能数字盘片可纪录大容量的数据，因此一计算机系统即可在单一多功能数字盘片上读取所需的数据，亦即相较于小容量的CD光盘片而言，该计算机系统便不需执行换片的操作来读取所需数据。
虽然只读型的多功能数字盘片已经普遍地被使用，然而如同已知可录式CD光盘片(CD-R disc)及可重复写入式CD光盘片(CD-RW disc)的发展，该可录式CD光盘片与该可重复写入式CD光盘片可便利地提供使用者纪录所要的数据，因此对于多功能数字盘片而言，业界亦制订可录式多功能数字盘片及可重复写入式多功能数字盘片的标准，以便让使用者可如同利用可录式CD光盘片与可重复写入式CD光盘片纪录数据一样地利用可录式多功能数字盘片及可重复写入式多功能数字盘片来纪录大量的数据。如业界所已知，可录式多功能数字盘片及可重复写入式多功能数字盘片可区分为不同的标准，其中符合DVD+R标准的可录式多功能数字盘片与符合DVD+RW标准的可重复写入式多功能数字盘片可完全地兼容于目前广泛被使用的DVD激光视盘机(DVD-Video player)与DVD只读光驱(DVD-ROM drive)，亦即DVD+R标准与DVD+RW标准具有较佳的兼容性而便于使用。
一般而言，为便于内储信息的管理，多功能数字盘片上储存数据的区域会被区分成许多小记录区(frame)；而多功能数字盘片上所储存的信息都会依照一定的规划储存在多功能数字盘片上的各记录区中。所以，要将信息写入可写式多功能数字盘片时，光盘烧录机必须要先确定可写式多功能数字盘片上各记录区的规划情形，才能正确地将数据写入可写式多功能数字盘片中。为了要记录与各记录区相关的信息，可写式多功能数字盘片也有特殊的构造来记录相关的信息以寻址(addressing)所纪录的数据，对于符合DVD+R标准的可录式多功能数字盘片与符合DVD+RW标准的可重复写入式多功能数字盘片来说，该信息即为地址数据(address in pregroove，ADIP)。
如业界已知，地址数据是以相位调制(phase modulation)方式纪录在摆动讯号中，而光盘片10上的二记录区对应93个摆动周期，其中8个摆动周期是以相位调制方式来纪录地址数据。请参阅图1、2、3，图1、2、3分别为已知摆动讯号4a、4b、4c的示意图。对于摆动讯号4a而言，其包含有8个摆动周期W0、W1、W2、W3、W4、W5、W6、W7以相位调制方式来纪录对应地址数据的信息，而于摆动周期W0启始时，摆动讯号4a即产生180°的相位变化，此外摆动周期W3与摆动周期W4之间，摆动讯号4a亦产生180°的相位变化，因此摆动讯号4a对应地址数据的同步单元(ADIP sync unit)。对于摆动讯号4b而言，其包含有8个摆动周期W0、W1、W2、W3、W4、W5、W6、W7以相位调制方式来纪录对应地址数据的信息，而在摆动周期W0启始时，摆动讯号4b即产生180°的相位变化，此外摆动周期W0与摆动周期W1之间以及摆动周期W5与摆动周期W6之间，摆动讯号4b分别产生180°的相位变化，因此摆动讯号4b即对应地址数据的一数据单元(ADIP data unit)，且该数据单元为逻辑值“0”。对于摆动讯号4c而言，其包含有8个摆动周期W0、W1、W2、W3、W4、W5、W6、W7以相位调制方式来纪录对应地址数据的信息，而在摆动周期W0启始时，摆动讯号4c即产生180°的相位变化，此外摆动周期W0与摆动周期W1之间、摆动周期W3与摆动周期W4之间以及摆动周期W5与摆动周期W6之间，摆动讯号4c亦分别产生180°的相位变化，因此摆动讯号4c即对应地址数据的一数据单元，且该数据单元为逻辑值“1”。
由于地址数据是以相位调制方式纪录于摆动讯号中，因此光驱必须使用一地址数据译码器(ADIP decoder)来撷取出该地址数据。请同时参阅图4与图5，图4为已知光驱系统10的功能方块示意图，而图5为图4所示的光驱系统10的操作示意图，在图5中，由上而下分别代表摆动讯号WBL、WBL’、WBL”以及摆动时钟CLK。光驱系统10包含有一光盘片12以及一光驱14，而光驱14包含有一读写头(pick-up head)15，两带通滤波器16、18，一摆动时钟产生电路(wobble clock generator)20，一分频器(frequencydivider)21，一地址数据译码器(ADIP decoder)22，以及一控制电路(controller)24。如业界所已知，对于符合DVD+R标准或DVD+RW标准的光盘片12而言，当光盘片12出厂时，在光盘片12的反射面上，除了用来写入位“0”与“1”的数据轨道外，还设置有凸出于该反射面的摆动轨道，亦即该数据轨道位于突出的摆动轨道间所形成的沟槽(groove)内，而该摆动轨道用来记载已知地址数据以便读取该数据轨道上所纪录的数据，以及便于将数据写入该数据轨道。所以，读写头15会读取光盘片12的摆动轨道而输出摆动讯号WBL至带通滤波器16，而带通滤波器16连接于带通滤波器18。一般而言，带通滤波器18具有高Q值(high Q-factor)，以及带通滤波器16具有低Q值(low Q-factor)，由于带通滤波器16具有低Q值，因此在频域(frequency domain)上，带通滤波器16对于趋近一预定主频的讯号施加轻微的衰减，因此带通滤波器16处理摆动讯号WBL后输出摆动讯号WBL’(如图5所示)，并传输摆动讯号WBL’至地址数据译码器22以及带通滤波器18。相反地，由于带通滤波器18具有高Q值，因此在频域上，带通滤波器18会大幅衰减趋近一预定主频的讯号，因此在处理摆动讯号WBL’后产生如图5所示的摆动讯号WBL”，并输出摆动讯号WBL”至摆动时钟产生电路20。摆动时钟产生电路20用来依据摆动讯号WBL”产生一参考时钟CLK_REF，一般而言，参考时钟CLK_REF的频率高于摆动讯号WBL”的频率，例如参考时钟CLK_REF的频率为摆动讯号WBL”的频率的32倍，因此必须通过一分频器21产生所需的摆动时钟CLK，并输出该摆动时钟CLK至地址数据译码器22，其中摆动时钟CLK的频率为参考时钟CLK_REF的频率的1/32。然后，地址数据译码器22便可依据摆动时钟CLK来译码摆动讯号WBL’以输出摆动讯号WBL中所纪录的地址数据ADIP。举例来说，摆动时钟产生电路20是依据相位调制的摆动讯号WBL”来产生非相位调制的摆动时钟CLK，所以地址数据译码器22可对摆动时钟CLK与摆动讯号WBL’进行一XOR逻辑运算，然后便可依据摆动时钟CLK与摆动讯号WBL’之间的逻辑电平关系得到以相位调制方式所纪录的地址数据ADIP。最后，控制电路24便可根据地址数据ADIP所提供的轨道信息来对光盘片12进行数据读取或数据写入的操作。
如图5所示，摆动讯号WBL经由具有低Q值的带通滤波器16处理后产生摆动讯号WBL’，然而，对于摆动时钟CLK来说，摆动时钟产生器20所产生参考时钟CLK_REF所依据的摆动讯号WBL”则是摆动讯号WBL’另经由具有高Q值的带通滤波器18处理后产生，而参考时钟CLK_REF再经由分频操作而产生摆动讯号CLK。如业界已知，带通滤波器16、18进行滤波处理时会使其输出讯号与输入讯号之间产生相位迟滞(phase delay)的现象，换句话说，摆动讯号WBL’与摆动讯号WBL”之间会因为被不同的带通滤波器16、18影响而产生相位差，所以当地址数据译码器22使用摆动时钟CLK来译码摆动讯号WBL’便可能产生误判逻辑电平的情形。请参阅图6，图6为图4所示的地址数据译码器22译码地址数据ADIP的操作示意图。为了便于说明，在不考虑带通滤波器16与噪声干扰等影响下，摆动讯号WBL’的理想波形如图6所示，同时，若带通滤波器18不产生对摆动讯号WBL’造成相位迟滞的效应，则摆动讯号CLK的理想波形如图6所示。然而，若考虑带通滤波器18对于其输出讯号的影响，则实际的摆动时钟CLK’与摆动讯号WBL’之间会对应一相位差，亦即摆动时钟CLK’的相位会落后摆动讯号WBL’的相位，如图6所示，此时摆动时钟CLK’与摆动讯号WBL’的相位差为90度。如前所述，地址数据译码器22对摆动时钟CLK与摆动讯号WBL’进行一XOR逻辑运算以便进一步地检测地址数据，其中图6所示的讯号S1是由摆动时钟CLK与摆动讯号WBL’进行一XOR逻辑运算的结果，而图6所示的讯号S2是由摆动时钟CLK’与摆动讯号WBL’进行一XOR逻辑运算的结果。明显地，比较讯号S1与讯号S2可知，若地址数据译码器22依据讯号S2来判断摆动讯号WBL’中以相位调制的地址数据，则地址数据译码器22无法正确地对摆动讯号WBL’进行译码的操作。
发明内容
本发明提供一种可应用分频器调整摆动时钟的相位的光驱，以解决上述问题。
本发明提供一种时钟讯号调整电路，包含有一相位调整电路，接收一摆动讯号以及一摆动时钟讯号，用以产生一相位调整设定值；一分频电路，连结至相位调整电路，接收相位调整值，根据相位设定值，分频一第一参考时钟讯号，用以调整摆动时钟讯号。
本发明令提供一种时钟讯号调整的方法，包含有根据一摆动讯号以及一摆动时钟讯号，产生一相位调整设定值；根据相位调整值，分频一第一参考时钟讯号，以调整摆动时钟讯号。
本发明使用一相位调整电路来计算一摆动讯号与一摆动时钟之间的相位差，并依据该相位差输出一相位调整设定值至一分频器，其中当该摆动讯号的相位领先该摆动时钟的相位时，该相位调整电路会降低该相位调整设定值以使调整后的摆动时钟的相位超前原先摆动时钟的相位而进一步地缩减该相位差，以及当该摆动讯号的相位落后该摆动时钟的相位时，该相位调整电路会增加该相位调整设定值以使调整后的摆动时钟的相位落后原先摆动时钟的相位而进一步地缩减该相位差。
图1、2、3分别为已知摆动讯号的示意图。
图4为已知光驱系统的功能方块示意图。
图5为图4所示的光驱系统的操作示意图。
图6为图4所示的地址数据译码器译码地址数据的操作示意图。
图7为本发明光驱系统的功能方块示意图。
图8为图7所示的相位调整电路的功能方块示意图。
图9为相位调整电路的操作示意图。
图10为图7所示的分频器的示意图。
图11为图10所示的分频器的操作示意图。
附图符号说明4a、4b、4c摆动讯号10、30光驱系统12、32光盘片 14、34光驱15、36读写头 16、18、38、40带通滤波器
20、42摆动时钟产生电21、46分频器路22、44地址数据译码器24、48控制电路50相位调整电路 52相位-频率比较器54、60计数器56时钟产生器58判断逻辑电路 62缓存器64脉冲产生器66比较器68D型触发器 70反向器具体实施方式
请参阅图7，图7为本发明光驱系统30的功能方块示意图。光驱系统30包含有一光盘片(optical disk)32以及一光驱(optical disk drive)34。光驱34包含有一读写头(optical pick-up unit，OPU)36，二带通滤波器(band-pass filter，BPF)38、40，一摆动时钟产生电路(wobble clockgenerator)42，一地址数据译码器(ADIP decoder)44，一分频器(frequencydecoder)46，一控制电路(controller)48，以及一相位调整电路(phaseadjustment circuit)50。请注意，图7中，分频器46与相位调整电路50外接于摆动时钟产生电路42，然而，亦可整合分频器46与相位调整电路50于摆动时钟产生电路42中，亦属本发明范畴。
本实施例中，光驱34中设置有一相位调整电路50，用来输出相位调整设定值PHASEDLY至分频器46以调整分频器46输出的摆动时钟CLK的相位。请参阅图8，图8为图7所示的相位调整电路50的功能方块示意图。相位调整电路50包含有一相位-频率比较器(phase-frequency detector，PFD)52，一计数器(counter)54，一时钟产生器(clock generator)56，以及一判断逻辑电路(decision logic)58。相位-频率比较器52是用来比较摆动讯号WBL’与摆动时钟CLK之间的相位关是以输出相对应的控制讯号UP、DOWN，举例来说，当摆动讯号WBL’由逻辑值“0”转变至逻辑值“1”时会触发相位-频率比较器52输出控制讯号UP，亦即摆动讯号WBL’的正缘(rising edge)会触发控制讯号UP，以及当摆动时钟CLK由逻辑值“0”转变至逻辑值“1”时会触发相位-频率比较器52输出控制讯号DOWN，亦即摆动时钟CLK的正缘会触发控制讯号DOWN，因此若摆动时钟CLK在时间T时产生正缘，相位-频率比较器52会被触发而开始输出控制讯号UP，当摆动讯号WBL’稍后在时间T+dT时产生正缘，则相位-频率比较器52会被触发而产生控制讯号DOWN的脉冲(impulse)，然后相位-频率比较器52会随即同时重置(reset)控制讯号UP、DOWN；同样地，若摆动讯号WBL’在时间T时产生正缘，相位-频率比较器52会被触发而开始输出控制讯号DOWN，当摆动时钟CLK稍后在时间T+dT时产生正缘，则相位-频率比较器52会被触发而输出控制讯号UP的脉冲，然后相位-频率比较器52会随即同时重置控制讯号UP、DOWN。
计数时钟产生器56用来产生一参考时钟CLKr，并输出该参考时钟CLKr至计数器54，而计数器54则依据该参考时钟CLKr来计数控制讯号UP、DOWN被触发的时段中所对应的参考时钟CLKr的周期总数(cycles)，并输出相对应的计数值NUM1、NUM2至判断逻辑电路58，举例来说，若参考时钟CLKr的频率为Fr，而控制讯号UP被触发的时段为Tp1，则相对应的计数值NUM1即为Fr*Tp1，同样地，当控制讯号DOWN被触发的时段为Tp2时，则相对应的计数值NUM2即为Fr*Tp2。判断逻辑电路58则计算计数值NUM1与计数值NUM2的总和来判断是否输出相位调整设定值PHASEDLY至分频器46以驱动分频器46调整其输出的摆动时钟CLK的相位，本实施例中，计数值NUM1用来增加该总和，而计数值NUM2则是用来减少该总和。若计数时钟产生器56所输出的参考时钟CLKr的频率为摆动时钟产生电路42所输出的参考时钟CLK_REF的400倍，亦即于参考时钟CLK_REF的一周期中会对应400个参考时钟CLKr的周期，换句话说，若使用参考时钟CLKr来计数参考时钟CLK_REF，则参考时钟CLK_REF的一周期的计数值即为400，所以，当计数器54使用参考时钟CLKr来计数摆动时钟CLK与摆动讯号WBL’之间的相位差所对应的时间间隔时，假若该时间间隔所对应的计数值等于200，则表示该相位差的相对应时间间隔此时等于参考时钟CLK_REF的半个周期。
由于摆动讯号WBL’的形成与带通滤波器38有关，且带通滤波器38具有低Q值，所以摆动讯号WBL’会产生较大程度的讯号抖动(jitter)，亦即其周期会不停地变动，然而，摆动讯号WBL’的周期的长期平均值(long-termaverage)会趋近一定值。由前所述，计数值NUM1对应控制讯号UP，亦即计数值NUM1代表摆动讯号WBL’的相位领先(lead)摆动时钟CLK的相位的幅度，相反地，计数值NUM2对应控制讯号DOWN，亦即计数值NUM2代表摆动讯号WBL’的相位落后(lag)摆动时钟CLK的相位的幅度，因此于理想状况下，于摆动讯号WBL’的多个周期中，所有计数值NUM1累加的总和与所有计数值NUM2累加的总和之间的差量应趋近0，然而，由于带通滤波器40实际上亦会影响摆动讯号WBL”的相位，因此本实施例中，判断逻辑电路58会依据所有计数值NUM1累加的总和与所有计数值NUM2累加的总和之间的差量来决定是否驱动分频器46来进一步地校正摆动时钟CLK的相位。
判断逻辑电路58输出相位调整设定值PHASEDLY的操作原理叙述如下。请同时参阅图8与图9，图9为相位调整电路5 0的操作示意图。在图9中，由上而下各横轴分别代表摆动讯号WBL’，摆动时钟CLK，控制讯号UP，控制讯号DOWN，判断逻辑电路58依据控制讯号UP、DOWN所计算的总和SUM，判断逻辑电路58计算总和SUM的总次数CYCLE，以及相位调整设定值PHASEDLY。假设计数时钟产生器56所输出的参考时钟CLKr的频率为摆动时钟产生电路42所输出的参考时钟CLK_REF的400倍，以及相位-频率比较器52分别于摆动时钟CLK与摆动讯号WBL’的正缘时触发产生控制讯号UP、DOWN。所以，在时间t1时，摆动时钟CLK形成正缘而自逻辑值“0”转变为逻辑值“1”，因此会触发相位-频率比较器52输出控制讯号UP，而摆动讯号WBL’直到时间t2时才形成正缘而自逻辑值“0”转变为逻辑值“1”，此时相位-频率比较器52驱动控制讯号DOWN产生一脉冲后随即同时重置控制讯号UP、DOWN，此时，计数器54依据参考时钟CLKr计数控制讯号UP的持续时间t1-t2而产生计数值NUM1为4，判断逻辑电路58所计算的总和SUM即为4，而计算该总和SUM的总次数CYCLE为1，请注意，上述控制讯号DOWN所对应的脉冲的时间间隔极短，因此其计数值实际上可忽略而不影响总和SUM。在时间t3时，摆动时钟CLK产生正缘，因此触发相位-频率比较器52输出控制讯号DOWN，而摆动讯号WBL’直到时间t4时才形成正缘，此时相位-频率比较器52驱动控制讯号UP产生一脉冲而随即重置控制讯号UP、DOWN，此时，计数器54依据参考时钟CLKr计数控制讯号DOWN的持续时间t3-t4而产生计数值NUM2为3，由于目前的总和SUM为4，因此判断逻辑电路58会更新总和SUM为1(亦即4减3)，而计算该总和SUM的总次数CYCLE为2，请注意，上述控制讯号UP所对应的脉冲的时间间隔极短，因此其计数值实际上可忽略而不影响总和SUM。同样地，计数器54后续依据参考时钟CLKr计数控制讯号UP的持续时间t5-t6而产生计数值NUM1为1，因此判断逻辑电路58会更新总和SUM为2(亦即1加1)，而计算该总和SUM的总次数CYCLE为3。同样地，计数器54依据参考时钟CLKr计数控制讯号UP的持续时间t7-t8、t13-t14而产生计数值NUM1分别为5、2，以及计数器54依据参考时钟CLKr计数控制讯号DOWN的持续时间t9-t10、t11-t12、t15-t16、t17-t18而产生计数值NUM2分别为2、1、5、2，而总和SUM的变化如图9所示。本实施例中，判断逻辑电路58是依据摆动讯号WBL’与摆动时钟CLK之间一预定数量(例如400个周期)的相位比较结果来决定是否需驱动分频器46调整摆动时钟CLK的相位。
举例来说，如图9所示，在时间t14时，判断逻辑电路58对总和SUM已完成400次的运算，此外，如前所述，当计数器54使用参考时钟CLKr来计数摆动时钟CLK与摆动讯号WBL’之间的相位差所对应的时间间隔时，若该时间间隔所对应的计数值等于200，则表示该时间间隔等于参考时钟CLK_REF的半个周期，所以当在时间t14后所算出的总和SUM介于+200与-200之间，则摆动时钟CLK与摆动讯号WBL’之间的相位差所对应的时间间隔可等效地视为小于参考时钟CLK_REF的半个周期，因此判断逻辑电路58并不会驱动分频器46提早或延后参考时钟CLK_REF的一个周期的时间来输出摆动讯号CLK，亦即摆动讯号CLK的相位维持不变，其原因简述如下。假设摆动讯号WBL’的相位领先摆动时钟CLK的相位，且两者的相位差对应0.3T(T为参考时钟CLK_REF的周期)，若判断逻辑电路58驱动分频器46来调整摆动讯号WBL’与摆动时钟CLK之间的相位差，亦即判断逻辑电路58若驱动分频器46提早参考时钟CLK_REF的一个周期(1T)的时间来输出摆动讯号CLK，则会造成摆动讯号WBL’的相位落后摆动时钟CLK的相位，而两者的相位差成为0.7T，反而使得摆动讯号WBL’与摆动时钟CLK的相位差扩大，换句话说，仅有当摆动讯号WBL’与摆动时钟CLK的相位差所对应的时间间隔大于参考时钟CLK_REF的半个周期的时间时，判断逻辑电路58才会驱动分频器46提早或延后参考时钟CLK_REF的一个周期的时间来输出摆动讯号CLK以正确地达到缩小摆动讯号WBL’与摆动时钟CLK之间相位差的目的。
由图9可知，在时间t14时，判断逻辑电路58对总和SUM已完成400次的运算，且算出的总和SUM等于280，由于总和SUM为正值并大于+200，因此在时间t1-t14中，控制讯号UP的总持续时间大于控制讯号DOWN的总持续时间，换句话说，长期来看，摆动时钟CLK的相位是落后摆动讯号WBL’的相位，且两者的相位差所对应的时间间隔大于参考时钟CLK_REF的半个周期(0.5T)的时间，所以判断逻辑电路58便需驱动分频器46提早参考时钟CLK_REF的一个周期(1T)的时间来输出摆动讯号CLK，亦即造成摆动时钟CLK的相位领先摆动讯号WBL’的相位，且两者的相位差所对应的时间间隔因此而小于参考时钟CLK_REF的半个周期(0.5T)的时间，亦即判断逻辑电路58驱动分频器46以缩小摆动时钟CLK与摆动讯号WBL’之间的相位差。相反地，若在时间t14时，算出的总和SUM小于-200(例如-280)，由于总和SUM为负值，因此在时间t1-t14中，控制讯号DOWN的总持续时间大于控制讯号UP的总持续时间，换句话说，长期来看，摆动时钟CLK的相位是领先摆动讯号WBL’的相位，且两者的相位差所对应的时间间隔大于参考时钟CLK_REF的半个周期(0.5T)的时间，所以判断逻辑电路58需驱动分频器46延后参考时钟CLK_REF的一个周期(1T)的时间来输出摆动讯号CLK，亦即造成摆动时钟CLK的相位落后摆动讯号WBL’的相位，且两者的相位差所对应的时间间隔因此而小于参考时钟CLK_REF的半个周期(0.5T)的时间，亦即判断逻辑电路58驱动分频器46来缩小摆动时钟CLK与摆动讯号WBL’之间的相位差。
判断逻辑电路58主要是调整输入分频器46的相位调整设定值PHASEDLY来控制分频器46调整摆动时钟CLK的相位，本实施例中，当判断逻辑电路58对总和SUM已完成一预定次数(例如400次)的运算时，判断逻辑电路58会依据该总和SUM来决定相位调整设定值PHASEDLY，例如，若参考时钟CLKr的频率为参考时钟CLK_REF的N倍，且该总和SUM介于+0.5*N与-0.5*N之间，则判断逻辑电路58维持目前输入分频器46的相位调整设定值PHASEDLY；若该总和SUM大于+0.5*N，则判断逻辑电路58设定输入分频器46的相位调整设定值PHASEDLY等于原先的相位调整设定值PHASEDLY递减1(亦即PHASEDLY＝PHASEDLY-1)；若该总和SUM小于-0.5*N之间，则判断逻辑电路58设定输入分频器46的相位调整设定值PHASEDLY等于原先的相位调整设定值PHASEDLY递增1(亦即PHASEDLY＝PHASEDLY+1)，最后，分频器46便依据所接收的相位调整设定值PHASEDLY来调整摆动时钟CLK的相位，其相关运作叙述如下。
请参阅图10，图10为图7所示的分频器46的示意图。分频器46包含有一计数器60，一缓存器(register)62，一脉冲产生器(pulse generator)64，一比较器(comparator)66，一D型触发器(D flip-flop)68，以及一反向器(inverter)70。计数器60接收参考时钟CLK_REF，并计算参考时钟CLK_REF输入的周期数，同时输出计数结果COUNT至比较器66，举例来说，参考时钟CLK_REF的每一周期的正缘会触发计数器60不断地累加计数结果COUNT，或者参考时钟CLK_REF的每一周期的负缘会触发计数器60不断地累加计数结果COUNT。此外，当计数结果COUNT由一初始值逐渐累加而达到一预定临界值时，计数器60会重置计数结果COUNT为该初始值，并重新进行累加计数结果COUNT的操作，本实施例中，若分频器46用来分频参考讯号CLK_REF以使摆动讯号CLK的频率为参考讯号CLK_REF的频率的1/(2n)，则当计数器60执行n次累加运算后会重置计数结果COUNT为该初始值，计数器60的运作稍后详述。缓存器62用来储存相位调整设定值PHASEDLY，然后比较器66便比较计数结果COUNT是否等于相位调整设定值PHASEDLY，若计数结果COUNT等于相位调整设定值PHASEDLY，则比较器66输出一致能讯号EN以驱动脉冲产生器64输出一脉冲讯号PULSE至D型触发器68的时钟输入端C。D型触发器68可以对应正缘触发或负缘触发，若D型触发器68对应正缘触发，则当脉冲讯号PULSE由逻辑值“0”转变至逻辑值“1”时，D型触发器68会将数据输入端D的数据传输至数据输出端Q，同样地，若D型触发器68对应负缘触发，则当脉冲讯号PULSE由逻辑值“1”转变至逻辑值“0”时，D型触发器68会将数据输入端D的数据传输至数据输出端Q。另外，数据输出端Q所维持的数据会经由反向器70后输入数据输出端D，换句话说，数据输出端Q与数据输入端D会保持不同的逻辑值，例如当数据输入端D目前维持逻辑值“1”，然后，当时钟输入端C受脉冲讯号PULSE所触发时，数据输出端Q会维持数据输入端D所对应的逻辑值“1”，然而，由于反向器70的作用，因此数据输入端D会维持逻辑值“0”。同样地，当时钟输入端C再受脉冲讯号PULSE所触发时，数据输出端Q会维持数据输入端D所对应的逻辑值“0”，然后，由于反向器70的作用，因此数据输入端D此时会维持逻辑值“1”，如上所述，每当脉冲产生器64输出脉冲讯号PULSE时，数据输出端Q的逻辑值即会产生一次电平转换(toggle)，此外，数据输出端Q所输出的讯号即为摆动讯号CLK。
请参阅图11，图11为图10所示的分频器46的操作示意图。为了便于说明，假设分频器46所输出的摆动时钟CLK的频率为参考时钟CLK_REF的频率的1/32，且计数器60对应正缘触发。所以，当计数值COUNT的初始值为0时，计数器60由该初始值开始计算计数值COUNT，并在第16次累加运算时将计数值COUNT重置为0，如图11所示，在时间t1时，参考时钟CLK_REF形成一正缘而使计数器60所输出的计数值COUNT为15，由于计数值COUNT由0累加至15已经完成15次的运算，因此当参考时钟CLK_REF在时间t2形成正缘时，计数器60会重置计数值COUNT为0，然后依据参考时钟CLK_REF的每一正缘来重新累加计数值COUNT。如上所述，当计数值COUNT等于相位调整设定值PHASEDLY时，比较器66会驱动脉冲产生器64输出脉冲讯号PULSE，同时会造成数据输出端Q的逻辑值产生电平转换，对于图11所示的摆动讯号CLKa而言，由于此时相位调整设定值PHASEDLY为2，因此每当计数值COUNT等于2时，数据输出端Q的逻辑值会产生电平转换，因此摆动讯号CLKa在时间t4时由逻辑值“0”转变至逻辑值“1”，而在时间t7时，摆动讯号CLKa则由逻辑值“1”转变至逻辑值“0”，同理，若计数值COUNT稍后再等于2时，摆动讯号CLKa亦会由目前的逻辑值“0”转变至逻辑值“1”而产生一次电平转换。对于图11所示的摆动讯号CLKb而言，由于相位调整设定值PHASEDLY为3，因此每当计数值COUNT等于3时，数据输出端Q的逻辑值会产生电平转换，因此摆动讯号CLKa在时间t5时由逻辑值“0”转变至逻辑值“1”，而在时间t8时，摆动讯号CLKb由逻辑值“1”转变至逻辑值“0”，同理，若计数值COUNT稍后再等于3时，摆动讯号CLKb亦会由目前的逻辑值“0”转变至逻辑值“1”。同理，对于图11所示的摆动讯号CLKc而言，由于相位调整设定值PHASEDLY为1，因此每当计数值COUNT等于1时，数据输出端Q的逻辑值会产生电平转换，因此摆动讯号CLKc在时间t3时由逻辑值“0”转变至逻辑值“1”，而在时间t6时，摆动讯号CLKc由逻辑值“1”转变至逻辑值“0”，同理，若计数值COUNT稍后再等于1时，摆动讯号CLKc亦会由目前的逻辑值“0”转变至逻辑值“1”。
明显地，摆动时钟CLKa、CLKb、CLKc的半周期0.5*T1为参考时钟CLK_REF的周期T2的16倍，换句话说，摆动时钟CLKa、CLKb、CLKc的频率即为参考时钟CLK_REF的频率的32分之一，其中由于摆动时钟CLKa、CLKb、CLKc(亦即图10所示的摆动时钟CLK)对应不同的相位调整设定值PHASEDLY，因此摆动时钟CLKa、CLKb、CLKc虽具有相同频率，但是摆动时钟CLKa、CLKb、CLKc的相位并不相同。由于摆动时钟CLKa所对应的相位调整设定值PHASEDLY小于摆动时钟CLKb所对应的相位调整设定值PHASEDLY，因此摆动时钟CLKa会早于摆动时钟CLKb而产生电平变换，如图11所示，摆动时钟CLKa在时间t4时即由逻辑值“0”转变至逻辑值“1”，但是摆动时钟CLKb直到时间t5时才由逻辑值“0”转变至逻辑值“1”，由于摆动时钟CLKa所对应的相位调整设定值PHASEDLY与摆动时钟CLKb所对应的相位调整设定值PHASEDLY之间的差量为1，所以摆动时钟CLKa的相位会领先摆动时钟CLKb的相位一个周期T2的时间。同理，比较摆动时钟CLKa与摆动时钟CLKc，由于摆动时钟CLKa所对应的相位调整设定值PHASEDLY大于摆动时钟CLKc所对应的相位调整设定值PHASEDLY，因此摆动时钟CLKa会晚于摆动时钟CLKc而产生电平变换，如图11所示，摆动时钟CLKc在时间t3时即由逻辑值“0”转变至逻辑值“1”，但是摆动时钟CLKa直到时间t4时才由逻辑值“0”转变至逻辑值“1”，由于摆动时钟CLKc所对应的相位调整设定值PHASEDLY与摆动时钟CLKa所对应的相位调整设定值PHASEDLY之间的差量为1，所以摆动时钟CLKc的相位因此会领先摆动时钟CLKa的相位一个周期T2的时间。所以，本实施例中，经由相位调整设定值PHASEDLY的设定便可进一步修正摆动讯号CLK的相位。
如上所述，分频器46的运作主要是在一预定数值范围中不断地依据参考时钟CLK_REF的触发来产生计数值COUNT，每当该计数值COUNT等于所设定的相位调整设定值PHASEDLY时，分频器46即会驱使输出的摆动时钟CLK产生一电平变换，该预定数值范围是用来定义参考时钟CLK_REF与摆动时钟CLK之间的频率比(frequency ratio)，而该相位调整设定值PHASEDLY是用来修正摆动时钟CLK的相位，因此任何可实施上述操作的逻辑运算电路均可用来作为本发明光驱34中所使用的分频器46。
如图9所示，在时间t14时，总和SUM的数值等于280，如前所述，当总和SUM大于+200时，表示摆动时钟CLK的相位落后摆动讯号WBL’的相位，且摆动时钟CLK与摆动讯号WBL’的相位差所对应的时间间隔大于参考时钟CLK_REF的半个周期，所以为了减少摆动时钟CLK与摆动讯号WBL’之间的相位差，本实施例中，图8的判断逻辑电路58会减少相位调整设定值PHASEDLY的数值，亦即摆动时钟CLK因为提早产生电平变换而减少摆动时钟CLK与摆动讯号WBL’之间的相位差。图9中，在时间t14前，相位调整设定值PHASEDLY等于2，然而，在时间t14之后，相位调整设定值PHASEDLY则设定为1，而从图11所示的摆动时钟CLKa、CLKc中可明显地看出，当摆动时钟CLKa调整成摆动时钟CLKc时，摆动时钟CLKc的相位会领先摆动时钟CLKa的相位。相反地，若图9所示的总和SUM在时间t14的数值小于-200，如前所述，当总和SUM小于-200时，表示摆动时钟CLK的相位超前摆动讯号WBL’的相位，且摆动时钟CLK与摆动讯号WBL’的相位差所对应的时间间隔大于参考时钟CLK_REF的半个周期，所以为了减少摆动时钟CLK与摆动讯号WBL’之间的相位差，本实施例中，图8的判断逻辑电路58便会增加相位调整设定值PHASEDLY的数值，亦即摆动时钟CLK因为延迟产生电平变换而减少摆动时钟CLK与摆动讯号WBL’之间的相位差。所以，在时间t14前，相位调整设定值PHASEDLY若等于2，则在时间t14之后，相位调整设定值PHASEDLY会递增而因此被设定为3，而从图11所示的摆动时钟CLKa、CLKb中可明显地看出，当摆动时钟CLKa调整成摆动时钟CLKb时，摆动时钟CLKb的相位会落后摆动时钟CLKa的相位。综上所述，若降低相位调整设定值PHASEDLY的数值，则调整后的摆动时钟CLK的相位会超前原来摆动时钟CLK的相位，以及若增加相位调整设定值PHASEDLY的数值，则调整后的摆动时钟CLK的相位会落后原来摆动时钟CLK的相位，所以当相位调整电路50检测到摆动时钟CLK与摆动讯号WBL’之间的相位差所对应的时间间隔超过参考时钟CLK_REF的半个周期时，则相位调整电路50会递增或递减相位调整设定值PHASEDLY的数值，因此分频器46便依据修正后的相位调整设定值PHASEDLY来提早或延迟摆动时钟CLK产生电平变换的时间而调整摆动时钟CLK的相位，最后便可实现缩减摆动时钟CLK与摆动讯号WBL’的相位差的目的。
请注意，本实施例中，地址数据译码器44还会输出一保护讯号PROC至相位调整电路50的相位-频率比较器52(如图7与图8所示)，保护讯号PROC用来停止相位-频率比较器52输出控制讯号UP、DOWN至计数器54，其操作说明如下。如图1、2、3所示，摆动讯号WBL中包含有相位调制的周期，因此该相位调制的周期经由带通滤波器38处理后会使摆动讯号WBL’中相对应周期不稳定，若相位-频率比较器52比较摆动讯号WBL’中不稳定的周期与摆动时钟CLK，则会输出错误的计数值NUM1、NUM2，最后可能影响判断逻辑电路58设定相位调整设定值PHASEDLY。所以，在光驱34实际运作时，若考虑讯号抖动以及带通滤波器38、40所造成的相位迟滞等影响，则摆动讯号WBL’与摆动时钟CLK之间会存在相位差，虽然经由摆动时钟CLK来译码摆动讯号WBL’时会产生错误位，如业界已知，若该相位差于一可接受范围中，且地址数据译码器44具有一预定容错能力(fault tolerance)，因此仍可正确地解出以相位调制方式记录于摆动讯号WBL中的地址数据。依据DVD+R与DVD+RW标准可知，摆动讯号WBL的每93个周期中，8个周期是以相位调制方式来记载地址数据，而其它85个周期并未以相位调制方式来纪录任何数据，所以，当地址数据译码器44可正确地解出地址数据时，地址数据译码器44便可预测摆动讯号WBL中，该相位调制的周期何时会开始出现，所以，对于摆动讯号WBL的每93个周期而言，地址数据译码器44在8个相位调制的周期开始出现前一预定时间即可产生保护讯号PROC至相位调整电路50中的相位-频率比较器52，因此当相位-频率比较器52接收到该保护讯号PROC时便会停止输出控制讯号UP、DOWN，而计数器54就不会产生计数值NUM1、NUM2，直到该8个相位调制的周期结束后一预定时间时，地址数据译码器44会重置保护讯号PROC，同时相位-频率比较器52便可继续比较摆动讯号WBL’与摆动时钟CLK来输出控制讯号UP、DOWN，亦即计数器54便可依据控制讯号UP、DOWN来输出计数值NUM1、NUM2至判断逻辑电路58。综上所述，经由保护讯号PROC的辅助使得相位调整电路50可输出正确的相位调整设定值PHASEDLY以更准确地驱动分频器46缩减摆动讯号WBL’与摆动时钟CLK间的相位差。
相较于已知技术，本发明光驱使用一相位调整电路来计算一摆动讯号与一摆动时钟之间的相位差，并依据该相位差输出一相位调整设定值至一分频器，其中当该摆动讯号的相位领先该摆动时钟的相位时，该相位调整电路会降低该相位调整设定值以使调整后的摆动时钟的相位超前原先摆动时钟的相位而进一步地缩减该相位差，以及当该摆动讯号的相位落后该摆动时钟的相位时，该相位调整电路会增加该相位调整设定值以使调整后的摆动时钟的相位落后原先摆动时钟的相位而进一步地缩减该相位差。此外，当本发明光驱的地址数据译码器可正确地依据该摆动讯号与该摆动时钟解出地址数据时，该地址数据译码器便会预测该摆动讯号何时产生相位调制的周期，并输出一保护讯号至该相位调整电路以中断该相位调整电路计算该相位差，所以本发明光驱可经由该保护讯号的辅助使得该相位调整电路可输出正确的相位调整设定值以准确地驱动该分频器缩减该摆动讯号与该摆动时钟之间的相位差。当该相位调整电路驱动该摆动讯号的相位趋近与该摆动时钟的相位时，该地址数据译码器便可更精确地利用该摆动时钟来解出该摆动讯号中以相位调制方式所记载的地址数据。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种时钟讯号调整电路，包含有一相位调整电路，接收一输入讯号以及一目标时钟讯号，用以产生一相位调整设定值；一分频电路，连结至该相位调整电路，接收该相位调整值，根据该相位设定值，分频一第一参考时钟讯号，用以调整该目标时钟讯号。
2.如权利要求1所述的时钟讯号调整电路，其中该相位调整电路还包含有一相位频率比较器，比较该输入讯号的相位以及该目标时钟讯号的相位，用以产生一第一控制讯号或第二控制讯号；一计数时钟产生器，产生一第二参考时钟；一计数器，连结至该相位频率比较器以及该计数时钟产生器，用以根据当该第一控制讯号产生时计数对应该第二参考时钟的周期数为一第一计数值，以及根据当该第二控制讯号产生时计数对应该第二参考时钟的周期数为一第二计数值；以及一判断逻辑电路，连结至该计数器，根据该第一计数值以及该第二计数值计数一第三计数值，其中当计数次数累积到一预定次数时，总计多个该第三计数值并与一预定范围比较，用以输出该相位调整设定值至该分频电路。
3.如权利要求2所述的时钟讯号调整电路，其中当该输入讯号的相位领先该目标时钟讯号的相位时，产生该第一控制讯号，以及当该输入讯号的相位落后该目标时钟讯号的相位时，产生该第一控制讯号。
4.如权利要求2所述的时钟讯号调整电路，其中该相位频率比较器还包含接收一保护讯号，用以避免当该输入讯号不稳定时，输出该相位调整设定值。
5.如权利要求1所述的时钟讯号调整电路，其中该分频电路还包含有一计数器，对该第一参考时钟的每一个周期计数，且在一预定周期数后重新计数；一缓存器，暂存该相位设定调整值；一比较器，连结至该计数器以及该缓存器，用以当该第一参考时钟的周期计数等于该相位设定调整值时，发出一致能讯号；一脉冲产生器，连结至该比较器，用以当接受到该致能讯号时，驱动该脉冲产生讯号产生一脉冲讯号；一触发器，其触发端接收该脉冲讯号，用以当该脉冲讯号触发时，输出该目标时钟讯号；以及一反相器，其输入端接收该目标时钟讯号，将该目标时钟讯号反相之后输出至该触发器的输入端。
6.如权利要求5所述的时钟讯号调整电路，其中该触发器为一正缘触发的D型触发器或一负缘触发的D型触发器。
7.如权利要求5所述的时钟讯号调整电路，其中该第一参考时钟讯频率为该目标时钟讯号频率的一固定倍数。
8.如权利要求7所述的时钟讯号调整电路，其中该预定周期数为该固定倍数的二分之一。
9.如权利要求1所述的时钟讯号调整电路，其中该装置可应用于一光盘系统中，该输入讯号即为一光盘片的摆动讯号，该目标时钟讯号为该光盘系统对应该摆动讯号所产生的摆动时钟讯号。
10.一种时钟讯号调整的方法，包含有根据一输入讯号以及一目标时钟讯号，产生一相位调整设定值；根据该相位调整值，分频一第一参考时钟讯号，以调整该目标时钟讯号。
11.如权利要求10所述的时钟讯号调整的方法，还包含有比较该输入讯号的相位以及该目标时钟讯号的相位，以产生一第一控制讯号或第二控制讯号；当该第一控制讯号产生时，计数对应一第二参考时钟的周期数为一第一计数值；当该第二控制讯号产生时，计数对应该第二参考时钟的周期数为一第二计数值；以及根据该第一计数值以及该第二计数值计数一第三计数值；其中当计数次数累积到一预定次数时，总计多个该第三计数值并与一预定范围比较，用以输出该相位调整设定值。
12.如权利要求11所述的时钟讯号调整的方法，其中当该输入讯号的相位领先该目标时钟讯号的相位时，产生该第一控制讯号，以及当该输入讯号的相位落后该目标时钟讯号的相位时，产生该第一控制讯号。
13.如权利要求11所述的时钟讯号调整的方法，其中还包含接收一保护讯号，用以避免当该输入讯号不稳定时，输出该相位调整设定值。
14.如权利要求10所述的时钟讯号调整的方法，还包含有对该第一参考时钟的每一个周期计数，且在一预定周期数后重新计数；当该第一参考时钟的周期计数等于该相位设定调整值时，发出一致能讯号；当接受到该致能讯号时，驱动该脉冲产生讯号产生一脉冲讯号；当该脉冲讯号触发时，输出该目标时钟讯号；以及回授该目标时钟讯号的反相讯号。
15.如权利要求14所述的时钟讯号调整的方法，其中该第一参考时钟讯频率为该目标时钟讯号频率的一固定倍数。
16.如权利要求14所述的时钟讯号调整的方法，其中该预定周期数为该固定倍数的二分之一。
全文摘要
本发明提供一种时钟讯号调整电路，其包含有一相位调整电路，接收一摆动讯号以及一摆动时钟讯号，用以产生一相位调整设定值；一分频电路，连结至相位调整电路，接收相位调整值，根据相位设定值，分频一第一参考时钟讯号，用以调整摆动时钟讯号。
文档编号G11B19/00GK1542759SQ20041003435
公开日2004年11月3日 申请日期2004年4月12日 优先权日2003年4月10日
发明者萧原坤 申请人:威腾光电股份有限公司