专利名称：半导体集成电路器件以及其错误检测方法
技术领域：
本发明涉及半导体集成电路器件，特别是涉及具有熔丝盒以及保持从该熔丝盒传送的信息的寄存器的半导体集成电路器件、以及检测保持于寄存器中的破坏信息的错误检测方法。
电气熔丝(例如，电流熔断型熔丝)、光学熔丝(例如，激光熔断型熔丝)根据电气路径的切断/不切断，能够将0/1信息编程。即，熔丝是可编程序ROM中的一种，而且，由于信息是根据电气路径的切断/不切断这一物理的破坏而进行编程的，所以该存储保持特性是半永久性的。由于有这一优点，近来，作为对半导体集成电路器件的必须半永久性编程的信息进行编程的手段，熔丝非常引人注目，并被广泛利用。必须半永久性编程的信息是指半导体存储器的冗余(redundancy)信息等。
但是，熔丝在编程时伴随有物理的破坏。因此，在编程中，会发生破坏半导体集成电路芯片内的半导体器件的事故。为了解决这一问题，在近来的半导体集成电路器件中，将熔丝集中于被称为熔丝盒的区域中，与高集成度半导体器件的内部宏单元区域隔离。
但是，熔丝盒要确保远离内部宏单元区域的部位。因此，当从内部宏单元区域对熔丝盒进行访问时，就使动作速度显著下降。在这里，可用以下方法将从熔丝盒中读出的信息传送到设置于内部宏单元区域的临时的存储电路、如寄存器中，将在熔丝中已编程的信息保持于寄存器中。
美国专利第6,490,219号记载了将在熔丝中已编程的信息向寄存器传送的技术。
发明内容
一种半导体集成电路器件，其特征在于，具有将信息编程的可编程电路；在上述可编程电路中将已编程的信息以电气方式保持的信息保持电路；将保持于上述信息保持电路中的信息压缩压缩电路；输出期待值信息的信息输出电路；以及将上述期待值信息与上述信息压缩电路的压缩信息相比较、检测出保持于上述信息保持电路中的信息破坏的检测电路。
上述信息输出电路包含生成期待值修正信息的期待值修正信息生成电路，上述期待值修正信息生成电路在将上述可编程电路中已编程的信息保持于上述信息保持电路时进行压缩，并生成期待值修正信息。
图1是表示本发明第1实施方式的半导体集成电路器件的一构成例的方框图。
图2是表示熔丝盒的一电路例的电路图。
图3是表示DRAM宏单元的一电路例的电路图。
图4是表示本发明第2实施方式的半导体集成电路器件的信息保持电路以及错误检测电路的第1电路例的电路图。
图5是表示本发明第2实施方式的半导体集成电路器件的信息保持电路以及错误检测电路的第2电路例的电路图。
图6是表示本发明第2实施方式的半导体集成电路器件的信息保持电路以及错误检测电路的第3电路例的电路图。
图7是本发明第3实施方式的半导体集成电路器件具备的订正处理实行电路的表示图。
图8是第1订正处理方法的表示图。
图9是第2订正处理方法的表示图。
图10是串行传送信息时的表示图。
图11是并行传送信息时的表示图。
图12是表示本发明第4实施方式的订正处理方法的一顺序例的流程图。
图13是表示根据一顺序例的一构成例的方框图。
图14是本发明第5实施方式的半导体集成电路器件具备的期待值信息生成电路的表示图。
图15是表示本发明第5实施方式的半导体集成电路器件的一构成例的方框图。
图16是表示本发明第5实施方式的半导体集成电路器件的其他构成例的方框图。
图17是表示将第1实施方式一般化的例的方框图。
图18是表示将第1实施方式一般化并采用第5实施方式的例的方框图。
图19是表示将第2实施方式的第1电路例一般化的例的方框图。
图20是表示将第2实施方式的第1电路例一般化并采用第5实施方式的例的方框图。
图21是表示将第2实施方式的第2电路例一般化的例的方框图。
图22是表示将第2实施方式的第2电路例一般化并采用第5实施方式的例的方框图。
图23是表示将第2实施方式的第3电路例一般化的例的方框图。
图24是表示将第2实施方式的第3电路例一般化并采用第5实施方式的例的方框图。
图25是表示数码照相机的剖视图。
图26是表示数码照相机基本系统的方框图。
具体实施例方式
以下，参照附图来说明本发明的几个实施方式。在说明过程中，所有图的共同部分标有共同的参照标号。
保持于寄存器中的信息在半导体集成电路器件动作期间，必须始终正确地保持。但是，寄存器不是物理地存储信息，而是以电气方式存储信息的电存储电路。电存储电路可能由于软件错误等偶发因素而使保持的信息破坏。
用以下的实施方式，来说明能检测出偶发地破坏保持的信息的半导体集成电路器件和其错误检测方法。
(第1实施方式)第1实施方式是作为本发明的半导体集成电路器件的实施方式，表示系统级芯片，例如，DRAM混装逻辑器件。但是，本发明不只限于DRAM混装逻辑器件。
图1是表示本发明第1实施方式的半导体集成电路器件的一构成例的方框图。
如图1所示，第1实施方式的半导体集成电路器件在一个半导体芯片1中，除了随机逻辑器件2、3，还含有几个IP(Intellectual Property)，知识产权宏单元。在本例中，IP宏单元是CPU宏单元4、SRAM宏单元5、DRAM宏单元6。I/O电路7配置于IP宏单元的外侧，即芯片1的周边。熔丝盒8在本例中，设置于远离DRAM宏单元6的部位。熔丝盒8是将信息编程的可编程电路集成的区域，该可编程电路与DRAM宏单元6电连接。熔丝盒8的一电路例示于图2。
如图2所示，在一电路例的熔丝盒8中，作为可编程电路配置了熔丝9。熔丝9是电气熔丝，也可以是光学熔丝。电气熔丝例如可举出有利用过大电流使其本身布线熔断的电流熔断型熔丝、以及电气破坏电容的反熔丝等。光学熔丝例如可举出有利用激光使其布线熔断的激光熔断型熔丝、以及利用会聚离子束使其布线溅射切断的切断型熔丝等。熔丝9与配置于熔丝盒8内的寄存器10并行连接。寄存器10是并行-串行变换器。寄存器10根据使能信号ENB动作，将从熔丝9并行读出的信息变换成串行信号，输入到DRAM宏单元6中。DRAM宏单元6的一电路例示于图3。
如图3所示，在DRAM宏单元6中集成有移位寄存器11、以及DRAM存储器核12。移位寄存器11是将在熔丝9、即可编程电路中已编程的信息电气保持的信息保持电路。在移位寄存器11中，信息从熔丝9串行输入并保持。在熔丝9中已编程的信息是对半导体集成电路必须半永久性编程的信息。这样的信息的例子、例如是DRAM宏单元6的冗余信息。在这种情况下，移位寄存器11例如保持有不良地址信息，在碰巧访问不良地址时，则切换访问地址，使其访问备用的地址。当然，必须半永久性编程的信息不只是冗余信息，也可以是微调数据的输入/输出的时刻，即所谓微调(trimming)信息等各种各样信息。保持于移位寄存器11中的信息提供给DRAM存储器核12。在DRAM存储器核12中没有特别用图表示，它包含有存储单元阵列(cell array)、读出放大器(senseamplifier)、行/列译码器(row/column)、接口电路。接口电路用于DRAM宏单元6与其它的宏单元之间、或者是在DRAM宏单元6与芯片1以外的系统间交换读出的信息或者是写入信息。
在本第1实施方式中，进一步有压缩保持于移位寄存器11中的信息的压缩电路。压缩电路配置于DRAM宏单元6之外、或者其中。在本例中，作为压缩电路的一例，有加法电路13。加法电路13将保持于移位寄存器11中的信息进行相加，在本例中特别是如图所示的1位加法电路。1位加法电路输出加法结果，即保持于移位寄存器11的信息的总和是成偶数(“0”)，或者是成奇数(“1”)。由此，保持于移位寄存器11中的信息被压缩成“0”或者是“1”的1位信息。
进一步，在本第1实施方式中有输出期待值信息的信息输出电路。在本例中，作为信息输出电路的一例有熔丝14。熔丝14在本例中配置于熔丝盒8中。在熔丝14中，期待值信息被编程为例如“0”或者是“1”的1位信息。比较电路15将期待值信息与1位加法器中的压缩信息相比较。比较电路15是检测电路，将期待值信息与压缩信息相比较，检测出保持于移位寄存器11中的信息是否已被破坏。以下，在本说明书中，已被破坏了的信息称为错误。如，当期待值信息与压缩信息相“一致”为“正”时，比较电路15检测出“不一致”，检测在移位寄存器11中发生了错误。即当移位寄存器11中发生了错误，就反转1位加法器中的压缩信息。比较电路15检测出该反转，输出表示发生错误的错误检测输出。
相反，也有可能当期待值信息与压缩信息“不一致”为“正”的情况，这时，比较电路15检测出“一致”。以下，同样地，比较电路15在检测出压缩信息的反转时，输出错误检测输出。
第1实施方式的半导体集成电路器件具备错误检测电路16，该电路含有加法电路(压缩电路)13以及比较电路(检测电路)15。
根据第1实施方式的半导体集成电路器件，具有错误检测电路16，通过这样能够检测出已发生了错误，如，保持于移位寄存器11中的信息因软件错误的发生而偶然被破坏。由于能够检测出错误发生，因此能够防止因保持于移位寄存器11中的信息破坏而产生的半导体集成电路器件的误动作，提高半导体集成电路器件的信赖性。
(第2实施方式)第2实施方式涉及检测错误发生的其他的检测方法。
在第1实施方式中，将压缩信息与期待值信息相比较，通过检测出“一致”或者是“不一致”来检测错误的发生。在本第2实施方式中，将压缩信息修正为某一定的值，将其作为期待值信息。然后，根据期待值信息是否变化，检测出是否发生了错误。第2实施方式与第1实施方式相比，只有检测方法不同，故只说明其不同的部分。
(第1电路例)图4是表示本发明第2实施方式的半导体集成电路器件的信息保持电路以及错误检测电路的第1电路例的电路图。
如图4所示，从熔丝盒8传送来的传送信息i输入移位寄存器11。本例的移位寄存器(信息保持电路)11是由触发器17串联连接而成的，传送信息i根据时钟输入而移位，分别依次保持于触发器17中。各触发器17的输出端Q在提供给DRAM存储器核12的同时，也提供给错误检测电路16内的加法电路(压缩电路)13。
加法电路13含有串联连接的逻辑电路。各逻辑电路的一端输入连接于触发器17的输出端Q。在本例中用异或(以下称为Ex.OR)电路18来作为能检测一致/不一致的逻辑电路。在第1级的Ex.OR电路18的一输入端连接有第1级的触发器17的输出端Q，另一端输入有期待值修正信息a。期待值修正信息a是由信息输出电路输出的信息，如第1实施方式所示的在熔丝14中已编程的信息。期待值修正信息a是将加法电路13的终端输出固定为具有规定值的期待值的信息。由此，终端输出成为错误检测输出j，当偏离规定值发生变化时，能够检测出已发生了错误。在本例中示有具备奇数个触发器17的情况。在该情况下，传送信息i为“0”，即如为偶数(If(i＝＝2n))时，期待值修正信息a为“0”。又，传送信息i为“1”，即如为奇数(Else)时，期待值修正信息a为“1”。因而，错误检测输出j为“0”，即固定为偶数(j＝＝2k)。如果错误检测输出j为“1”，即变化为奇数，可看作保持于移位寄存器11中的信息已被破坏。
与第1实施方式相同，第2实施方式的第1电路例也能够检测出在移位寄存器11中发生了错误。
第1电路例的一优点是，只用加法电路13的输出就能检测出信息的破坏情况。因此，能够省略第1实施方式中的比较电路(检测电路)15，有利于提高集成度。
还有，在第1电路例中也可用偶数个触发器17，通过将期待值修正信息a的逻辑反相的方法来对应该情况。该变形同样用于以下说明的第2、第3电路例中。
(第2电路例)图5是表示本发明第2实施方式的半导体集成电路器件的信息保持电路以及错误检测电路的第2电路例的电路图。
如图5所示，第2电路例在传送信息i上附加有期待值修正信息b，并将其传送给移位寄存器11。因此，在移位寄存器11含有的一触发器17中，保持有期待值修正信息b。本例中使期待值修正信息b附加于传送信息i的最终的信息上。因此，在移位寄存器11的、第1级触发器17中保持有期待值修正信息b。传送结束后，第1级触发器17的输出Q为期待值修正信息b。因此，第1级触发器17的输出Q也可以不与DRAM存储器核12相连接。其动作因与第1电路例相同，故在图中只加注解(NOTE)，不作说明。
与第1实施方式相同，第2实施方式的第2电路例也能够检测出在移位寄存器11中发生了错误。又，第2电路例的优点也与第1电路例的相同。
进一步，在第2电路例中还有以下优点。由于在传送信息i上附加有期待值信息b，并传送给移位寄存器11，因此与第1电路例相比较，例如可省略用于将期待值信息b传送到加法电路13的电气布线。
还有，第2电路例中是将第1级触发器17的输出信号输入至一输入端固定为某固定值的逻辑电路、即Ex.OR电路18的另一输入端。也可以省略该Ex.OR电路18。这是因为也可以将第1级触发器17的输出直接输入至下1级的Ex.OR电路18的一输入端。
还有，正如本第2电路例所示，当采用在第1级触发器17上附加Ex.OR电路18的形式，就能通过重复的电路基本图形(图中虚线框19所示)来构成移位寄存器11，作为产品，能够简化布线图形，有助于提高集成度。
(第3电路例)图6是表示本发明第2实施方式的半导体集成电路器件的信息保持电路以及错误检测电路的第3电路例的电路图。
如图6所示，第3电路例是通过期待值修正信息c将加法电路(压缩电路)13的终端输出(压缩信息)修正为具有规定值的期待值信息。
在第3电路例中具备期待值修正电路，该电路根据加法电路13的终端输出和期待值修正信息c具有规定值。在本例中，期待值修正电路由逻辑电路、例如含有Ex.OR电路的比较电路20构成。在比较电路20的一输入端提供有终端输出，另一端提供有期待值修正信息c。其动作因与第1电路例相同，故在图中只加注解(NOTE)，不作说明。
与第1实施方式相同，第2实施方式的第3电路例也能够检测出在移位寄存器11中发生了错误。又，第3电路例的优点也与第1电路例的相同。
如上所述，在第2实施方式的半导体集成电路器件中将加法电路13的终端输出修正为具有规定值的期待值信息。同时，有如下优点，即对于各自的IP宏单元，能够将表示在移位寄存器(信息保持电路)11中发生了错误的信号逻辑进行统一。例如，将IP宏单元的期待值信息统一为“0”，当有哪个IP宏单元的期待值信息变为“1”时，就可检测出该IP宏单元的移位寄存器(信息保持电路)11中发生了错误。因此，对于各自的IP宏单元，若将表示发生错误的信号逻辑统一，则将多个IP宏单元装载于一个半导体芯片上的系统级芯片中，能使逻辑简化，是有用的。
(第3实施方式)在第1、第2实施方式中说明了能够检测在移位寄存器(信息保持电路)11中发生了错误的半导体集成电路器件。
本第3实施方式涉及在检测出发生了错误之后、半导体集成电路器件的处理方法。
图7是本发明第3实施方式的半导体集成电路器件具备的订正处理实行电路的表示图。
如图7所示，第3实施方式具备订正处理实行电路21，订正处理实行电路21在检测出错误时，输出命令系统进行错误订正的错误订正命令、例如错误订正命令信号。系统在输出错误订正命令信号时，实行保持于移位寄存器(信息保持电路)11中的订正处理。由此能够修复破坏了的信息。
订正处理有许多方法。以下，来说明订正处理方法的几个例子。
(第1订正处理方法)图8是第1订正处理方法的表示图。
如图8所示，第1订正处理方法是将在熔丝9中已编程的信息再传送给移位寄存器(信息保持电路)11的处理。在该情况下，根据订正处理实行电路21的错误订正命令，使使能信号ENB再激活性。通过使使能信号ENB再激活，寄存器10将从熔丝9并行读出的信息变换成串行的信息，输入移位寄存器11。因此，在移位寄存器11中，再保持在熔丝9中已编程的信息，订正错误。
(第2订正错误方法)图9是第2订正处理方法的表示图。
在实行第2订正处理方法的情况下，另设置有镜像对称于移位寄存器11的镜像对称移位寄存器11’。镜像对称移位寄存器11’保持与移位寄存器11相同的信息。移位寄存器11连接错误检测电路16。当检测出移位寄存器11中发生了错误时，将保持于镜像对称移位寄存器11’中的信息向移位寄存器11传送。因此，使保持于镜像对称移位寄存器11’中的信息再保持在移位寄存器11中，以订正错误。
又，在本例中的镜像对称移位寄存器11’中也连接错误检测电路16。当检测出镜像对称移位寄存器11’中发生了错误时，将保持于移位寄存器11中的信息向镜像对称移位寄存器11’传送。因此，使保持于移位寄存器11中的信息再保持在镜像对称移位寄存器11’中，以订正错误。
因此，在移位寄存器11和镜像对称移位寄存器11’之间，无论哪方的信息遭到破坏，通过互相传送信息，能够订正错误。
又，作为互相传送信息方式，有如图10所示的串行传送信息和如图11所示的并行传送信息这两个方式。根据需要选择哪个都行。
在如图10所示的串行传送中，当移位寄存器11中发生了错误时，从镜像对称移位寄存器11’的输出朝着移位寄存器11的输入，通过电气路径22串行传送信息。相反，当镜像对称移位寄存器11’中发生了错误时，从移位寄存器11的输出朝着镜像对称移位寄存器11的输入，通过电气路径23串行传送信息。
在串行传送的情况下，订正处理实行电路21输出移位时钟。根据移位时钟，沿触发器17信息一个一个地移位。
在如图11所示的并行传送中，当移位寄存器11中发生了错误时，从移位寄存器11内的触发器17各自的输出Q朝着镜像对称移位寄存器11’内的触发器17各自的输入D，通过电气路径24并行传送信息。相反，当镜像对称移位寄存器11’中发生了错误时，从镜像对称移位寄存器11’内的触发器17各自的输出Q朝着移位寄存器11内的触发器17各自的输入D，通过电气路径25并行传送信息。
在并行传送的情况下，订正处理实行电路21例如输出F/F输出使能信号以及F/F输入使能信号。也可以用移位时钟来代替。从移位寄存器11向镜像对称移位寄存器11’并行传送信息时，向移位寄存器11提供F/F输出使能信号，向镜像对称移位寄存器11’提供有F/F输入使能信号。相反，从镜像对称移位寄存器11’向移位寄存器11并行传送信息时，向镜像对称移位寄存器11’提供F/F输出使能信号，向移位寄存器11提供F/F输入使能信号。
(第4实施方式)在第3实施方式中说明了错误检测出后的处理。本第4实施方式同样涉及错误检测出后的处理，特别是对应于系统的状态来改变订正处理方法的例子。
图12是表示本发明第4实施方式的订正处理方法的一顺序例的流程图。以下说明该顺序如图12所示，为了使半导体集成电路器件动作，开启电源(ST.1)。在检测出电源开启之后，从熔丝盒8读出信息，将读出的信息向IP宏单元、如DRAM宏单元6内的移位寄存器11传送(ST.2)。移位寄存器11保持完信息之后，半导体集成电路器件进入常规动作(ST.3)。在常规动作中，IP宏单元表示各种各样的状态。基本上分为两大类，一类是与其它的IP宏单元或者芯片外部交换信息的状态(激活状态)，另一类是不与其它的IP宏单元或者外部交换信息的状态(非激活状态)。例如，在半导体存储器宏单元中，激活状态有写入、读出，非激活状态有非运行(NOP)、暂停状态。在本例中作为半导体存储宏单元的有DRAM宏单元6。在DRAM宏单元6中，激活状态有写入、读出，非激活状态除了非运行(NOP)、暂停状态以外，还有刷新状态。
在本第4实施方式中，对应于这些状态，改变错误检测后的订正流程。因此，例如在本第4实施方式中，DRAM宏单元6本身具有表示该状态的状态信息、如状态标记，以识别DRAM宏单元6处于什么状态。在第4实施方式中的DRAM宏单元6处于刷新、暂停、NOP等DRAM宏单元本身为非激活状态的情况下(ST.4)，当检测出错误时，输出系统进入暂停状态的信号，使系统暂停(ST.5)。系统暂停之后，进行如第3实施方式说明的订正动作。
另外，在状态是致命性的如写入、读出等DRAM宏单元6为激活状态(ST.6)的情况下，当检测出错误时，输出系统进入复位状态的信号，例如产生系统错误，使系统复位(ST.7)。然后，按照系统的复位处理，从开启电源开始再次重新运行。
图13是表示根据一顺序例的一构成例的方框图。
如图13所示，在本一构成例中具备状态信息产生电路26，该电路是为了识别DRAM宏单元6的状态，而产生状态信息的。状态信息产生电路26对应于DRAM存储器核12的内部状态，是正在写入、读出、刷新、暂停、NOP等，产生各自所对应的状态信息。或者是产生激活状态的(写入、读出)或非激活状态的(刷新、暂停、NOP)所对应的状态信息。状态信息提供给订正处理实行电路21。本例的订正处理实行电路21根据错误检测输出和状态信息，输出错误订正命令，但在DRAM宏单元6为激活状态与DRAM宏单元6为非激活状态时，错误订正命令是不同的。
在处于激活状态时，当检测出错误，本例的订正处理实行电路21首先输出系统错误(系统复位)信号。因而，使含有DRAM宏单元6的系统复位。然后，使系统再起动，电源接通(power-on)检测电路27检测出电源开启，进行与电源开启时相同的动作。因此，从熔丝盒8将信息传送给移位寄存器11，再保持信息。
在处于非激活状态时，当检测出错误，本例的订正处理实行电路21输出系统暂停信号，使系统暂停。然后，订正处理实行电路21使使能信号ENB再激活，从熔丝盒8将信息传送给移位寄存器11，再保持信息。
IP宏单元、例如DRAM宏单元6是处于什么状态，可通过检测DRAM宏单元6内的信号而得知。例如是读出、写入、刷新、NOP等的命令信号，或者是刷新用的自定时信号等。
(第5实施方式)例如在第1、第2的实施方式中，是预先求得期待值信息或者期待值修正信息，将求得的信息在信息输出电路的熔丝14中编程。本第5实施方式涉及根据在熔丝(可编程电路)9中已编程的信息来自动生成期待值信息或者期待值修正信息的电路。以下，用生成期待值信息的例子来说明，但也可以是生成第2实施方式的期待值修正信息。
图14是本发明第5实施方式的半导体集成电路器件具备的期待值信息生成电路的表示图。
如图14所示，期待值信息生成电路28将熔丝9中已编程的信息在保持于移位寄存器(信息保持电路)11时进行压缩，生成期待值信息。一压缩例为累积加法运算。在图14中示有根据累积加法运算生成期待值信息的期待值信息生成电路28。
期待值信息生成电路28的一输入端含有接收从熔丝9输出的传送信息的逻辑电路、如Ex.OR电路29。Ex.OR电路29的输出至作为触发器30的输入端D的输入。触发器30的输出端Q输入至Ex.OR电路29的另一输入端。触发器30与时钟CLK同步动作，例如每当信息被传送，将Ex.OR电路29的输出所对应的信息进行累积加法运算，并保持。时钟CLK是移位时钟，用于移位寄存器11的信息移位。因此，本例的触发器30与移位寄存器11内的触发器同步动作。信息传送结束之后，得到最终的加法结果，如传送信息的总和为偶数，则期待值信息生成电路28输出的期待值信息为偶数，即为“0”。相反，如传送信息的总和为奇数，则期待值信息生成电路28输出的期待值信息为奇数，即为“1”。
根据具有这样的期待值信息生成电路28的第5实施方式，由于能够根据在熔丝9中已编程的信息自动生成期待值信息，所以可预先求得期待值信息，没有必要例如在熔丝14中先编程。因此，能够节省求得期待值信息的时间、以及在熔丝14中编程的时间。其结果，能够缩短TAT(Turn Around Time，开发周期)，使系统IC的交货期缩短。又，由于不必有使期待值信息预先编程用的存储电路、如熔丝14，因此还有可节约熔丝数量的优点。
期待值信息生成电路28如图15所示，可以设置于熔丝盒8内，也可以如图16所示，设置于IP宏单元之外，或者在IP宏单元当中。
(第6实施方式)在上述实施方式中，作为信息保持电路的例子所示的是移位寄存器，信息保持电路只要是能够保持信息，不只限于移位寄存器。如第6实施方式所示，也可利用同步型触发器31。以下，与上述实施方式一般化的例一起来说明利用同步型触发器的例。
(第1例)图17是表示将第1实施方式一般化的例的方框图。
如图17所示，在第1例中，信息保持电路11利用了同步型触发器31。在利用同步型触发器31的情况下，可编程电路9的传送信息向同步型触发器31例如并行传送。因此具有一个优点是，与将传送信息进行串行传送的情况相比较，能够缩短传送时间。
又，在图17中，所示为第1实施方式的半导体集成电路器件一般化的例。例如是可编程电路9，作为在第1实施方式中的可编程电路9的一例，所示的是熔丝，但可编程电路9只要能够对信息进行编程，无论什么都可以，不只限于熔丝。例如，也可利用只读存储器(ROM)。作为ROM的例子，有可编程ROM(PROM)。PROM有能够电可编程信息的PROM。作为能够电可编程信息的PROM，有只能一次编程信息的OTPROM，还有能够重写信息的EEPROM。当然也可利用除此以外的非易失性半导体存储器，例如，铁电半导体存储器或者是磁阻半导体存储器。还有，这些可编程电路的变形也适用于信息输出电路14。
又，在图17中，作为订正处理实行电路21的例子，例示有如第4实施方式说明的根据IP宏单元的状态信息来改变订正处理的订正处理实行电路21。订正处理实行电路21根据状态信息，输出例如系统错误(系统复位)信号、系统暂停信号、以及错误订正命令信号。根据这些信号，可编程电路9提供传送触发信号，进行信息的再传送。但是，订正处理实行电路21不只限于这些。
(第2例)图18是表示将第1实施方式一般化并采用第5实施方式的例的方框图。
如图18所示，在第2例中，信息输出电路14采用如第5实施方式说明的期待值信息生成电路28。期待值信息电路28根据可编程电路9的传送信息，生成期待值信息。除此之外，因为与第1例相同，故省略其说明。
(第3例)图19是表示将第2实施方式的第1电路例一般化的例的方框图。
如图19所示，在第3例中，错误检测电路16采用如第2实施方式的第1电路例说明的错误检测电路16。除此之外，因为与第1例相同，故省略其说明。
(第4例)图20是表示将第2实施方式的第1电路例一般化并采用第5实施方式的例的方框图。
如图20所示，在第4例中，信息输出电路14采用如第5实施方式说明的期待值信息生成电路28。除此之外，因为与第3例相同，故省略其说明。
(第5例)图21是表示将第2实施方式的第2电路例一般化的例的方框图。
如图21所示，在第5例中，信息保持电路11采用如第2实施方式的第2电路说明的信息保持电路11。期待值修正信息保持于信息保持电路11内的同步型触发器31中。保持的期待值修正信息提供给错误检测电路16的压缩电路13。除此之外，因为与第1例相同，故省略其说明。
(第6例)图22是表示将第2实施方式的第2电路例一般化并采用第5实施方式的例的方框图。
如图22所示，在第6例中，信息输出电路14采用如第5实施方式说明的期待值信息生成电路28。除此之外，因为与第5例相同，故省略其说明。
(第7例)图23是表示将第2实施方式的第3电路例一般化的例的方框图。
如图23所示，在第7例中，信息保持电路11采用如第2实施方式的第3电路说明的信息保持电路11。期待值修正信息提供给错误检测电路16的期待值修正电路20。期待值修正电路20根据压缩电路13的压缩信息和期待值修正信息，输出期待值信息。期待值信息不作任何变化，可用于错误检测输出。除此之外，因为与第1例相同，故省略其说明。
(第8例)图24是表示将第2实施方式的第3电路例一般化并采用第5实施方式的例的方框图。
如图24所示，在第8例中，信息输出电路14采用如第5实施方式说明的期待值信息生成电路28。除此之外，因为与第7例相同，故省略其说明。
上述实施方式的半导体集成电路器件对系统级芯片技术是有用的。作为系统级芯片的例子，如第1实施方式中说明的，可举出有存储器混装逻辑器件，例如有DRAM混装逻辑器件。存储器混装逻辑器件能够适用于各种各样的系统，以下来说明其一系统例子。
(系统例)在本例中，例示有数码照相机用存储器混装逻辑器件。
图25是表示数码照相机的立体图。图26是表示数码照相机基本系统的方框图。
如图25以及图26所示，在数码照相机71的壳体(外壳)中有卡槽72、以及连接于该卡槽72的数码照相机用系统IC100。还有，在图25中，省略了系统IC100的图示。存储卡70装在数码照相机71的卡槽72中，处于可卸状态。存储卡70通过插入卡槽72，与系统IC100内的电子电路电连接。
来自被摄物体的光由镜头73聚焦，输入拍摄装置74。拍摄装置74将输入的光进行光电变换，形成例如模拟信号。拍摄装置74的一例为CMOS图像传感器。模拟信号用模拟放大器(AMP.)放大后，用A/D变换器(A/D)变换成数字信号。数字化的信号输入到照相机信号处理电路75中，在进行了自动曝光控制(AE)、自动白平衡(AWB)、以及色分离处理之后，将其变换成辉度信号和色差信号。
在监视图像的情况下，从照相机信号处理电路75输出的信号输入到视频信号处理电路76中，变换成视频信号。视频信号的方式有NTSC(National TelevisionSystem Committee，国家电视制式委员会)。视频信号通过显示信号处理电路77，输出到装在数码照相机71上的显示部78。表示部78的一例是液晶监视器。又，视频信号通过视频驱动器79输出到视频输出端80。由数码照相机摄取的图像通过视频输出端80，能够输出到图像设备上，如个人计算机的显示器或者电视机上，摄取的图像也可在显示部78以外欣赏。拍摄装置74、模拟放大器(AMP.)、A/D变换器(A/D)、照相机信号处理电路75由微机81控制。
在捕捉图像时，按下操作按钮、如快门按钮82。由此，微机81控制存储控制器83，从照相机信号处理电路75输出的信号作为帧图像，写入视频存储器84，写入视频存储器84的帧图像。由压缩/解压缩处理电路85根据规定的压缩格式压缩，通过卡接口86记录到安装于卡槽72的存储卡70中。
在重放记录的图形的情况下，记录于存储卡70中的图像通过卡接口86读出，由压缩/解压缩处理电路85解压缩后，写入到视频存储器84中。写入的图像输入到视频信号处理电路76中，与监视图像的情况相同，将其放映到显示部78或者是图像设备上。
还有，本基本系统例是表示在系统IC100内混装有拍摄装置74、模拟放大器(AMP.)、A/D变换器(A/D)、照相机信号处理电路75、视频信号处理电路76、显示装置77、视频驱动器79、微机81、存储控制器83、视频存储器84、以及压缩/解压缩处理电路85。进一步，在本基本系统例中，系统IC100内混装有电源电路87。电源电路87接受外部电源或者是来自电池的供电，产生在数码照相机71内部使用的内部电源。电源电路87的一例是DC-DC变换器。内部电源供给作为上述各电路的动作电源，同时也用作为闪光灯88的电源、以及显示部78的电源。
可见，上述第1～第6实施方式的半导体集成电路器件能够用于系统IC、例如数码照相机用系统IC。
以上，虽然通过第1～第6实施方式说明了本发明，但本发明不只限于这些实施方式，其实施方式只要不脱离发明的宗旨，可用各种各样的方式。
又，虽然上述实施方式可分别单独实施，当然也可以进行适当的组合来实施。
又，在上述各实施方式中，含有各种阶段性的发明，由各实施方式披露的多个构成必要条件的适当组合，也可以抽取各种阶段性的发明。
根据上述实施方式，能够提供可检测保持信息偶然破坏的半导体集成电路器件以及其错误检测方法。
权利要求
1.一种半导体集成电路器件，其特征在于，具有将信息编程的可编程电路；在所述可编程电路中将已编程的信息以电气方式保持的信息保持电路；将保持于所述信息保持电路中的信息压缩的压缩电路；输出期待值信息的信息输出电路；将所述期待值信息与所述信息压缩电路的压缩信息相比较、检测出保持于所述信息保持电路中的信息破坏的检测电路。
2.如权利要求1所述的器件，其特征在于，进一步具有在检测出所述破坏信息时、对保持于所述信息保持电路中的信息进行订正处理的订正处理实行电路。
3.如权利要求2所述的器件，其特征在于，所述订正处理是将在所述可编程电路中已编程的信息向所述信息保持电路传送的处理。
4.如权利要求2所述的器件，其特征在于，进一步具有与所述信息保持电路镜像对称的镜像对称信息保持电路，所述订正处理是为了使保持于所述信息保持电路的信息与保持于所述镜像对称信息保持电路的信息相一致、而在所述信息保持电路与所述镜像对称信息保持电路之间互相传送信息的处理。
5.如权利要求2所述的器件，其特征在于，进一步具有利用保持于所述信息保持电路的信息的IP宏单元；产生表示所述IP宏单元的状态的状态信息的状态信息产生电路，所述订正处理实行电路在所述IP宏单元处于非激活状态时，暂停含有该IP宏单元的系统，在所述IP宏单元处于激活状态时，使含有该IP宏单元的系统复位。
6.如权利要求1所述的器件，其特征在于，所述信息输出电路包含生成期待值信息的期待值信息生成电路，所述期待值信息生成电路在将所述可编程电路中已编程的信息保持于所述信息保持电路时进行压缩，并生成期待值信息。
7.如权利要求6所述的器件，其特征在于，所述压缩是累积加法运算。
8.一种半导体集成电路器件，其特征在于，具有将信息编程的可编程电路；在所述可编程电路中将已编程的信息以电气方式保持的信息保持电路；将保持于所述信息保持电路中的信息压缩的压缩电路；输出将所述信息压缩电路中压缩的压缩信息修正为期待值信息的期待值修正信息的信息输出电路，根据所述期待值信息的变化，检测出存储于所述信息保持电路的信息破坏。
9.如权利要求8所述的器件，其特征在于，进一步具有根据所述压缩信息和所述期待值修正信息，输出所述期待值信息、期待值修正电路。
10.如权利要求9所述的器件，其特征在于，进一步具有在检测出所述信息破坏时、对保持于所述信息保持电路中的信息进行订正处理的订正处理电路。
11.如权利要求10所述的器件，其特征在于，所述订正处理是将在所述可编程电路中已编程的信息向所述信息保持电路传送的处理。
12.如权利要求10所述的器件，其特征在于，进一步具有与所述信息保持电路镜像对称的镜像对称信息保持电路，所述订正处理是为了使保持于所述信息保持电路的信息与保持于所述镜像对称信息保持电路的信息相一致、而在所述信息保持电路与所述镜像对称信息保持电路之间互相传送信息的处理。
13.如权利要求10所述的器件，其特征在于，进一步具有利用保持于所述信息保持电路的信息的IP宏单元；产生表示所述IP宏单元的状态的状态信息的状态信息产生电路，所述订正处理实行电路在所述IP宏单元处于非激活状态时，暂停含有该IP宏单元的系统，在所述IP宏单元处于激活状态时，使含有该IP宏单元的系统复位。
14.如权利要求8所述的器件，其特征在于，进一步具有在检测出所述信息破坏时、对保持于所述信息保持电路中的信息进行订正处理订正处理实行电路。
15.如权利要求14所述的器件，其特征在于，所述订正处理是将在所述可编程电路中已编程的信息向所述信息保持电路传送的处理。
16.如权利要求14所述的器件，其特征在于，进一步具有与所述信息保持电路镜像对称的镜像对称信息保持电路，所述订正处理是为了使保持于所述信息保持电路的信息与保持于所述镜像对称信息保持电路的信息相一致、而在所述信息保持电路与所述镜像对称信息保持电路之间互相传送信息的处理。
17.如权利要求14所述的器件，其特征在于，进一步具有利用保持于所述信息保持电路的信息IP宏单元；产生表示所述IP宏单元的状态的状态信息的状态信息产生电路，所述订正处理实行电路在所述IP宏单元处于非激活状态时，暂停含有该IP宏单元的系统，在所述IP宏单元处于激活状态时，使含有该IP宏单元的系统复位。
18.如权利要求8所述的器件，其特征在于，所述信息输出电路包含生成期待值修正信息的期待值修正信息生成电路，所述期待值修正信息生成电路在将所述可编程电路中已编程的信息保持于所述信息保持电路时进行压缩，并生成期待值修正信息。
19.如权利要求18所述的器件，其特征在于，所述压缩是累积加法运算。
全文摘要
本半导体集成电路器件包括将信息编程的可编程电路、在该可编程电路中将已编程的信息以电气方式保持的信息保持电路、将保持于该信息保持电路中的信息压缩的压缩电路、将期待值信息输出的信息输出电路、以及检测出保持于所述信息保持电路中的信息破坏的检测电路。所述检测电路将所述信息输出电路的期待值信息与所述信息压缩电路的压缩信息相比较，检测出保持于所述信息保持电路中的信息破坏。
文档编号G11C29/00GK1591671SQ20041006422
公开日2005年3月9日 申请日期2004年8月20日 优先权日2003年8月29日
发明者圓角元洋 申请人:株式会社东芝