专利名称：存储器写入方法与控制装置的制作方法
技术领域：
本发明有关于一种存储器写入的方法及其控制装置，特别是一种于写入资料进存储器时，防止写入资料被覆写的方法及其控制装置。
背景技术：
存储器，例如SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、或闪存，被广泛应用于许多电子装置之中。随着运算处理单元(例如计算机的CPU)处理速度不断加快，存储器的读写速度必须随之增加。举例来说，允许同时进行多笔资料读写的多输出输入系统被广泛使用。然而，对于小型、可携式电子装置而言，受限于其先天性问题，如功率消耗、体积、散热，许多产品均采用单输出/输入系统作资料的读写。例如，手机中液晶面板的驱动IC，其资料的读取写入即采用单输出输入端口SRAM系统架构。
图1显示一种常见于个人数字助理(PDA)或移动电话的LCD驱动系统中的单输出入端口SRAM系统的架构图，其中包含以下元件一SRAM控制器100；一仲裁器102；一时脉控制器104；以及一SRAM106。其中，SRAM106用来储存电子装置的资料；SRAM控制器100是一存取控制器，其与CPU电性连接并控制着对SRAM106的外部读取/写入(外部写入请求E_NWR与外部读取请求E_NRD)运作；时脉控制器104不断重复地产生控制信号CS至SRA106，以执行将储存于SRAM106的资料(如像素位元)输出至液晶面板而显示画面影像的内部读取运作；以及仲裁器102用以决定对SRAM106执行何种运作(外部读取、外部写入或内部读取)。单输入端口SRAM系统的特征之一，即是同一时刻仅有一种读取/写入运作被执行。在这个例子中，内部读取运作比外部读取/写入运作具较高优先权。另外，根据写入速度不同的需求，单输入端口SRAM系统10具有两种运作模式，分别为正常模式与高速写入模式(High-speed write Mode，HWM)。以下段落将详细说明各组成元件的功能与上述两种模式的运作流程，然而，将集中于外部写入运作以切合本发明的目的。
数据总线上的资料并非直接写入SRAM106，而是先暂存于SRAM控制器100中，直到接获仲裁器102的写入许可时才写入SRAM106。图2A为时脉控制器100的示意图，而图2B则显示正常模式运作时的时脉示意图。于正常模式下，当CPU欲写入资料至SRAM106，首先会发送一外部写入请求讯号E_NWR至SRAM控制器100。于写入SRAM106前，数据总线上的资料将先输入正反器FF，并根据锁存器地址L_ADDR输入不同的锁存器中。图2A中包含四个锁存器L1-L4，因此锁存器地址L_ADDR需要至少2个位元来区分代表四个锁存器(例如，锁存器地址L_ADDR为00指向锁存器L1，01指向锁存器L2、10指向锁存器L3，以及11指向锁存器L4)。一般而言，可选择SRAM106的写入地址ADDR的后两个位元作为锁存器地址L_ADDR，因而不需额外的地址产生器(最多是一个缓存器以储存写入地址ADDR的后两个位元)。
参考图2B，当进来一外部写入请求E_NWR且E_NWR由低电位变高电位，根据锁存器地址L_ADDR，正反器FF中的资料输入锁存器L1(步骤202)。同时，SRAM控制器100发出一请求信号EXT_WR至仲裁器102，请求允许写入资料至SRAM106。如果此时允许写入资料至SRAM106，仲裁器102响应一确认信号EXT_PULSE24给SRAM控制器100。当收到确认信号EXT_PULSE24，SRAM控制器100立即产生并传送一时脉信号CLK26至SRAM106，以触发SRAM106根据写入地址ADDR将资料写入适当的存储器地址。之后，时脉信号CLK变低电位，L_ADDR的值改变(00至01)(步骤204)，因此当下一新的外部写入请求E_NWR28进来且变高电位时，锁存器地址L_ADDR将指向锁存器L2，使资料输入于锁存器L2。
于HWM模式操作时，外部写入请求E_NWR进来的频率远大于正常模式，而每一完整的写入操作包含更多的写入请求。图2C显示于HWM模式下，SRAM控制器100运作的相关时脉示意图。本例中，HWM模式一完整的写入操作包含四个写入请求与一个时脉信号。当外部写入请求E_NWR变高电位(230)，根据锁存器地址HWM_ADDR(于HWM模式操作下用以控制写入的锁存器)的值将暂存于正反器FF的资料输入于每一锁存器中。在外部写入请求E_NWR变高电位后一延迟时间(例如，10奈秒)之后，锁存器地址HWM_ADDR的值会自动改变(00至01)(步骤232)，新值则用来指出当下一外部写入请求E_NWR的脉波进来时，下一笔资料要写入的锁存器。以上步骤重复进行，直到锁存器地址HWM_ADDR的值变为11指向写入操作后的锁存器(步骤234)。之后，SRAM控制器100发出写入请求讯号EXT_WR至仲裁器102，请求允许写入资料。这时，欲写入的资料、写入地址ADDR均已准备好。当仲裁器102接收写入请求讯号EXT_WR，如果此时系统允许写入资料至SRAM106，仲裁器102会响应一确认信号EXT_PULSE给SRAM控制器100(写入请求讯号EXT_WR与确认信号EXT_PULSE均未图标)。SRAM控制器100收到确认信号EXT_PULSE后，即会产生时脉信号CLK并传送至SRAM106，从而根据SRAM106的写入地址ADDR，将各个锁存器的资料写入适当的存储器地址。接下来，时脉信号CLK变为低电位，ADDR的值被改变(步骤238)，以指向下一写入操作时SRAM106的资料写入地址。
根据上述，一完整的写入操作在时脉信号CLK产生，且写入地址ADDR改变后才算完成。然而，不论是正常模式或HWM模式，当时脉信号CLK来的太慢，可能会产生一严重问题。一些情形下，仲裁器102无法立即响应外部写入请求信号EXT_WR。举例来说，如果同时时脉控制器104亦发送一内部读取请求INT_RD至仲裁器102，由于内部读取请求比起外部写入请求具较高优先权，仲裁器102会选择先发出一确认信号IN_PULSE响应内部读取请求INT_RD，从而使得外部写入请求的响应一确认信号EXT_PULSE一延迟传送至SRAM控制器100。而一延迟的确认信号EXT_PULSE将使得时脉信号CLK亦被延迟，而导致时脉信号CLK在下一写入操作的写入请求进来时才产生，这样会使得前一写入操作的资料在尚未写入SRAM106前，就被下一写入操作的资料所覆盖而消失。
参考图2D，在正常模式下，因为锁存器地址L_ADDR在时脉信号CLK变低位时改变，因此若时脉信号CLK来的太慢，尤其是在资料已输入对应的锁存器(步骤260)，而L_ADDR的值在下一个外部写入请求信号E_NWR变高位前却还没改变，则接下来的资料将输入错误的锁存器一特别是前锁存器一中(步骤262)。因此，原本锁存器中保持的资料将会消失。
同样场景亦发生在HWM模式操作时。如图2E，每次当资料输入锁存器L4经一定延迟时间后，HWM_ADDR的值自动改变为00。然而，如果时脉信号282来的比下一外部写入请求信号280更晚，则暂存于锁存器L1的资料会被下一写入操作的资料所覆盖而不见(步骤284)。
单输出入端口SRAM系统中这种异步式的时脉信号产生机制，可有效降低功率消耗，因而适合于小型、可携式电子产品中使用。然而，为了防止上述资料被覆写而消失的状况发生，两连续外部写入请求的时间间隔一称为写入周期(cycle of writing，CYCW)一必须够长。写入周期受限将限制了处理效率，特别是写入操作的速度。因此发明人提出，若能确保暂存于SRAM控制器的资料即使于时脉信号来的太晚时仍不会被下一笔资料所覆写，如此一来我们就可以放松对于写入周期的限制，进而提高存储器的资料写入速度。
发明内容
根据前述动机，本发明提出一种存储器写入方法，可避免发生资料被覆写的情形。本发明利用两层的锁存器结构，以分别储存由数据总线输入的资料以及准备写入存储器的资料。通过选择性地开启/关闭两层锁存器间的连结，即使下一笔资料已输入，原先暂存于存取控制器的资料在写入存储器前亦不会被覆写。
而本发明的一目的，即在于提供一种存储器的资料写入的方法，该方法包含以下步骤输入资料于一第一锁存器组，其中每一第一锁存器分别连接一第二锁存器；侦测是否下一笔写入请求于目前写入操作完成前；切断第一锁存器层与第二锁存器层的联机；以及根据一时脉信号，将暂存于第二锁存器组的资料写入存储器。
本发明亦揭露了一种单输出入端口存储器系统存取控制器的改进架构，可避免于目前一笔资料写入存储器前被下一笔资料所覆写而消失。于一实施例，利用两层的锁存器，并藉由于侦测下一笔写入请求是否比时脉信号更早，控制两层之间的导通与否，来避免目前暂存于存取控制器的资料在写入存储器前即被下一笔资料所覆写而不见。于另一实施例，两层锁存器组间平时隔离不导通的，只在特定期间通过导通的机制来避免资料意外被覆写而消失。
本发明揭露的单输出入端口存储器系统的存取控制器包含一地址产生器以产生一锁存器地址；一地址暂存器以储存一预先改变的锁存器地址；一第一锁存器组，根据上述预先改变的说锁地址来控制接收一输入资料序列；一第二锁存器组，用以维持预备写入存储器的写入资料序列；一讯号产生器以产生一时脉讯号，其中预备写入存储器的写入资料序列即根据时脉讯号、锁存器地址以及存储器写入地址，由第二锁存器组中写入存储器；以及一控制装置，控制第一锁存器组与第二锁存器组之间的连通。
本发明的许多观点可以参考以下的附图而更加清楚的了解。相关附图并未依比例绘制，其作用仅在清楚表现本发明有关原理。
图1显示已知的单输出入端口的SRAM系统；图2A显示已知的单输出入端口SRAM系统的SRAM控制器；图2B显示于正常模式下，已知的单输出入端口SRAM系统的时脉关系图；图2C显示于高速写入模式下，已知的单输出入端口SRAM系统的时脉关系图；图2D显示于正常模式下，上述已知的单输出入端口SRAM系统的时脉讯号CLK延迟时的时脉关系图；图2E显示于快速写入模式下，上述已知的单输出入端口SRAM系统的时脉讯号CLK延迟时的时脉关系图；图3A显示本发明的一实施例，特别是一种具有双层锁存器改进的SRAM控制器架构；图3B显示图3A改进的SRAM控制器的时脉关系图；图4A显示了上述SRAM控制器的讯号产生器TRANGEN的一图中符号说明100 SRAM控制器
102 仲裁器104 时脉控制器106 SRAM(静态随机存取存储器)ADDR 写入地址CLK 时脉讯号CS 控制讯号E_NWR 外部写入请求E_NRD 外部读取请求EXT_WR 写入请求讯号EXT_RD 读取请求讯号EXT_PULSE 确认讯号INT_RD 内部读取请求INT_PULSE 确认讯号FF 正反器L1～L4 锁存器L_ADDR 锁存器地址HWM_ADDR 锁存器地址(高速写入模式)ADDR_X 预先改变的锁存器地址ADDRGEN_X 地址暂存器TRAN 侦测讯号TRANGEN 讯号产生器SN 重置端L1_1～L1_4 第一锁存器组L2_1～L2_4 第二锁存器组具体实施方式
本发明的实施方式会详细描述如下。然而，除了详细描述的内容外，本发明还可以经等效修饰改变而广泛地在其它的实施例施行，其以之后的申请专利范围为准。
如前述，已知的SRAM控制器仅利用一层的锁存器组以暂时储存资料，因而使得其暂存的资料可能被接种而来输入的写入资料覆写而消失。本发明揭露一种可避免资料被覆写的SRAM控制器的架构，通过放宽对CYCW的限制而可以增加存储器写入动作的速度。
为解决于目前的写入动作完成前但下一笔写入动作的写入请求即被输入SRAM控制器，因而产生的资料被覆写消失的问题，改进的SRAM控制器以两层的锁存器组架构实施。图3A显示了本发明的一实施例，其中SRAM控制器具有两层的锁存器组，一组开关SW置于两层锁存器组之间，以及一新的地址暂存器ADDRGEN_X用以在正常模式时储存一地址ADDR_X。图3B则是上述改进的SRAM控制器的时脉图。与已知技术中的地址L_ADDR不同，新地址ADDR_X于外部写入请求进来变为低位时才改变其值。换句话说，新的地址ADDR_X于地址L_ADDR改变之前改变其值。此外，一讯号产生器TRANGEN用以产生侦测讯号TRAN，其中侦测讯号TRAN可侦测一新的写入请求E_NWR是否在时脉讯号CLK变低前即变高位。正常情形下，侦测讯号TRAN应维持于高位，并在下一个的写入请求E_NWR比时脉讯号CLK产生之前更早进入SRAM控制器时改变为低位。
与图1的已知SRAM控制器不同，实施例中暂存于正反器FF的资料根据预先改变的锁存器地址ADDR_X而输入第一锁存器组L1，而待写入SRAM106的资料则是根据地址L_ADDR由第二锁存器组L2输出而写入SRAM106中适当地址。换言之，第一锁存器组L1用以接收输入SRAM控制器的资料，而实际会写入SRAM106的资料则是由第二锁存器组L2输出。通常情形下，侦测讯号TRAN维持高位而两层锁存器组间电性相通，因而两层锁存器组储存了相同的资料。然而，当下一笔写入运算的外部写入请求E_NWR(30)在时脉讯号CLK(32)变低位前入SRAM控制器100，则预先改变的锁存器地址ADDR_X会在写入请求E_NWR变低位时即改变其值(300)。之后当讯号产生器TRANGEN侦测此情况，侦测讯号TRAN会变低位(302)而控制开关SW来关闭两层锁存器组L1、L2之间的通连。接着，写入请求E_NWR30变高位，而根据地址ADDR_X的值将SRAM控制器外数据总线上的资料输入并暂存于第一锁存器组L1中(304)。而由于两层锁存器组L1、L2之间是关闭的，所以暂存于第二锁存器组L2的资料不会被此时输入的资料覆写而消失。再来，在收到由仲裁器传来的确认讯号EXT_PULSE后，时脉讯号CLK32产生并传送至SRAM，而第二锁存器组L2保持的资料即根据写入地址ADDR而写进SRAM。当资料写入完成，此时时脉讯号CLK亦变低位并改变地址L_ADDR的值，而使得侦测讯号TRAN回复为高位(308)。当侦测讯号TRAN回复为高位，两层锁存器组L1、L2间的通连状态即跟着回复。
如前段写入运作的流程描述，通过使用两层的锁存器组，与在时脉讯号CLK太晚产生时将两层锁存器组之间的通讯关闭的机制，纵使在一目前写入运作的资料尚未完全输入SRAM的情况下，而下一笔写入运作的写入请求即已进入SRAM控制器，仍可以避免资料被覆写而消失。因此，应用本发明则可以放宽写入周期CYCW的限制，进而加快资料写入的速度。
实施例中，开关SW根据侦测讯号TRAN控制了两层锁存器组之间的通讯。请参考图4A，产生侦测讯号TRAN的讯号产生器TRANGEN可以是一比较器(comparator)，其通过比较锁存器地址L_ADDR与预先改变的锁存器地址ADDR_X的值而输出侦测讯号TRAN。当地址ADDR_X的值大于地址L_ADDR，代表一新的写入请求E_NWR已经输入SRAM控制器中，但是时脉讯号CLK确尚未产生。于是比较器40输出讯号是高位的侦测讯号TRAN，直到地址ADDR_X的值不大于L_ADDR。必须注意的是，地址ADDR_X、L_ADDR依照下列顺序改变其值00-＞01-＞10-＞11-＞00-＞01-＞…，因此比较器40在比较时视地址值11小于00。
图4B显示一特别状况，实时脉讯号CLK早于下一笔写入请求E_NWR产生，但是于部分时间间隔中重叠(overlap)。因为写入请求E_NWR46仍然是在时脉讯号CLK48之前变高位，因此在此特别状况下并不需要关闭两层锁存器组之间的通讯。然而，根据上述比较器40的工作原理，在时间间隔49之间，侦测讯号TRAN仍然会变为低位，而这是无意义的。换句话说，以图4B的比较器40来产生侦测讯号TRAN虽然可能会产生多余的运作，不过其不影响侦测一延迟的时脉讯号CLK的正确性。
本发明并不限制产生仅可以上述的比较器40与开关SW的组合实施。其它可控制两层锁存器组的通讯、侦测是否下一笔写入请求在目前的写入运作完成前输入的装置，以及隔开两层锁存器组的装置均不脱离本发明的范围。例如，如图4C所示，一D型正反器用来产生侦测讯号TRAN。当写入请求E_NWR变高位，D型正反器检查是否时脉讯号CLK改变其值(特别是当时脉讯号变高位)。若是，则侦测讯号TRAN变低位；若否，侦测讯号TRAN仍然维持高位。此外，D型正反器更包含一重置端SN，可用于当时脉讯号CLK维持低位时触发侦测讯号TRAN回复为高位。图4D为图4C的D型正反器运作的时脉关系图。如果当写入请求E_NWR变高位的同时而时脉讯号维持高位状态(490)，则输出的侦测讯号TRAN会变低位并维持其值。(492)。直到时脉讯号CLK变低位而使得输入重置端SN的讯号变高位，D型正反器将重设侦测讯号TRAN的值为高位。此外，因为当写入请求E_NWR变高位时两层锁存器组之间的通讯关闭的，预先改编的锁存器地址ADDR_X更可以在时脉讯号CLK变高位时就改变其值，而非是在写入请求E_NWR变低位时才改变。
图5A显示了本发明的另一实施例，其为一种高速写入模式(HWMmode)下的SRAM控制器，具有两层的锁存器组以及一组开关SW置于第一锁存器组与第二锁存器组之间。本实施例中，第一锁存器组L1(包含锁存器L1_1～L1_4)与第二锁存器组L2(包含锁存器L2_1～L2_4)之间的通讯平时是关闭的。如先前所述，资料根据锁存器地址HWM_ADDR来输入对应的锁存器。地址HWM_ADDR在写入地址E_NWR变高位的一定延迟时间后(如10奈秒)自动改变，而新的HWM_ADDR地址则用来决定下一个E_NWR进来时资料所输入的锁存器。这个程序将重复进行直到HWM_ADDR变为11。当地址HWM_ADDR的值变为11，第一、第二锁存器组L1、L2之间回复相通连的状态，来让第二锁存器组L2的各个锁存器具有与第一锁存器组相同的值(500)。在地址HWM_ADDR的值维持为00时，两层锁存器组之间维持通连状态。当下一个写入请求E_NWR50进入SRAM控制器且变为高位时，外部资料被输入锁存器L1_4并立刻传递至锁存器L2_4(502)，因为当HWM_ADDR为11时两层锁存器组L1、L2之间是相通连的。一段时间后(10奈秒)地址HWM_ADDR的值变回00(504)，两层锁存器组L1、L2之间通连再度关闭。在接到仲裁器传来的确认讯号EXT_PULSE后，SRAM控制器100产生时脉讯号并传送至SRAM，接着保持于第二锁存器组L2的资料根据写入地址ADDR写入SRAM之中。
于上述实施例中，因为第一锁存器组L1与第二锁存器组L2在地址HWM_ADDR为00时隔离不导通的，因此，纵使此时一新的外部写入请求E_NWR52已输入SRAM控制器，而时脉讯号CLK54却尚未产生，新的资料将会输入SRAM控制器的第一锁存器组L2(506)，但是第二锁存器组L2仍保持其原本的值而不会被覆写而消失。
综合来说，本发明提出的SRAM控制器，分别利用一层锁存器组暂存外部输入的资料，而用另一层锁存器组暂存待写入SRAM的资料。与先前技术相比较，本发明的实施例增加了一额外的锁存器组；一地址暂存器ADDRGEN_X用以产生预先改变的锁存器地址ADDR_X；一讯号产生器TRANGEN用以产生侦测讯号TRAN；以及一组开关SW，用以控制两层锁存器组之间的导通与否。此外，本发明提出了正常模式与高速写入模式下的资料写入方法。于正常模式下，SRAM控制器侦测一延迟状况(当一新的写入运作于目前的写入运作完成前即输入SRAM控制器中)，并在当此延迟状况发生时关闭两层锁存器组之间的通连，来避免目前尚待写入SRAM的资料被后来的资料所覆写消失。两层锁存器组在目前待写入资料写入SRAM后才恢复导通。于高速写入模式，两层锁存器组之间平时则是关闭的，而仅在特定时间内才导通。藉此，纵使下一笔写入资料在目前待写入资料尚未写入运作之前即进入SRAM控制器，待写入SRAM的资料亦不会被覆写而消失(因为两层锁存器组在不会产生覆写可能的时间才导通)。
必须强调的是，本发明并不只限应用在SRAM存储器系统，其它单输出入端口的存储器系统亦可利用本发明的方法进行资料写入。除此之外，只要能妥善控制不同层的锁存器组的导通，本发明亦不限于以两层锁存器组实施。换言之，在上述实施例的第一、第二锁存器组之间更可以包含多层锁存器组，随之的是开关SW数量亦会增加。
以上所述仅为本发明之较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示之精神下所完成的等效改变或修饰，均应包含在所述的权利要求范围中。
权利要求
1.一种存储器写入方法，尤其是一种单输出入端口存储器系统的资料写入方法，包括输入一资料序列于一第一锁存器组，其中该第一锁存器组的各锁存器分别电性连接至一第二锁存器组的各锁存器；侦测是否有一延迟状况，该延迟状况代表一下一笔写入请求于一目前写入运作完成前即产生；于侦测该延迟状况时，隔离该第一锁存器组与该第二锁存器组；以及根据一时脉讯号，将保持于该第二锁存器组的该资料序列写入存储器。
2.如权利要求1所述的单输出入端口存储器系统的资料写入方法，其中该时脉讯号于该存储器系统取得一写入允许时产生。
3.如权利要求1所述的单输出入端口存储器系统的资料写入方法，其中该资料序列根据一预先改变的锁存器地址以输入该第一锁存器组，而保持于该第二锁存器组之该资料序列则根据一锁存器地址以写入该存储器。
4.如权利要求3所述的单输出入端口存储器系统的资料写入方法，其中该侦测步骤更包含根据该预先改变之锁存器地址与该锁存器地址，以产生指出该延迟状况的一侦测讯号。
5.一种单输出入端口存储器系统的资料写入方法，包括输入一资料序列于一第一锁存器组；当一锁存器地址指向该第一锁存器组最后一个锁存器时，导通该第一锁存器组与一第二锁存器组，其中该第一锁存器组与该第二锁存器组之间原本是不导通的；以及根据一时脉讯号，将保持于该第二锁存器组的该资料序列写入存储器。
6.如权利要求5所述的单输出入端口存储器系统的资料写入方法，其中该时脉讯号于该存储器系统取得一写入允许时产生。
7.如权利要求5所述的单输出入端口存储器系统的资料写入方法，其中该锁存器地址的值于产生一写入请求后的一延迟时间后自动改变。
8.如权利要求5所述的单输出入端口存储器系统的资料写入方法，其中更包含利用一开关组控制该第一锁存器组与该第二锁存器组之间是否导通。
9.一种控制单输入端口存储器系统资料写入的装置，包含一地址产生器以产生一锁存器地址；一地址暂存器，用以暂存一预先改变的锁存器地址；一第一锁存器组，该第一锁存器组根据该预先改变的锁存器地址以接收一输入资料序列；一第二锁存器组，该第二锁存器组储存有预备写入存储器的一写入资料序列，其中该第二锁存器组的各锁存器分别与该第一锁存器组的一锁存器电性相接；一讯号产生器以产生一时脉讯号，储存于该第二锁存器组的该写入资料序列根据该时脉讯号、该锁存器地址与该存储器的一写入地址而写入该存储器中；以及一控制装置，控制该第一锁存器组与该第二锁存器组之间是否导通。
10.如权利要求9所述的控制单输入端口存储器系统资料写入的装置，其中该锁存器地址的值由该存储器之该写入地址的部分位所构成。
11.如权利要求9所述的控制单输入端口存储器系统资料写入的装置，其中该控制装置更包含一延迟状况侦测装置，侦测是否有一延迟状况，该延迟状况代表一下一笔写入请求于一目前写入运作完成前即产生；以及一开关装置，于侦测该延迟状况时关闭该第一锁存器组与该第二锁存器组之间的连接。
全文摘要
本发明提出一种存储器写入方法，尤其是一种用于单输出/输入系统存储器写入方法与控制装置，该方法和装置可避免发生资料被覆写的情形。本发明采用两层的锁存器结构，以分别储存由数据总线输入的资料以及准备写入存储器的资料。通过选择性地开启/关闭两层锁存器间的连结，即使下一笔资料已输入，原先暂存于存取控制器的资料在写入存储器前亦不会被覆写。
文档编号G11C7/00GK1821944SQ20051004882
公开日2006年8月23日 申请日期2005年12月30日 优先权日2005年2月14日
发明者朱致亨, 邱明正 申请人:奇景光电股份有限公司