专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别涉及搭载有ECC(errorcorrecting code，纠错码)功能的半导体存储装置。
背景技术：
服务器系统等都要求很高的可靠性，所以存储错误会发展成致命的系统故障。因此，为了避免存储错误的问题，存在具有纠错功能的存储器。该存储器能够检查出存储错误的存在，并特别指定错误发生的位置(比特)，把它纠正成正确的值。
搭载有这种纠错功能即所谓ECC功能的存储器，具有汉明码作为用于纠错的校验比特。校验比特数与数据总线位宽相对应，可以这样求取设数据总线位宽为N比特时，纠错用比特数是对N取以2为底的对数，再加2。例如，如果是64比特，则需要8比特作为纠错用比特。因此，对于数据总线为64比特的存储器，进行256比特存取时，就需要8比特×4＝32比特的纠错比特。为了解决这个问题，如以下的专利文献所示，提供了一种方法，例如进行64比特的数据的突发(バ一スト)传送，以256比特单位作成纠错比特。根据这种方法，可以只需要9比特的纠错比特。
专利文献1特开平11-102326号公报但是，存在这样的问题例如当纠错所需要的比特数是256比特，而数据写入不到256比特，例如是1个字节的时候，或者虽然进行突发写入，但其传送数据被屏蔽的时候，就不能产生纠错比特了。
发明内容
本发明的半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成纠错比特。
另外，本发明的半导体存储装置，其特征在于，具有写放大器，接收从外部导入的第1数据；第1存储单元组，存储了与和第1数据相关的地址相对应的第2数据；纠错比特生成电路，根据第1和第2数据生成纠错比特；第2存储单元组，存储第1数据；和第3存储单元组，存储纠错比特。
另外，本发明的半导体存储装置，搭载有突发模式，其特征在于由突发模式导入的数据只有一部分时，利用部分的数据和存储在存储单元中的数据生成纠错比特。
另外，本发明的半导体存储装置，把规定比特的数据一并写入到多个存储单元，其特征在于，当规定比特的数据中的部分数据因屏蔽信息而没有被存储到对应的存储单元时，利用存储于对应的存储单元中的数据生成纠错比特。
另外，本发明的半导体存储装置，与外部的存取比特长度比向存储单元存取的存取比特长度还小，其特征在于，具有ECC编码电路，在写入时，与一个存取地址相对应，从外部接收了向存储单元存取的存取比特长度的数据时，利用该接收的数据生成纠错比特；和ECC解码电路，在读出时，与一个存取地址相对应，根据存储单元的存取比特长度的数据和对应的纠错比特，进行ECC解码，ECC编码电路，在写入时，与一个存取地址相对应接收的数据比向存储单元存取的存取比特长度还少时，利用存储在与该存取地址对应的存储单元中的数据生成纠错比特。
另外，本发明的半导体存储装置的ECC编码电路，其特征在于，接收的数据与向存储单元存取的存取比特数相等时，没有利用存储于上述那种存储单元中的数据就能生成纠错比特。
如上所述，根据本发明，能够消除实际的数据输入数小于作为ECC处理对象的数据比特数时的问题。
而且，数据输入数与作为ECC处理对象的数据比特数相等时，能够快速地生成纠错比特。
图1是表示本发明第1实施方式的半导体存储装置的第1写入操作的图。
图2是表示本发明第1实施方式的半导体存储装置的第2写入操作的图。
图3是表示本发明第1实施方式的半导体存储装置的读出操作的图。
图4是表示应用了本发明的半导体存储器的大致构成的图。
图5是表示本发明第1实施方式的半导体存储装置的第3写入操作的图。
图6是表示应用了本发明的半导体存储器的详细构成的图。
图7是表示应用了本发明的半导体存储器的大致构成的图。
图8是表示应用了本发明的半导体存储器的详细构成的图。
图9a是表示本发明第2实施方式的半导体存储装置的写入操作的图。
图9b是表示本发明第2实施方式的半导体存储装置的写入操作的概要的图。
图10是表示本发明第3实施方式的半导体存储装置的大致构成的图。
图11是应用了本发明的半导体存储器的第1详细时序图。
图12是应用了本发明的半导体存储器的第2详细时序图。
图13是应用了本发明的半导体存储器的第3详细时序图。
具体实施例方式
为了使本发明的上述以及其他目的、特征和效果更加明确，下面参照附图详细说明本发明的实施方式。
图1至图3是表示本发明第1实施方式的半导体存储装置的图。
图1是说明本实施方式的半导体存储装置的数据写入操作和ECC操作的图。在图1中，参考以下步骤进行说明接收256比特的数据，生成9比特的纠错比特，并存储至分别以256比特数据和纠错比特为对象的单元阵列核心块和ECC代码单元。
本实施方式的半导体存储装置，具有多个单元阵列核心块1a～1d、ECC代码单元2、ECC编码电路3、写数据总线4和写放大器5a～5d。把单元阵列核心块1a～1d统称为单元阵列核心。下面详细说明其操作。
本实施方式的半导体存储装置，通过突发写入的方式，使4个64比特的数据连续，即连续的第1至第4写入数据(64比特)，从半导体存储装置(存储器)的外部，经由写数据总线4，被分别依次导入到写放大器5a～5d。写放大器5a～5d，通过写使能信号/WE和表示4个数据有效的写入数据屏蔽(マスク)信号/DM被激活。64比特的数据分别对应1个地址，与第1写入数据对应的第1地址是从外部导入的外部地址，接下来的第2至第4地址是在内部产生的内部地址。ECC编码电路3从写放大器5a～5d接收共计256比特的写入数据，生成9比特的纠错比特。然后，256比特的写入数据和9比特的纠错比特分别被同时传送到存储核心块1a～1d和ECC代码单元2，并存储在对应的存储单元中。
图2是表示图1的半导体存储装置的纠错比特的生成方法的图。在本实施方式中，表示256比特的突发数据中192比特被屏蔽时的纠错比特的形成方法。
将与第1地址对应的64比特的第1写入数据，从外部经由写数据总线4导入到写放大器5a。不导入与第2至第4内部地址对应的写入数据。有关该写入数据的信息，通过例如从外部导入的写入数据屏蔽来管理。也就是说，存储器的存取控制器(图2中未图示，图4中的22)，能够通过该写入数据屏蔽信号/DM，掌握哪个数据有效，即是否接收了应该写入存储单元的数据。在本例中，通过表示第1写入数据有效的数据屏蔽信号/DM，只激活写放大器5a。
根据与从外部导入的第1地址对应的地址，激活相当于存储单元块1a～1d内的规定的256比特的字线。接着，为了进行伪读(ダミ一リ一ド)，存取控制器(未图示)，根据读使能信号/RE和写入数据屏蔽信号/DM，使数据放大器6b～6d有效。通过这个操作，在与第2至第4内部地址对应的存储单元块1b～1d内的存储单元中存储的第2至第4数据，被读出至数据放大器6b～6d，并被传送到ECC编码电路3。然后，通过分别反转读使能信号/RE和写使能信号/WE，使数据放大器6b～6d非激活，使写放大器WA5a激活。通过这个操作，第1写入数据被写入到存储单元块1a内的与第1地址对应的存储单元。另外，ECC编码电路3，从自外部导入的64比特的第1写入数据和自存储单元块传送的共计192比特的第2至第4数据，作成9比特的纠错比特，并把刚生成的纠错比特写入到ECC代码单元2内的与第1地址对应的存储单元中。
如上所述，在1突发单位的写入操作中，作为被屏蔽的数据的补充，通过从由该写入地址指定的存储单元中的屏蔽对象的存储单元进行伪读，ECC编码电路3，能够得到256比特的数据，并用256比特的数据实行编码处理。本发明通过上述方法，能够总是实现9比特编码。
图3是表示本发明的实施方式的半导体存储装置的数据读出的图。
与从外部导入的外部地址相对应，将64比特的信息作为第1读出数据，从存储单元块1a规定的存储单元传送到数据放大器6a。再对应以外部地址为基础在内部生成的三个突发内部地址，分别作为64比特的第2至第4读出数据的共计192比特的信息，从存储单元块1b～1d传送到数据放大器6b～6d。而且，在与导入的外部地址对应的ECC代码单元2内规定的单元中存储的纠错比特信息被传送到数据放大器6e。数据放大器6a～6e把接收的信息放大后传递给ECC解码电路7。ECC解码电路7，根据256比特的第1至第4读出数据和9比特的纠错比特，进行ECC解码处理，并把纠错后的数据每64比特串行地向读数据总线8导出。
如上所述，在读出操作时，利用256比特的预取数据和对应的9比特的汉明代码进行ECC解码处理。
图4是表示应用了上述本发明的实施方式的半导体存储装置的图。图4的半导体存储装置，是所谓的可移动SRAM，即接口为SRAM互换，存储单元为由1个晶体管1个电容的动态单元构成的存储器。
可移动SRAM，即使与外部的存取单位为64比特，也能够自由地建立内部的存取结构。也就是说，因为能够把向存储核心的存取设定成预取结构，所以能够将向存储核心存取的读出数据长设成例如256比特，而和与外部的存取单位无关，从而能够把汉明代码设成9比特。下面，参照图4说明本实施方式的可移动SRAM。
被导入到外部地址引脚10的外部地址的一部分被导入到行系列的地址缓冲器12。地址缓冲器12，根据来自存取控制器22的控制信号，把适宜的外部地址传送给行解码器16。输入输出引脚11是用于输入输出数据的端子。写缓冲器13由写入时变成有效的控制信号所驱动，把适宜的输入数据传输给电路19。列系列的地址缓冲器17输入外部地址的其他部分。地址缓冲器17具备突发地址发生电路，例如，当突发长度为“4”时，对应外部地址生成第1至第3内部地址。电路19具有图1至图3所示的写放大器(WA)、数据放大器(DA)和ECC编码解码电路。图4的写放大器，如图1和图2所示，具有多个的写放大器WA，由屏蔽信号/DM和/WE指定的写放大器被激活。图4的读放大器也如图2和图3所示，具有多个的读放大器，由屏蔽信号/DM和/RE指定的读放大器被激活。例如，写使能信号/WE和读使能信号/RE是互补关系的信号。另外，数据屏蔽信号/DM的互补信号是DM信号。电路19还具有开关电路，该开关电路响应于列解码器18的输出信号，适当地对IO引脚一侧的总线和存储单元阵列20内的比特线进行电气连接。
而且，可移动SRAM，由于使用动态的存储单元且接口为SRAM，所以存储单元的数据保持所需要的更新控制是在内部自动地实行。也就是说，不需要来自外部的更新命令，而且，其更新的周期能够通过更新控制自由地设定。并且，如图4、7所示，更新控制由更新计数器15和更新控制电路14来实行。图8是表示图4的更新控制电路14的一个构成实例的图。另外，如图8所示，更新控制电路14具有定期生成更新触发脉冲的定时器26。例如，通过与表示存取控制器电路22(参照图4)的输出模式的信号(图8的存取控制器输出)相对应将定时器26的控制设定为可变，在有效模式和待机模式下定时器26的周期(超时期间)为可变。更具体地讲，在有效模式的时候，缩短定时器26的周期，频繁地执行更新操作，使之满足有效时的干扰保持特性。另外，在待机模式的时候，延长定时器26的周期，满足静态保持特性并降低电力消耗。关于该电力消耗的降低，在后面讲述。
另外，在更新控制电路14中，还能够与上述的定时器控制配合，根据电路19的输出、即纠错的信息，自由设定更新的周期。具体地讲，参照图8，产生了由ECC进行的纠错时(ECC切换检测信号为有效的时候)，更新控制电路14把此时的外部地址存储在地址存储电路28中，以后，对存储在地址存储电路28中的地址，控制更新计数器15产生的更新地址，以使其更新周期缩短，这样来保证数据的可靠性。更详细地讲，参照图8，在更新控制电路14中，地址存储电路28在ECC切换检测信号有效的时候，存储外部地址(行地址)，地址比较电路35，对存储在地址存储电路28中的地址和来自更新计数器15的更新地址进行比较，并把比较结果信号输出给更新调整电路27。更新调整电路27，接收到来自地址比较电路35的一致信号后，因为是发生了ECC纠正的地址，所以控制成使更新地址切换信号有效、更新周期缩短。另一方面，如果没有发生ECC的纠正，就维持更新周期的设定。另外，更新控制电路14还具有下面的功能当来自存取控制器22的信号表示没有检测出规定时间存取的时候，向更新计数器15输出自动更新激活信号。也就是说，更新调整电路27，接收来自存取控制器22的信号(图8的存取控制器输出)和定时器26的输出(超时输出)，当来自该存取控制器22的信号表示没有规定期间存取时，就向更新计数器15输出自动更新激活信号作为有效。更新计数器15，响应于该自动更新激活信号，向行解码器16输出更新地址。行解码器16响应于来自自动更新控制电路14的更新地址切换信号，选择性地输出外部行地址或更新地址。
存取控制器22，接收写入数据屏蔽信号/DM，当写入数据屏蔽信号/DM为有效的时候(低电平)，使指定的写放大器不被激活。也就是说，存取控制器22具有这样的功能对于在写入模式时连续附加给数据输入引脚的、预先设定的突发长度的写入数据，所谓写入突发数据中的不希望写入的数据，进行屏蔽使之不被写入。存取控制器22，被提供片选信号CS、写使能信号WE、输出使能信号OE和时钟信号CLK，从这些控制系统的信号输出表示模式的模式信号。
另外，存取控制器22，在写入数据屏蔽信号/DM不是有效的时候，能够使写放大器全部激活，而使读放大器全部成非激活。也就是说，如图5所示，存取控制器22使写放大器5a～d全部激活，使数据放大器6a～d全部非激活。
而且，如图6所示，存取控制器22具有等待时间设定电路24，响应于写入数据屏蔽信号/DM的状态、即输入的数据的比特数，调整行系列的地址缓冲器12、写缓冲器13、列系列的地址缓冲器17的控制时序。也就是说，如图11所示，此时，CLK为时钟信号，具有规定的最小周期。例如，通过把/CS(＝片选)设定成低电平，把/WE(写使能信号)设定成低电平，把/OE(输出使能信号)设定成高电平，进入到写入模式。然后，/DM(＝数据屏蔽信号)在低电平时进行数据屏蔽，在高电平时不进行数据屏蔽。根据写入数据屏蔽信号/DM，将使自外部输入的地址、数据为有效的时序(＝等待时间)设定如下当只使用外部输入数据时，因为不需要读出单元的数据的时间，所以将上述时序设定成不通过图6的延迟电路29的较短的等待时间(图11中的等待时间1)；当使用外部输入数据和单元的读出数据时，考虑读出单元的数据的时间，将上述时序设定成通过了图6的延迟电路29的较长的等待时间(图11中的等待时间2)。参照图6，等待时间设定电路24具有以来自时钟端子的时钟信号CLK为输入的延迟电路29；和选择器24，以延迟电路29的输出和来自时钟端子的时钟信号CLK为输入，根据写入数据屏蔽信号/DM的值选择输出其中一方。
另外，在图4中，记载的是外部地址端子10和IO数据端子11为分别独立的端子，但也可以如图7所示，通过存取控制器22的输出信号，分别控制地址缓冲器端子12、输出缓冲器端子21、输入缓冲器端子13，由此设成共用端子25。
下面，在图9a中表示本发明的第2实施方式。在本实施方式中，说明一种采用了实现比上述第1实施方式更高的可靠性的、使用了伪读的纠错比特的形成方法。在本实施方式中，也和图2所示的情况一样，以256比特的突发数据中192比特被屏蔽了的情况为例进行说明。在图2所示的上述实施方式中，被屏蔽的192比特，作为来自存储单元阵列核心块1b、1c、1d的伪读数据，通过数据放大器6b、c、d，直接被输入到ECC编码电路3中，而在本实施方式中，数据放大器6b、6c、6d的输出，与作为当时的单元数据1a至1d的纠错比特的9比特，由ECC解码电路7纠正后，被输入到ECC编码电路3中。这样一来，如图9b所示，即使是伪读数据含有错误时，即来自单元阵列核心块1c的伪读数据含有错误、C变成了C’时，ECC解码电路7，使用对原来的单元阵列核心块1a至1d的256比特数据A、B、C、D的纠错比特P1，把C’纠正成C，由此能够利用被更新的来自外部的数据A’和B、C、D，正确地把纠错比特更新成P2。
进而在图10中表示第3实施方式。在本实施方式中，对如下实施方式进行说明除上述的实施方式1、2之外，还具有延迟写入(レイトライト)功能，实现有连续性的突发写入。延迟写入功能就是在存在来自外部的写入请求的存储周期中，只是把被请求的写入地址、写入数据取入到半导体存储装置内部的寄存器R1、2、3中，该写入地址、写入数据会保持在寄存器R1、2、3中，直到有下一个写入请求。更具体地用图12的时序图详细说明。
在图12中，“*1”所表示的是没有延迟写入功能时的突发写入的例子。为方便起见，以突发长度为“8”的情况为例。此时，CLK为时钟信号，具有规定的最小周期。并且，例如，通过把/CS(＝片选)设为低电平、/WE(写使能信号)设为低电平、/OE(输出使能信号)设为高电平，而设定成写入模式。然后，从时刻t4到t7依次输入数据D0至D3。为了补充在时刻t4时没有被输入的D4至D7的数据，进行来自存储单元的伪读(图中(1)期间)。然后，在确定数据D3输入的时刻t8之前，存在等待(Wait)时间(图中(2)期间)，在数据D0至D3的所有数据聚齐了的时刻，合并该D0至D3的数据、和伪读数据D4至D7，进行ECC编码(图中(3)期间)，并把该编码后的数据写入到ECC单元(图中(4)期间)。也就是说，在连续的突发写入周期D3至D4中，无论如何，都要使由t8至t10的ECC编码和对ECC单元的写入时间引起的时间损耗明显。因此，在“*2”所示的第3实施方式中，利用延迟写入功能，使突发长度的数据聚齐之前的等待时间消失了。从时刻t4到t8，依次输入数据D0至D3。
在时刻t4，把在前面的写入周期输入的写入数据Dn-8至Dn-5从寄存器传送过来(图中(5)期间)，同时还从与在前面的写入周期输入的地址相对应的存储单元进行伪读(图中(6)期间)。在时刻t5，由前面周期的写入数据和与前面周期的写入地址相对应的伪读数据进行ECC编码(图中(7)期间)，在时刻t6，把该编码了的数据写入到ECC单元(图中(8)期间)。也就是说，通过利用延迟写入功能，在“*1”中，使在外部数据聚齐之前为空置时间的t5到t8消失，从而实现了有连续性的突发写入。另外，在本实施方式中，以数据屏蔽信号(/DM)固定的情况为例进行了说明，但不需要一定是固定的，也可以在突发周期的中途进行变更。
关于上面讲述的纠错比特的生成，是以有效模式下的操作为前提。也就是说，在有效模式时，频繁进行更新操作，数据的可靠性高。另一方面，在待机模式时，为了把电力消耗减少到极限，更新操作抑制在满足单元的保持特性的极限，而以低频率被进行。即，可以认为单元的数据被破坏的概率在待机模式的期间较高。因此，如果在有效时只进行纠错比特的生成，就能够生成可靠性更高的纠错比特。而利用该纠错比特纠正正常读出数据或伪读数据时，无论是待机模式还是有效模式，都没有关系。例如，可以利用在进入待机模式之前的有效模式时生成的纠错比特，在待机模式期间对单元进行自动检测，对被破坏的单元数据进行后台处理式的纠正，也可以在通过待机模式后的有效模式下进行同样的纠正。
ECC编码电路，以图1和图2所示的方法生成汉明代码。另一方面，在解码时也如图3所示的那样，ECC解码电路进行256比特的读出数据的生成，将读出数据通过读出缓冲器21每次64比特地进行突发输出。读出缓冲器21在读出时被激活，通过从存取控制器22输出的信号被控制。
另外，本发明不仅仅限于上述各实施方式，在本发明的技术思想的范围内，可以适当地改变各实施方式。
例如，在本实施方式中，对每1个突发处理第1至第4数据，但是，无需限定为4个的数据集。另外，也无需把1个数据限定为64比特。例如，256比特中最小写入数据长为1个字、即8比特也可以。这种情况下，从对应的存储单元伪读248比特。另外，与存储核心之间的存取比特数是以256比特为例进行了说明，但是根本不需要限定为这个比特数。另外，不需要把与外部的存取比特数、例如与输入输出引脚连接的外部写入读出总线的位宽限定为64比特。也就是说，本发明可以适用于能够进行突发读出写入操作的存储器。也就是说，只要是内部核心进行预取操作的，本发明就可以适用。另外，在本实施方式中，对数据放大器DA导入/RE，但是也可以导入/WE，把数据放大器DA的构成在/WE为高电平的时候激活(写放大器WA在/WE为低电平的时候被激活)。另外，在图4中，是由写入数据屏蔽信号/DM判断数据的有效性，但是也可以如图13所示的一种具有突发功能的存储器，利用表示突发结束的突发终止信号(/BT)。也就是说，在突发操作中一旦输入中止命令(/BT输入从高变为低)，该时刻以后的数据就变为无效。在图13所示的例中，第2突发写入的数据D8至D11被输入后，/BT信号下降，突发长度8之中不足4比特。但是，在图中的(4)期间，把与确定的地址相对应的突发长度的数据伪读，由此通过该伪读数据和到中途的数据D8至D11进行ECC编码(图中(5)期间)，在图中的(6)期间存储至ECC单元即可。
本发明如上所述，但作为上位概念提出在ECC编码处理为规定比特的情况下，当该规定比特所需要的写入数据只有一部分被导入时，由存储在存储单元中的数据补充其不足的数据。
权利要求
1.一种半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成上述纠错比特。
2.一种半导体存储装置，其特征在于，具有写放大器，接收从外部导入的第1数据；第1存储单元组，存储了与和上述第1数据相关的地址相对应的第2数据；纠错比特生成电路，根据上述第1和第2数据生成纠错比特；第2存储单元组，存储上述第1数据；和第3存储单元组，存储上述纠错比特。
3.根据权利要求1所述的半导体存储装置，其特征在于，还具有错误检查纠正电路，在上述纠错比特生成电路利用存储于上述存储单元中的数据生成纠错比特时，利用纠错比特对存储在上述存储单元中的数据进行纠正。
4.根据权利要求1所述的半导体存储装置，其特征在于，上述半导体存储装置还具有存取控制器电路，上述存取控制器电路具有等待时间设定电路，该等待时间设定电路根据从外部导入的数据数，使输入上述数据或地址的时序可变。
5.根据权利要求4所述的半导体存储装置，其特征在于，上述半导体存储装置还具有更新控制电路，该更新控制电路具有设定更新的周期的定时器，上述定时器实现与上述存取控制器电路的输出模式相对应的更新周期。
6.根据权利要求1所述的半导体存储装置，其特征在于，上述半导体存储装置具有延迟写入用的地址寄存器和数据寄存器，通过在上述数据寄存器中存储的与前面周期的地址相对应的写入数据、和与前面周期的地址相对应的在存储单元中存储的数据，生成纠错比特。
7.根据权利要求2所述的半导体存储装置，其特征在于，输入上述地址的端子和输入输出上述数据的端子被共用。
8.一种半导体存储装置，把规定比特的数据一并写入到多个存储单元，其特征在于，当上述规定比特的数据中的部分数据因屏蔽信息而没有被存储到对应的存储单元时，利用存储于上述对应的存储单元中的数据生成纠错比特。
9.根据权利要求8所述的半导体存储装置，其特征在于，上述规定比特的数据作为突发模式被导入。
10.根据权利要求8所述的半导体存储装置，其特征在于，上述半导体存储装置，其存取比特长度比向存储单元存取的存取比特长度还小，具有ECC编码电路，在写入时，与一个存取地址相对应，从外部接收了向上述存储单元存取的存取比特长度的数据时，利用该接收的数据生成纠错比特；和ECC解码电路，在读出时，与一个存取地址相对应，根据上述存储单元的存取比特长度的数据和对应的纠错比特，进行ECC解码，上述ECC编码电路，在写入时，与一个存取地址相对应接收的数据比向上述存储单元存取的存取比特长度还少时，利用存储在与该存取地址对应的存储单元中的数据生成纠错比特。
11.根据权利要求1所述的半导体存储装置，其特征在于，当上述半导体存储装置，搭载有突发模式，在上述突发模式下被导入的n个数据被屏蔽而只有一部分时，利用导入的上述一部分的数据和存储于存储单元中的数据生成纠错比特。
12.根据权利要求1所述的半导体存储装置，其特征在于，上述半导体存储装置具有突发长度n的突发功能，并具有第1至第n写放大器，把依次输入的n个写入数据分别向第1至第n个单元块进行输出；ECC编码电路，接收上述第1至第n写放大器的输出，生成纠错、检测用的代码，并存储在ECC代码单元区域中；和第1至第n数据放大器，读出来自上述第1至第n单元块的数据，对于n个写入数据中被屏蔽指定的写入数据，将从对应的地址的单元块经由对应的数据放大器读出的数据，输入到上述ECC编码电路，在上述ECC编码电路中，利用n个写入数据中被输入的写入数据和读出的数据，生成相对于n个数据的纠错、检测用的代码，并存储在上述ECC代码单元区域中。
13.根据权利要求12所述的半导体存储装置，其特征在于，具备ECC解码电路，从上述ECC代码单元区域输入来自上述第1至第n数据放大器的第1至第n读出数据、和与上述第1至第n读出数据对应的纠错、检测用的代码，进行纠错，上述ECC解码电路的输出，相对上述ECC编码电路，被作为上述第1至第n单元块中至少一个单元块的读出数据，输入到上述ECC编码电路。
全文摘要
本发明要解决的问题是当写入数据比由存储核心一并传送的数据量还少时，不能产生纠错比特。本发明的半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成上述纠错比特。更详细地讲，具有写放大器，接收从外部导入的第1数据；第1存储单元组，存储了与和上述第1数据相关的地址相对应的第2数据；纠错比特生成电路，根据上述第1和第2数据生成纠错比特；第2存储单元组，存储上述第1数据；和第3存储单元组，存储上述纠错比特。
文档编号G11C11/419GK1684200SQ20051006389
公开日2005年10月19日 申请日期2005年4月12日 优先权日2004年4月12日
发明者高桥弘行 申请人:恩益禧电子股份有限公司