专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及动态半导体存储装置，特别是涉及适用于该装置的存储元件部分的结构的有效技术。
背景技术：
例如，在动态随机存取存储器(DRAM)中，通过存储单元的晶体管，将电荷储存在电容器中，来存储信息。在DRAM中，随着高集成化、微细化的进展，存储单元占有的面积变小。
作为现有的DRAM的存储单元结构，例如，能举出非专利文献1中记载的结构。即，该存储单元结构为图28～图30所示的结构。图28是表示在作为本发明的前提讨论的现有技术的半导体存储装置中，存储单元的布局结构之一例图。图29是表示图28中的A-A’的断面结构之一例图。图30是表示图28的等效电路图。如图30所示，现有技术的DRAM在存储单元阵列MCA内的字线WL和位线BL的所希望的交点上有存储单元MC，一个存储单元MC由一个存储单元晶体管M1和一个电容器Cs构成。
存储单元阵列MCA的布局如图28所示，在岛状的元件激活区AA内，在成为字线WL的两条栅GM之间及其两侧，分别有扩散层区DIFF。其中，两条栅GM(字线WL)之间的扩散层区DIFF通过位线触点BC，连接在位线BL上。另一方面，两条栅GM两侧的扩散层区DIFF是存储结点SN，通过存储结点的触点SC，连接在电容器CAP(图中未示出)上。
另外，该元件激活区AA以外的地方成为用绝缘膜形成的元件分离区STI。因此，成为存储结点SN的扩散层区DIFF(SN)，成为其边界部的四边中除了连接在位线触点BC上的边以外的三边，由元件分离区STI覆盖。另外，存储单元阵列MCA的断面结构如图29所示，在相邻的电容器CAP之间有两条栅GM(字线WL)，成为两个存储单元的存储结点SN的两个扩散层区DIFF(SN)之间用元件分离区STI分离。
图28所示的存储单元阵列采用所谓的折叠型位线结构。该存储单元MC的大小为假设字线间距的1/2为最小加工尺寸F，栅长、栅宽W都为F，存储单元面积S为S＝4F(W+F)。因此，在增大了存储单元晶体管M1的栅尺寸的情况下，随着存储单元晶体管的栅宽W每增大F，存储单元面积S便增大4F2，芯片面积增大。
Jong-Wan Jung等七人，采用多金属栅的0.14微米的DRAM技术(A fully working 0.14μm DRAMtechnology with polymetal(W/WNX/Poly-Si)gate)，“2000年IEDM技术资料文摘(IEDM(International Electron DevicesMeeting)2000 Technical Digest)”，p.365-368发明内容可是，关于上述的DRAM技术，本发明者研究的结果，明确了以下问题。
例如，在DRAM中，与实现高集成化的同时，有必要实现高速工作。为了高速工作，使从存储单元电容器读出电荷、将电荷写入存储单元电容器高速化是重要的。
其中，例如在背景技术中所述的折叠型位线结构的存储单元中，伴随光刻技术的发展，存储单元晶体管的栅尺寸、栅宽缩小，存储单元面积减少。对应于该面积的减少，存储信息用的电容器的容量随着新材料的使用、电容器的立体化等，抑制了容量的减少。因此，能使信息保持时间继续维持与以往同等的性能。
另一方面，关于存储单元晶体管，从防止电容器储存电荷的泄漏的观点看，由于不能降低阈值电压，所以即使微细化有所进展，也不能降低字线振幅电压，不能促进栅氧化膜的薄膜化。因此，随着微细化，电流驱动力下降。其结果，在将规定的电荷量写入存储单元晶体管中的情况下，或者在从存储单元晶体管读出所储存的电荷的情况下，存在写入时间、读出时间长的问题。
具体地说，存储单元晶体管的电流驱动力和存取时间、循环时间的关系，在写入工作和读出工作中有如下关系。在DRAM中，在写入命令后输入预充电命令的情况下，与读出工作后的预充电工作不同，必须等待写入恢复时间，输入预充电命令。这是为了确保将写入数据可靠地写入存储单元中用的时间。如果存储单元晶体管的电流驱动力下降，则该写入恢复时间变得更长。另外，与此相伴随，循环时间变长。特别是在用NMOS晶体管构成存储单元晶体管的情况下，将高电压加在存储单元晶体管上，存储“H”(高电平)的工作延迟。
另一方面，在读出工作中，将存储单元电容器的电荷读出到位线中时的速度，极大地依赖于存储单元晶体管的电流驱动力。随着驱动力的下降，存储单元数据被读出到位线的时间变长，存取时间和循环时间变长。
因此，为了实现高速存取、缩短循环时间，提高存储单元晶体管的电流驱动力成为必要。为了提高存储单元晶体管的电流驱动力，考虑了升高栅压、或增大存储单元晶体管尺寸的方法。可是，栅压上升会使微细晶体管的可靠性下降，而且伴随着由升压电源电路的规模增大引起的芯片面积的增大。
本发明的上述的及其他目的和新的特征，从本说明书的记述及附图能清楚地看到。
对本申请中所公开的发明中具有代表性的方案的概要简单地说明如下。
本发明的半导体存储装置具有位线、配置在位线的延伸方向上的第一晶体管及第二晶体管、以及保持信息的电容元件，其中，第一晶体管的第一结点与第二晶体管的第一结点共用，且电容元件的一端共同连接，第一晶体管的第二结点和第二晶体管的第二结点分别独立地连接在位线上。
即，在位线和电容元件之间，由第一晶体管及第二晶体管构成的两个存储单元晶体管呈并联连接的结构，用这两个存储单元晶体管对电容元件进行读写，能提高电流驱动能力。
这里，例如第一字线和第二字线分别连接在上述第一晶体管的栅和上述第二晶体管的栅上。而且，工作时可以同时或者分时地将这些字线激活。
另外，本发明的半导体存储装置具有位线；与位线平行配置的多个第一扩散层区；分别连接位线和多个第一扩散层区的多个第一触点；分别在多个第一扩散层区之间各配置一个的多个第二扩散层区；分别配置在多个第二扩散层区中的多个第二触点；分别连接在多个第二触点上的多个电容器；以及分别在多个第一扩散层区及多个第二扩散层区之间各配置一个、沿着与位线交叉的方向延伸的多条字线。
另外，本发明的半导体存储装置具有多条位线；存储信息用的多个电容器；沿着与多条位线交叉的方向延伸、对应于多条位线延伸的方向以两条为一组配置了多条的多个字线对；分别与多条位线平行配置、沿多条位线延伸的方向呈连续的形状的多个元件激活区；在多个字线对分别包含的两条字线之间和多个元件激活区的交点附近形成的多个第二扩散层区；在多个字线对之间和多个元件激活区的交点附近形成的多个第一扩散层区；分别连接在多条位线上，分别在多个第一扩散层区中形成的多个第一触点；以及分别连接在多个电容器上，分别在多个第二扩散层区中形成的多个第二触点。
即，本发明的半导体存储装置这样构成连接在位线上的第一扩散层区和连接在电容器上的第二扩散层区，沿着位线方向交替地配置，在这些扩散层区之间具有字线。而且，在沿位线方向呈连续的形状的元件激活区上形成这些第一扩散层区及第二扩散层区，另外，在相邻的存储单元之间共有第一扩散层区。
利用这样的结构，能实现上述的两个存储单元晶体管并联连接在电容元件上的结构作为存储单元阵列结构。而且，这样的存储阵列结构成为适合于高集成化的配置结构。另外，通过使上述元件激活区及位线的形状例如呈沿位线方向连续的三角波形状等，能成为能确保电容器面积的配置结构等。
另外，构成存储器阵列时，在上述的存储单元阵列结构的周边，例如在其上下分别具有第一字驱动组、第二字驱动组等，左右分别具有第一读出放大器组、第二读出放大器组等。而且，存储单元阵列内的两个存储单元晶体管的栅压能用第一字驱动组和第二字驱动组进行各种各样的组合并供给。
作为其一例，例如，能举出从第一字驱动组和第二字驱动组，分别向两个存储单元晶体管中的各一个供给，或者从一个字驱动组向两个存储单元晶体管中的两者供给等。
而且，至此说明的结构特别适用于所谓的开放型位线结构的DRAM、以及双单元阵列方式的DRAM等。
如果简单地说明由本申请所公开的发明中具有代表性的方案获得的效果，那就是，能实现半导体存储装置的高速工作或高集成化。
图1是表示在本发明的实施方式1的半导体存储装置中，其存储单元阵列的一例的布局图。
图2是表示对应于图1中的存储单元布局的等效电路图。
图3是表示在本发明的实施方式2的半导体存储装置中，其存储单元阵列的一例的布局图。
图4是表示在本发明的实施方式3的半导体存储装置中，其存储单元阵列的一例的布局图。
图5是表示在本发明的实施方式4的半导体存储装置中，关于具有实施方式1～3的存储单元阵列的DDR-SDRAM，其总体块结构内的一部分块的电路框图。
图6是表示在图5所示的电路框图中，存储器阵列内的结构之一例的详细框图。
图7是表示在图6所示的存储器阵列中，子字驱动块的结构之一例的电路图。
图8是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构之一例的图。
图9是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。
图10是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。
图11是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。
图12是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。
图13是表示在图6所示的存储器阵列中，读出放大块的结构之一例的电路图。
图14是表示在图5所示的DDR-SDRAM中，其读出工作之一例的波形图。
图15是表示在图5所示的DDR-SDRAM中，其写入工作之一例的波形图。
图16是表示图1中的A-A’之间的断面结构之一例的主要部分剖面图。
图17是表示图1中的断面结构之一例的主要部分剖面图，(a)是表示B-B’之间的断面结构的图，(b)是表示C-C’之间的断面结构的图。
图18是表示图4中的A-A’之间的断面结构之一例的主要部分剖面图。
图19是表示图4中的断面结构之一例的主要部分剖面图，(a)是表示B-B’之间的断面结构的图，(b)是表示C-C’之间的断面结构的图。
图20是表示本发明的实施方式5的半导体存储装置中，关于具有实施方式1～3的存储单元阵列的双阵列方式的DDR-SDRAM，其存储单元阵列及读出放大块的结构之一例电路图。
图21是表示在具有图20所示的结构的DDR-SDRAM中，其读出工作之一例的波形图。
图22是表示在具有图20所示的结构的DDR-SDRAM中，其写入工作之一例的波形图。
图23是表示在本发明的实施方式6的半导体存储装置中，关于具有地址一并输入方式和由实施方式1～3的存储单元阵列构成的双阵列方式的存储器，其存储单元阵列及读出放大块的结构之一例电路图。
图24是表示在具有图23所示的结构的存储器中，其读出工作之一例的波形图。
图25是表示在具有图23所示的结构的存储器中，其写入工作之一例的波形图。
图26是表示在本发明的实施方式6的半导体存储装置中，关于具有地址一并输入方式和由实施方式1～3的存储单元阵列构成的双阵列方式的存储器，其总体块结构内的一部分块的电路框图。
图27是表示在图26所示的存储器中，其外部工作之一例的定时图。
图28是表示在作为本发明的前提讨论的现有技术的半导体存储装置中，存储单元的布局结构之一例图。
图29是表示图28中的A-A’的断面结构之一例图。
图30是表示图28的等效电路的图。
具体实施例方式
以下，根据附图详细说明本发明的实施方式。另外，在说明实施方式用的全部图中，作为原则对同一部件标以同一标记，省略其重复的说明。另外，MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)的电路记号不带箭头者表示N型MOSFET(NMOS晶体管)，与带箭头者表示P型MOSFET(PMOS晶体管)相区别。以下将MOSFET称为MOS晶体管。
(实施方式1)图1是表示在本发明的实施方式1的半导体存储装置中，其存储单元阵列的一例的布局图。图2是表示对应于图1中的存储单元布局的等效电路图。
如图2所示，本发明的实施方式1的半导体存储装置，在存储单元阵列MCA内的字线WL和位线BL的所希望的交点上有存储单元MC，一个存储单元MC由两个存储单元晶体管MT1、MT2、以及将信息作为电荷存储用的一个电容器Cs构成。在存储单元MC内，两个存储单元晶体管MT1、MT2的源端子/漏端子的一端和电容器Cs的一端共同连接在存储结点SN(第一结点)上，存储单元晶体管MT1、MT2的另一端(第二结点)分别独立地连接在位线BL1上。
在图1所示的布局中，在使字线WL的布线间距为2F(F最小加工尺寸)的情况下，位线BL也以大约2F的间距布线。这时，作为存储单元晶体管的栅宽的扩散层区DIFF的宽度为F，由于两个存储单元晶体管连接在一个存储单元电容器上，所以存储单元晶体管的总栅宽为2F。
另外，这时由图1可知，存储单元MC的面积为8F2(2F×4F)。另外通过扩大扩散层区DIFF的宽度，也能扩大存储单元晶体管的栅宽，这时的存储单元面积S和栅宽W的关系能用S＝4F(W/2+F)表示。在将存储单元晶体管的总栅宽增加了F的情况下，面积增加部分为2F2。
这里，说明布局图的详细情况。在图1所示的布局中，配置一个存储结点的触点SC(第二触点)，而且在成为存储结点SN的扩散层区DIFF(SN)(第二扩散层区)的两侧，配置晶体管MT1和MT2。两个晶体管MT1、MT2将扩散层区DIFF(SN)作为漏、或作为源共用。配置在该扩散层区DIFF(SN)两侧的晶体管MT1、MT2的栅GM，分别作为字线WL用，互相平行配置。连接在同一存储单元上的两条字线，在与存储单元阵列MCA中的任意的位线的交点上构成存储单元MC。
在成对的字线WL之间，沿着字线WL延伸的方向只配置存储结点的触点SC的列(第二触点列)。存储结点的触点SC，是将存储信息用的电容器CAP的一侧电极和存储单元晶体管的扩散层区DIFF(SN)连接起来用的触点。
另一方面，在连接在相邻的存储单元上的两条字线之间(字线WL对和连接在相邻的存储单元上的字线WL对之间)，沿着字线WL延伸的方向只配置位线触点BC(第一触点)的列(第一触点列)。换句话说，配置存储结点的触点SC，对应于成为存储结点SN的扩散层区DIFF(SN)，在配置在其两侧的栅GM的相反一侧的扩散层区CIFF(第一扩散层区)中，分别配置位线触点BC。
各个位线触点BC还共有相邻的存储单元的存储单元晶体管及各源或漏。而且，各个位线触点BC连接在平行于配置了存储结点的触点SC及位线触点BC的扩散层列(元件激活区AA)布线的共用的位线BL上。在这样的布局中，存储结点的触点SC和位线触点BC交替地配置在与位线BL平行配置的扩散层列上。另外，在本实施方式1中，连接在共用的位线BL上的存储单元的存储结点的触点SC相对于位线BL全部配置在同一侧。
作为字线WL的栅GM互相平行地布线成直线。另一方面，位线BL布线成周期为4F的例如呈三角波形状的波形。与位线BL相同，与位线BL平行配置的扩散层列(元件激活区AA)也配置成周期为4F的波形，而且呈半周期与位线BL不同的相位。即，位线BL和扩散层列以位线BL延伸的方向为轴，分别呈轴对称的形状。
而且，位线触点BC配置在扩散层列沿铅直方向与位线BL重合的部分上，存储结点的触点SC配置在扩散层列沿铅直方向与位线BL不重合的恰好偏移F的部分上。因此，同一位线BL上的位线触点BC的中心线和连接在位线BL上的存储单元MC的存储结点的触点SC的中心线分离大约F/2。每一个存储单元MC包括一个存储结点的触点SC和一个位线触点BC，所以存储器阵列MCA上的存储结点的触点SC和位线触点BC的数量相等。
可是，在用图28说明的现有技术的存储单元布局中，成为存储结点SN的边界部的四条边内、构成存储单元晶体管的边以外的三条边成为与元件分离区STI的边界部。可是，在图1所示的存储单元布局中，由于将所有的扩散层区DIFF的两侧用于晶体管，所以各扩散层区DIFF的两边成为与元件分离区STI的边界部，与元件分离区STI的边界部的长度与现有的布局相比，约为后者的2/3。
说明应用了本布局的DRAM存储器阵列的断面结构的一例。
图16是表示图1中的A-A’之间的断面结构的一例的主要部分剖面图。图16是存储信息的电容器CAP配置在位线BL的上层上的情况的例子。另外，本布局即使对电容器CAP配置在位线BL的布线层下方的断面结构也能适用。
在图16中，存储单元阵列MCA配置在P型半导体区PWEL中。如图所示，该P型半导体区PWEL配置在被配置在下层的N型半导体区DWEL上。用通常的CMOS工艺中的杂质扩散等技术，在P型基板p-Sub上形成P型半导体区PWEL、N型半导体区DWEL。除了图16所示的结构以外，在P型基板p-Sub上直接形成P型半导体区PWEL也没关系。
在存储单元阵列MCA中，存储单元晶体管的沟道和扩散层DIEF分别以大约F的宽度交替地配置在P型半导体区PWEL上。如图1所示，由于将所有的扩散层区DIFF的两侧作为晶体管利用，所以在图16中，存储单元阵列MCA内不包括元件分离区STI。因此，不存在元件分离区STI和扩散层区DIFF的边界部，所以不容易引起由于两者之间的应力不同而产生的晶体缺陷等，具有能防止存储单元MC的不良的优点。
P型半导体区PWEL在与存储单元阵列MCA相邻配置的读出放大块SAB或子字驱动块SWDB中，供给所希望的基板电位VBB。在图16中，示出了相邻的读出放大块SAB的剖面图的一部分，在此情况下，在读出放大块SAB中，例如配置P型扩散区PDIFF，将基板电位VBB供给P型半导体区PWEL。为了将存储单元晶体管的阈值电压设定为所希望的电压，在存储单元晶体管是NMOS晶体管的情况下，负电源被用于基板电位VBB。
读出放大块SAB的P型半导体区和存储单元阵列MCA的P型半导体区既可以导电性地连接，也可以电气性地分离。由于共同连接而不需要分离区的面积，所以有能减少面积的优点。另一方面，如果使存储单元阵列MCA的P型半导体区和读出放大块SAB的P型半导体区的电位分离，则能将读出放大块SAB的NMOS晶体管的基板电位VBB设定得与存储单元阵列MCA不同，能防止阈值电压的上升，有能实现高速工作的优点。
另外，虽然图16中未示出，但存储单元晶体管的栅GM例如由添加了N型杂质的多晶硅、以及用钨(W)等制成其衬里构成。用钨(W)制成衬里，来实现低电阻化。另外，读出放大块SAB或子字驱动块SWDB中的NMOS晶体管的栅GN也同样构成。
另一方面，读出放大块SAB或子字驱动块SWDB中的PMOS晶体管的栅GP，也可以与上述的存储单元晶体管的栅GM或NMOS晶体管的栅GN同样构成，即使是添加了P型杂质的多晶硅、以及为了使其低电阻化而用钨(W)制成衬里的结构也没关系。如果用添加了N型杂质的多晶硅构成PMOS晶体管的栅GP，则有能简化加工工序的优点。另一方面，如果用添加了P型杂质的多晶硅构成，则PMOS晶体管的沟道结构呈表面沟道结构，所以有提高晶体管的电流驱动力、谋求改善短沟道特性的优点。另外，这时，如果与PMOS晶体管同样地构成存储单元晶体管的栅GM，则栅GM和基板的功函数差增大，具有即使基板中不添加杂质，也能设定成大的阈值电压的优点。
对作为存储单元晶体管的源和漏的两个扩散层区DIFF来说，在一个扩散层区DIFF上设置位线触点BC，在另一个扩散层区DIFF(SN)上设置存储结点的触点SC。对栅GM来说，最好自行调整地形成该位线触点BC及存储结点的触点SC。因此，能缩短栅GM和触点中心之间的距离，能缩小存储单元面积、芯片面积。
另外，由于位线触点BC和存储结点的触点SC即使对扩散层区DIFF也自行调整地形成触点，所以能缩小存储单元面积。另外，也可以用相同的工艺同时形成位线触点BC和存储结点的触点SC。因此，能简化加工工序，另外，由于在所有的扩散层区DIFF中有位线触点BC、或存储结点的触点SC中的某一者，所以具有形成位线触点BC、存储结点的触点SC时能用扩散层区DIFF的掩模图形的优点。
第二位线触点BC2配置在位线触点BC上。位线BL布线在第二位线触点BC2上。从高速工作的观点看，位线BL最好用钨(W)等电阻低的金属构成。另外，存储单元阵列MCA上用于位线BL的布线层，即使在读出放大块SAB中也能作为位线BL利用。在读出放大块SAB中，扩散层区和位线BL的连接，能用采用通常的CMOS工艺形成的触点CNT。
第二存储结点的触点SC2配置在存储结点的触点SC上。根据图1所示的布局可知，第二存储结点的触点SC2配置在两条位线BL之间，所以最好用对位线BL自行调整型来形成。或者，最好将位线BL的布线宽度形成得比最小加工尺寸细。
在第二存储结点的触点SC2上，形成存储信息用的电容器CAP。电容器CAP通过立体化，能增大表面积，增大容量。在图16中，例如表示凹型的电容器。电容器CAP的绝缘层I采用例如五氧化钽(Ta2O5)、氮化硅(SiN)、氧化铝(AlO)、氧化铪(HfO)等介电常数大的材料，将绝缘层I夹在中间连接存储结点的触点SC的电极中，采用例如氮化钛(TiN)或钌(Ru)等金属、或多晶硅Poly-Si等。
与连接存储结点的触点SC的电极相反一侧的电极成为在存储单元阵列MCA上共用的阳极PLT。阳极PLT最好用金属材料等电阻低的材料构成。通过这样处理，能降低使存储单元阵列MCA工作时发生的阳极电源的变化引起的作用于位线BL或字线WL上的噪声。
图17是表示图1中的断面结构之一例的主要部分剖面图，(a)是表示B-B’之间的断面结构图，(b)是表示C-C’之间的断面结构图。在该B-B’之间的断面结构中，示出了通过存储结点的触点SC、SC2的断面。如图17(a)所示，扩散层区DIFF和元件分离区STI分别以最小加工尺寸F大小的间距配置。存储结点的触点SC配置在宽度为F的扩散层区DIFF(SN)上。同样，如图17(b)所示，扩散层区DIFF和元件分离区STI分别以最小加工尺寸F大小的间距配置。位线触点BC配置在宽度为F的扩散层区DIFF上。
以上，通过采用本实施方式1的半导体存储装置，能获得例如如下的效果。
通过采用图1所示的布局，所以对应于最小加工尺寸F，在面积为8F2的存储单元MC中，能使晶体管的栅宽为最小加工尺寸F的两倍，能增大电流驱动力。由此，能缩短写入时间和读出时间，能实现高速工作。
另外，在增大了存储单元晶体管的栅宽W的情况下，每个栅宽F，在现有的布局中存储单元面积增大为4F2，与此不同，在本布局中只增大为2F2，所以在增大了栅宽的情况下能缩小存储单元面积，能兼顾确保高集成化和电流驱动力两方面。
另外，在扩散层区DIFF和元件分离区STI的边界部上，引起晶体缺陷的可能性高，成为电流泄漏的原因。如本布局所示，由于扩散层区DIFF和元件分离区STI的边界部的长度变短，所以能减少该边界部上的泄漏电流，能提高保存时间。另外，由此能实现低功耗。
另外，通过将元件激活区AA从采用现有技术的岛状配置改变为波状配置，有容易微细加工的优点。另外，由于对应于一个电容器有两个存储单元晶体管，所以即使在一个晶体管工作不良的状态下，也能进行读出、写入工作，能降低单元的不良率。
(实施方式2)图3是表示在本发明的实施方式2的半导体存储装置中，其存储单元阵列的一例的布局图。图3所示的存储单元阵列与上述的图1不同，位线及扩散层列的布线图形的特征为布线成周期为8F的波形。
位线触点BC配置在位线BL和扩散层列(元件激活区AA)交叉的部分上，存储结点的触点SC配置在位线BL和扩散层列在铅直方向上不重合地恰好偏移F的位置上。连接在位线BL上的存储单元MC的存储结点的触点SC交替地配置在位线BL的上下。如果这样做，则如上所述，由于位线BL、扩散层列的波形的周期不仅为8F，而且配置在存储结点的触点SC上的电容器的中心之间的距离变长，所以有电容器的形成容易、或电容器的容量能增大的优点。
除此以外的结构与上述的图1相同。本实施方式2的等效电路与图1相同，用图2表示。关于断面结构也与上述的图1相同，适合采用将电容器CAP配置在如图16、图17所示的位线BL的布线层上的结构。另外，也能采用将电容器CAP配置在位线BL的布线层下方的结构。
作为存储单元晶体管的栅宽的扩散层区DIFF的宽度为F，所以连接在一个存储单元电容器和位线BL之间的存储单元晶体管的总栅宽为2F。这时的存储单元MC的面积，每一位为8F2。另外也能增大栅宽，该情况下的存储单元面积S和栅宽W的关系能用S＝4F(W/2+F)表示，与现有的布局相比，能增大每单位面积的栅宽。
以上，通过采用本实施方式2的半导体存储装置，能获得例如以下效果。
与上述的实施方式1的情况相同，与现有型的布局相比，能增大每单位面积的晶体管栅宽，能提高电流驱动力。另外，能兼顾高电流驱动力和高集成化两者。另外，由于能缩短扩散层区和元件分离区的边界长度，所以能减少泄漏电流，能提高保存时间。另外，即使在存储单元的两个晶体管中一个晶体管工作不良的状态下，也能进行读出、写入工作，具有能降低单元的不良率的优点。
而且，与实施方式1相比，由于电容器中心之间的距离大，所以电容器的形成容易，同时能增大容量。另外，位线及扩散层列的波形布线的周期能从图1所示的4F增大到8F，适合微细加工。
(实施方式3)图4是表示在本发明的实施方式3的半导体存储装置中，其存储单元阵列的一例的布局图。图4所示的存储单元阵列与上述的实施方式1、2的情况不同，位线及扩散层列在铅直方向上完全平行地配置，呈适合于在位线布线层下方形成电容器的布局。
如果采用这样的布局，则由于位线及扩散层列在铅直方向上完全平行地配置，所以位线及扩散层列的加工、形成容易。另外，与上述的实施方式1、2的情况相同，作为存储单元晶体管的栅宽的扩散层区的宽度为F，所以连接在一个存储单元电容器和位线BL之间的存储单元晶体管的总栅宽为2F。这时的存储单元MC的面积，每一位为8F2。另外也能增大栅宽，该情况下的存储单元面积S和栅宽W的关系能用S＝4F(W/2+F)表示，与现有的布局相比，能增大每单位面积的栅宽。
说明采用了本布局的DRAM存储器阵列的断面结构的一例。
图18是表示图4中的A-A，之间的断面结构之一例的主要部分剖面图。本断面结构的特征在于存储信息的电容器CAP配置在比位线BL低的下层上。另外，该断面结构也能适用于上述的图1或图3所示的布局，但用于图4所示的布局的情况为最好。
在图18中，基板、P型及N型半导体区的结构、以及栅GM、GN、GP的结构与上述的图16相同。另外，与图16的情况相同，最好对栅GM自行调整地形成存储单元晶体管的源、或配置在漏上的位线触点BC及存储结点的触点SC。这样做，能缩短栅GM和触点之间的距离，能缩小存储单元面积第二位线触点BC2配置在位线触点BC上。为了连接配置在电容器CAP的上层上的位线BL和位线触点BC，而形成第二位线触点BC2。由于第二位线触点BC2通过相邻的电容器之间，所以最好用完成尺寸比最小加工尺寸小的直径来形成。这样做，不仅能防止与电容器的电极短路，而且能增大电容器的占有面积，具有能增大电容器容量的优点。
另外，在图18中，虽然示出了位线触点BC和第二位线触点BC2用不同的工序形成的图，但也可以同时形成位线触点BC和第二位线触点BC2。在此情况下，具有能实现加工工序简单化的优点。
另外，与图16相同，位线BL配置在第二位线触点BC2上。从高速工作的观点看，最好用钨(W)或铝(Al)等电阻低的金属构成位线BL。另外，在存储单元MCA上用于位线BL的布线层，在读出放大块SAB中也作为位线利用。
在读出放大块SAB中，为了连接扩散层区和位线BL，使用按照通常的CMOS工艺形成的触点CNT。另外，该触点CNT即使用与上述的位线触点BC和第二位线触点BC2同样的工艺来形成也没关系。在此情况下，具有能简化加工工序的优点。第二存储结点的触点SC2配置在存储结点的触点SC上。在第二存储结点的触点SC2上形成CAP。电容器CAP与上述的图16相同。
图19是表示图4中的断面结构之一例的主要部分剖面图，(a)是表示B-B’之间的断面结构的图，(b)是表示C-C’之间的断面结构的图。在B-B’之间的断面中，示出了通过存储结点的触点SC、SC2的断面。
如图19(a)所示，扩散层区DIFF和元件分离区STI与上述的图17(a)相同，分别以最小加工尺寸F大小的间距配置。存储结点的触点SC配置在宽度为F的扩散层区DIFF(SN)上。与其相同，在图19(b)中，扩散层区DIFF和元件分离区STI也分别以最小加工尺寸F大小的间距配置。位线触点BC配置在宽度为F的扩散层区DIFF上。
以上，通过使用本实施方式3的半导体存储装置，例如能获得如下的效果。
与至此说明的实施方式1、2相同，与现有型的布局相比，能增大每单位面积的晶体管栅宽，能提高电流驱动力，另外能兼顾电流驱动力的提高和高集成化这两者。另外，由于能缩短扩散层区和元件分离区的边界长度，所以能减少泄漏电流，能提高保存时间。另外，即使在存储单元的两个晶体管中一个晶体管工作不良的状态下，也能进行读出、写入工作，具有能降低单元的不良率的优点。
而且，与上述的实施方式1、2的情况相比，由于位线及扩散层区的图形呈直线，所以容易形成各自的图形，具有适合微细加工的优点。
(实施方式4)在实施方式4中，以将在实施方式1～3中说明过的存储单元阵列用于同步DRAM(SDRAM)的情况为例，说明该SDRAM的结构及工作等。另外，这里以双倍数据传输率型的SDRAM(DDR-SDRAM)为例进行说明。
图5是表示在本发明的实施方式4的半导体存储装置中，关于具有实施方式1～3的存储单元阵列的DDR-SDRAM，其总体块结构内的一部分块的电路框图。各电路块按照在输入控制信号的定时(timing)信号生成电路TCG中形成的内部控制信号的定时进行工作。
在被输入定时生成电路TCG中的控制信号中，有按照时钟信号CLK、/CLK的定时输入的芯片选择信号/CS、行地址选通信号/RA、列地址选通信号/CAS、写入启动信号WE。这些控制信号和地址信号的组合称为命令。时钟启动信号CKE决定时钟信号的有效与无效。另外，输入输出屏蔽信号DQM是为了屏蔽从输入输出端子(DQ0、...、DQn)输入输出的数据而控制数据输入输出缓冲器I/O B用的信号。
电源发生电路VG将字线升压电平(VWH)、基板电位(VBB)、阵列电压(VDL)、外围电路电压(VCL)、字线非选择电平(VWL)等供给电路。
在SDRAM中，采用从地址输入端子(A0、A1、...、An)分时(时间分割)输入行地址或列地址的多地址方式。从地址输入端子输入到行地址缓冲器XAB中的行地址，在行地址译码器X-DEC中被译码，选择存储器阵列(MA)中的一条特定字线。与此相对应，一个字大小的存储单元呈选择状态。接着，如果列地址被输入列地址缓冲器YAB中，则再由列地址译码器Y-DEC选择进行读出或写入的存储单元。另外，SDRAM通常具有由存储地址指定的多个存储器阵列(或存储体(memory bank))，但该图中只代表性地示出了一个存储器阵列MA(BANK0)。
图6是表示在图5所示的电路框图中，存储器阵列内的结构之一例的详细框图。如图6所示，在一个存储器阵列MA(存储体BANK0)中，由根据行地址来选择字线的X-DEC和根据列地址来选择数据线的Y-DEC包围的多个存储区构成，该存储区包括呈矩阵状配置的子存储器阵列(存储单元阵列MCA)。虽然没有特别限制，但该存储器阵列MA采用分级字线方式，在存储器阵列MA的一边上，配置包括多个主字(main word)驱动器MWD(图中未示出)的主字驱动块MWDB。
连接在主字驱动块NQDB上的主字线MWL横跨多个子存储器阵列，设置在上层的金属布线层上。另外，列方向的选择采取从列地址译码器Y-DEC输出的多条列选择线(YS线)横跨多个子存储器阵列设置的共用Y译码器方式。这里，所谓子存储器阵列，表示用由多个子字驱动器SWD构成的子字驱动块SWDB和由多个读出放大电路构成的读出放大块(SAB)包围的最小存储器阵列块。而且，实施方式1～3所示的存储器阵列MCA能适用于这些子存储器阵列。
图7是表示在图6所示的存储器阵列中，子字驱动块的结构之一例的电路图。在子字驱动块SWDB上布线配置着由主字驱动器MWD驱动的主字线MWL；以及由行地址译码器X-DEC驱动的预译码信号FXB、以及用其反相信号从交叉区驱动的预译码信号FX的布线。
子字驱动器SWD由以下部分构成预译码信号FX被输入源中，主字线MWL连接在栅上，漏连接在字线WL上的PMOS晶体管；主字线MWL连接在栅上，字线WL连接在漏上，字线等待时电压VWL加在源上的NMOS晶体管；以及预译码信号FXB输入栅中，字线WL连接在漏上，字线等待时电压VWL加在源上的NMOS晶体管。该子字驱动块SWDB从多条主字线MWL中选择一条，另外，如果从多个预译码信号FX中选择一个，则由两者选择的字线WL被激活。
图8是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构之一例的图。在本结构中，从配置在存储单元阵列MCA的上下的子字驱动块SWDB-U和SWDB-D(第一字驱动器组和第二字驱动器组)中各引出驱动一个存储单元MC的两条字线WL中的一条。然后，在这样的存储单元MC集中的存储单元阵列MCA内，字线WL连接在上下两个子字驱动块SWDB-U和SWDB-D上。
在本结构中，由于被选择的存储单元MC的字线WL由上下的子字驱动块SWDB-U、SWDB-D驱动，所以具有能使读出存储数据时距离子字驱动块的远近端差缩小的优点。另外，在存储单元阵列MCA中，由于从子字驱动块SWDB-U、SWDB-D引出各两条字线WL，所以将相位移位法用于加工栅层时的光刻工序中时，具有能防止存储单元阵列和子字驱动块之间的字线的断线和短路的优点。
图9是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。在本结构中，与图8的结构相同，从配置在存储单元阵列MCA的上下的子字驱动块SWDB-U、SWDB-D中分别引出驱动一个存储单元MC的两条字线WL中的各一条。但是，与上述的结构不同，特征在于存储单元阵列MCA的字线WL每隔一条分别连接在上下的子字驱动块SWDB-U和SWDB-D上。
图10是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。在本结构中，使用上下的子字驱动块SWDB-U、SWDB-D共同驱动存储单元MC的两条字线WL。两条字线WL共同连接在存储单元阵列MCA的边界部上(存储单元阵列MCA和子字驱动块之间)，从上下两个子字驱动块SWDB-U、SWDB-D同时驱动。因此，能使读出存储数据时距离子字驱动块的远近端差缩小。
图11是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。在本结构中，连接在一个存储单元上的两条字线WL被连接在上下的子字驱动块SWDB-U、SWDB-D中的任意一个和存储单元阵列MCA之间的存储单元阵列MCA的边界部上，呈从上下某一个子字驱动块驱动的结构。图11的结构与图10的结构相比，虽然未缩小远近端差，但由于能使子字驱动器的个数减少一半，所以能减少子字驱动块SWDB-U、SWDB-D的面积，芯片面积的减少成为可能。
图12是表示在图6所示的存储器阵列中，存储单元阵列和子字驱动块的连接结构的另一例的图。在本结构中，特征在于从配置在存储单元阵列MCA的一边上的子字驱动块驱动与特定的位线BL交叉的所有的字线WL。因此，所有的字线WL以相同的定时工作，所以具有容易设定字线WL和读出放大器之间的启动定时容限(margin)的优点。
图13是表示在图6所示的存储器阵列中，读出放大块的结构之一例的电路图。读出放大块SAB(第一放大器组及第二放大器组)如图6所示，在存储器阵列MA内分别配置在存储单元阵列MCA的两侧。而且，图13所示的读出放大块SAB示出了所谓的开放型位线结构。即，一个读出放大电路连接在从左右的存储单元阵列MCA分别引出的各一个位线对BLt/b上，只配置相当于被引出的位线对BLt/b的数量的读出放大电路。
读出放大电路输出将位线对BLt/b之间的微小信号放大到规定的电压振幅的交叉耦合型放大器CC、等待时将位线对BLt/b设定为所希望的预充电电平的预充电电路PC、以及读出放大器中保持的数据，另外，配置将来自外部的写入数据写入读出放大器中用的IO门IOG。
交叉耦合型放大器CC由将相互的源共用，栅被连接在相互的漏上的一对NMOS晶体管；以及同样将源共用，栅被连接在相互的漏上的一对PMOS晶体管构成。NMOS晶体管和PMOS晶体管的源分别用位于读出放大块SAB内的交叉耦合型放大器CC，共同连接在NMOS共用源线NCS和PMOS共用源线PCS上。
共用源线NCS、PCS分别根据读出放大器激活信号φn、φp而连接在电源VSS、VDL上。另外，共用源线NCS、PCS在等待期间，根据位线预充电信号φPC，由配置在交叉区XA中的共用源预充电电路CSPC设定位线预充电电平。
预充电电路PC由根据预充电信号φPC控制的将位线预充电电平供给位线对BLt/b的开关、以及使位线对BLt/b之间短路的开关构成。图中，全部由NMOS晶体管构成。IO门IOG利用由列选择信号YS控制的开关，连接在输入输出线IOt/b和位线对BLt/b之间。从列地址译码器Y-DEC驱动列选择信号YS。
另外，读出放大块SAB的电路结构不限于这里所示的结构，如果是有同样功能的电路结构，那么即使是另外的结构也没关系。例如，即使采用众所周知的文献(例如，日本专利申请特开平2-246089号)中公开的那种过激方式也没关系。在此情况下，具有能实现高速工作的优点。
其次，用图14说明图5中的DDR-SDRAM的工作。
图14是表示在图5所示的DDR-SDRAM中，其读出工作的一例的波形图。图6中的存储单元阵列MCA和子字驱动块SWDB-U、SWDB-D的连接方法，即使是图8至图12中的任意一种，也能同样地工作。
在图14中，如果有效命令ACT与行地址被一并输入，则在内部进行地址的译码。因此，在对应的地址的读出放大块SAB中，位线预充电信号φPC转移成非激活状态。这里，由于预充电电路PC由NMOS晶体管构成，所以从激活状态的高电位电平(例如，字线升压电源VWH或位线振幅电压VDL)转移到接地电平VSS。因此，对应的存储单元阵列MCA的位线BL0t/b及读出放大块SAB的共用源线NCS、PCS的预充电停止。
其次，选择对应于输入的地址的字线WL。这时，被选择的字线WL中，连接在一个存储单元上的两条字线(例如，图2中的WL0、WL1、在图13中相当于与BL0t等交叉的两条字线WL)同时被激活。或者，为了降低字线升压电源VWH的峰值电流，也可以将字线WL0、WL1的激活定时错开。
被激活的字线WL0、WL1从字线等待时的电平VWL转移到字线选择电平VWH。因此，在存储单元MC中，两个晶体管的栅呈选择状态，存储结点SN和位线BLt连接，存储单元MC的数据被读出到位线BLt中。在图14中，示出了高电平(“H”)数据保存在连接在图13中的BL0t上的存储单元MC的存储结点SN中的情况。这时位线BL0t从预充电电平变成储存在存储结点SN中的电荷部分的高电压。
字线WL被激活，经过规定的期间后，NMOS读出放大器激活信号φn从非选择状态的接地电平VSS转移到激活状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH等)，NMOS交叉耦合被激活。几乎与此同时、或迟一些，PMOS读出放大器激活信号φp从非选择状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH等)，转移到激活状态的接地电平VSS，PMOS交叉耦合被激活。因此，位线BL0t/b中发生的微小信号电压被放大到位线振幅电压。在该状态下变成列命令输入等待状态。
实际的列命令能与该位线振幅达到充分的振幅的同时、或在其之前输入。这里，示出了从外部输入读出命令READ的例子。与读出命令READ同时输入欲读出的列地址。读出命令一旦被输入，根据同时输入的地址，从列地址译码器Y-DEC引出的列选择线YS从等待状态时的接地电平VSS转移到选择状态的高电位VCL(例如，位线振幅电压VDL等)，而呈激活状态。因此，保存在读出放大器中的数据被读出到输入输出线IOt/b中。此后，图14中虽然未示出，但数据通过主放大器、以及输入输出部而被输出到外部。
其次，说明输入了预充电命令PRE时的工作。在命令输入等待状态时，一旦输入了预充电命令，则被选择的字线WL便转移到非选择状态的字线等待时电平VWL。因此，读出放大器激活信号φn、φp呈非激活状态。读出放大器呈非激活状态后，位线预充电信号φPC呈激活状态，被激活的存储单元阵列MCA的全部位线BL和参考位线全部被设定成位线预充电电平。在本图中，位线预充电电平被设定为位线振幅电压的1/2即VDL/2。至此预充电工作结束。
其次，说明写入工作。图15是表示在图5所示的DDR-SDRAM中，其写入工作之一例的波形图。在图15中，输入了有效命令ACT后，读出放大器被激活，在输入列命令之前，与上述的读出工作相同。
进行写入工作时，在列命令输入等待状态下，同时输入行命令WRIT和写入地址。就是说，如图15所示，有时在有效命令之后立刻输入，或者有时在上述的读出命令READ之后输入。写入数据与命令、地址同时输入，或者在一个时钟循环时间后的上升、或下降时钟的边缘处输入。写入数据从输入输出引线DQ输入，被传输给内部输入输出线IOt/b。被传输的数据利用根据与行命令一起输入的行地址选择的列选择线YS，被写入到写入前的存储单元MC连接的读出放大电路中。
在读出放大电路中，根据从输入输出线IOt/b写入的数据，驱动位线对(例如BL0t/b)，将数据写入存储单元MC的存储结点SN中。在图15中，示出了读出数据对低电平单元，写入了高电平数据的波形图。预充电命令PRE输入后的内部工作，与上述的读出工作时说明的相同。
另外，本工作虽然说明了DDR-SDRAM的工作的一部分，但本发明的存储单元布局也能适用于通常的SDRAM或DDR2-SDRAM。另外，本存储单元布局，在用于存储单元晶体管的栅氧化膜难以薄膜化、存储单元晶体管的电流驱动力低而成问题的最小加工尺寸采用≤0.13um的工艺的半导体存储装置时，特别有益。
(实施方式5)在实施方式5中，将在实施方式1～3中说明的存储单元阵列应用于将1位存储在两个存储单元中的双单元阵列方式的SDRAM中，以该情况为例，说明其结构及工作。另外，与实施方式4相同，以DDR-SDRAM为例进行说明。
图20是表示本发明的实施方式5的半导体存储装置中，关于具有实施方式1～3的存储单元阵列的双阵列方式的DDR-SDRAM，其存储单元阵列及读出放大块的结构之一例电路图。如图20所示，本实施方式5的结构与实施方式4的结构不同，在存储单元阵列MCA和读出放大块SAB之间连接位线，以便存储单元MC被连接在对同一字线构成对的位线(例如，BL0t、BL0b)两者上。就是说，从同一存储单元阵列MCA将两条位线作为一对位线(第一位线对)引出到读出放大块SAB内的各读出放大电路(第一读出放大电路)中。
在此情况下，将高电平数据存储在两个存储单元MC中的某一个中，将低电平数据存储在另一个中。因此，由低电平数据决定存储单元数据的读出时间，所以能实现高速读出，同时读出时间对数据模式的依赖性小。另外，读出信号量与一个单元的工作相比，大约增大到两倍，所以不需要增大时间容限。鉴于这种情况，所以成为适合于高速工作的结构。
另外，在读出放大块SAB的结构中，交叉耦合型放大器CC、预充电电路PC、输入输出门IOG与实施方式4相同。但是，在本电路结构中，使一个读出放大块SAB成为配置在两侧的存储单元阵列MCA共有的结构。因此，共用栅SHR配置在读出放大块SAB内的存储单元阵列MCA一侧。共用栅SHR是用该栅信号SHRR、SHRL控制存储单元阵列内的位线和读出放大器内的位线的连接/分离的电路块。这样，由于在相邻的存储单元阵列中使读出放大块SAB共有，所以具有能减少读出放大块个数、能减少芯片面积的优点。
另外，除此以外的结构与实施方式4的情况相同。
其次，说明实施方式5的半导体存储装置的工作。图21是表示在具有图20所示的结构的DDR-SDRAM中，其读出工作之一例的波形图。存储单元阵列MCA和子字驱动块SWDB-U、SWDB-D的连接方法，即使在图8至12中的任意一种情况下也能同样地工作。
在图21中，如果有效命令ACT与行地址一并输入，则在内部进行地址的译码。因此，在对应的地址的读出放大块SAB中，位线预充电信号φPC转移成非激活状态。这里，由于预充电电路PC由NMOS晶体管构成，所以从激活状态的高电位电平(例如，字线升压电源VWH或位线振幅电压VDL)转移到接地电平VSS。因此，对应的存储单元阵列MCA的位线BL0t/b及读出放大块SAB的共用源线PCS、NCS的预充电停止。
在此前后，为了选择连接在读出放大块SAB上的存储单元阵列MCA，共用栅SHRR、SHRL都从字线升压电源VWH转移到接地电平VSS。在图21中，共用栅信号SHRL转移到接地电平VSS。
其次，选择对应于输入的地址的字线WL。这时，被选择的字线WL中，连接在一个存储单元上的两条字线(例如，图2中的WL0、WL1、在图20中相当于与BL0t/b等交叉的两条字线WL)同时被激活。或者，为了降低字线升压电源VWH的峰值电流，也可以将字线WL0、WL1的激活定时错开。
被激活的字线WL0、WL1从字线等待时的电平VWL转移到字线选择电平VWH。因此，在存储单元MC中，两个晶体管的栅呈选择状态，存储结点SN和位线BLt/b连接，存储单元MC的数据被读出到位线BLt/b中。这时，位线对BL0t/b、BL1t/b、...中的任意一条上都连接存储单元，另外，由于存储在存储单元中的数据存在互补的关系，所以高电平数据必定被读出到位线BL0t/b中的某一条上，低电平数据被读出到另一条上，位线BL0t/b对应于读出前的预充电电平VDL/2被上下驱动。
字线WL被激活，经过规定的期间后，NMOS读出放大器激活信号φn从非选择状态的接地电平VSS转移到激活状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH)等，NMOS交叉耦合被激活。几乎与此同时、或迟一些，PMOS读出放大器激活信号φp从非选择状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH)，转移到激活状态的接地电平VSS，PMOS交叉耦合被激活。因此，位线BL0t/b中发生的微小信号电压被放大到位线振幅电压。在该状态下变成列命令输入等待状态。
实际的列命令能与该位线振幅达到充分的振幅的同时、或在其之前输入。这里，示出了从外部输入读出命令READ的例。与读出命令READ同时输入欲读出的列地址。读出命令一旦被输入，根据同时输入的地址，从列地址译码器Y-DEC引出的列选择线YS从等待状态时的接地电平VSS转移到选择状态的高电位VCL(例如，位线振幅电压VDL)等，而呈激活状态。因此，保存在读出放大器中的数据被读出到输入输出线IOt/b中。此后，图21中虽然未示出，但数据通过主放大器、以及输入输出部而被输出到外部。
下面，说明输入了预充电命令PRE时的工作。在命令输入等待状态时，一旦输入了预充电命令，被选择的字线WL便转移到非选择状态的字线等待时电平VWL。因此，读出放大器激活信号φn、φp呈非激活状态。读出放大器呈非激活状态后，位线预充电信号φPC呈激活状态，被激活的存储单元阵列MCA的全部位线BL及参考位线全部被设定成位线预充电电平。在本图中，位线预充电电平被设定为位线振幅电压的1/2即VDL/2。至此预充电工作结束。
其次，说明写入工作。图22是表示在具有图20所示的DDR-SDRAM中，其写入工作之一例的波形图。在图22中，输入了有效命令ACT后，读出放大器被激活，在输入列命令之前，与上述的读出工作相同。进行写入工作时，在列命令输入等待状态下，同时输入行命令WRIT和写入地址。就是说，如图22所示，有时在有效命令之后立刻输入，或者有时在上述的读出命令READ之后输入。
写入数据与命令、地址同时输入，或者在一个时钟循环时间后的上升、或下降时钟的边缘处输入。写入数据从输入输出引线DQ输入，被传输给内部输入输出线IOt/b。被传输的数据利用根据与行命令一起输入的行地址选择的列选择线YS，被写入到写入前的存储单元MC连接的读出放大电路中。
在读出放大电路中，根据从输入输出线IOt/b写入的数据，驱动位线，将数据写入存储单元MC的存储结点SN中。这时，由于存储单元MC连接在位线对的每一条上，所以将低电平数据和高电平数据写入两个存储单元MC中。写入工作一旦结束，就变成列命令输入等待状态。预充电命令PRE输入后的内部工作，与上述的读出工作时说明的相同。
以上，通过使用本实施方式5的半导体存储装置，例如能获得以下效果。
在本结构中，由于一个存储单元MC中具有两个存储单元晶体管，所以与现有技术相比，能使其栅尺寸增大一倍，能使读出/写入速度高速化，并能提高芯片的工作速度。另外，由于将相反相成数据存储在两个存储单元MC中，所以能实现读出速度的高速化。另外，由于用两个存储单元MC存储1位，所以读出信号量增大，能实现高速工作。另外，由于用两个存储单元MC进行存储，所以存储1位的电荷量多，能增加保存时间。
另外，本实施方式5的结构及工作，虽然以DDR-SDRAM为例进行了说明，但不限于此，也能适用于通常的SDRAM、或DDR2-SDRAM。另外，本实施方式5的结构，最好应用于存储单元晶体管的栅氧化膜难以薄膜化、存储单元晶体管的电流驱动力低而成问题的最小加工尺寸采用≤0.13um的工艺的半导体存储装置。
(实施方式6)在实施方式6中，以应用了在实施方式1～3中说明过的存储单元阵列的情况为例，对具有将1位存储在两个存储单元中的双单元阵列方式、以及一并输入现有的SRAM这样的地址的方式的半导体存储装置，说明其结构及工作等。
图23是表示在本发明的实施方式6的半导体存储装置中，关于具有地址一并输入方式和由实施方式1～3的存储单元阵列构成的双阵列方式的存储器，其存储单元阵列及读出放大块的结构之一例的电路图。
在图23中，与实施方式5相同，将从同一存储单元阵列MCA引出的两条位线(例如BL0t/b)作为成对的位线(第一位线对)连接在同一读出放大电路(第一读出放大电路)上。这里，交叉耦合型放大器CC、预充电电路PC的结构与实施方式5相同。但是，如图23所示，交叉耦合型放大器CC(第一交叉耦合型放大电路)的共用源线NCS、PCS不共同连接，而是独立于每个交叉耦合电路分别连接在读出放大驱动器SAND、SAPD上。
写入门WG是利用列选择线YS和行写入屏蔽信号RWM<0:1>，将通过输入输出线IO0t/b、IO1t/b从外部送来的数据写入读出放大器及存储单元MC中用的电路块。读出门RG是将从存储单元MC中读出到读出放大器中的数据输出给输入输出线IO0t/b、IO1t/b用的电路决。
读出门RG这样构成，即，例如由把称为IO0t/b的成对位线分别进行栅连接，源共同连接的两个NMOS晶体管(第一晶体管对)；以及源分别连接在该NMOS晶体管各自的漏上，列选择信号YS输入栅中，漏分别连接在输入输出线IOt/b上的两个NMOS晶体管(第二晶体管对)构成。
另外，关于读出门RG，在本图中，不限于采取将上述的位线BLt/b连接在栅上的差动放大器的形式。另外，读出门RG和写入门WG虽然呈分离的结构，但即使是实施方式5中的IO门IOG这样的电路结构也没关系。另外，在本图中虽然省略了，但如上述的图20所示，但也可以这样构成将共用栅SHR连接在读出放大块SAB和存储单元阵列MCA之间，相邻的存储单元阵列MCA之间共有读出放大块SAB。因此，具有能减少读出放大块SAB的面积的优点。
其次，说明本实施方式6的半导体存储装置的工作。图24是表示在具有图23所示的结构的存储器中，其读出工作之一例的波形图。在图24中，与时钟CLK的上升边一致地输入读出命令READ。这时，表示读出工作的引线，或者用读写控制信号/RW表示输入信号的组合，命令输入时，读·写控制信号/RW呈高电平时表示读出工作，呈低电平时表示写入工作。
根据与读出命令同时输入的地址，在对应的地址的读出放大块SAB中，位线预充电信号φPC转移到非激活状态。这里，由于预充电电路PC由NMOS构成，所以从激活状态的高电位电平(例如，字线升压电源VWH或位线振幅电压VDL)转移到接地电平VSS。因此，对应的存储单元阵列MCA的位线BLt/b的预充电停止。
其次，选择对应于输入的地址的字线WL。这时，被选择的字线WL中，连接在一个存储单元上的两条字线(例如，图2中的WL0、WL1、在图23中相当于与BL0t/b等交叉的两条字线WL)同时被激活。或者，为了降低字线升压电源VWH的峰值电流，也可以将字线WL0、WL1的激活定时错开。
被激活的字线WL0、WL1从字线等待时的电平VWL转移到字线选择电平VWH。因此，在存储单元MC中，两个晶体管的栅呈选择状态，存储结点SN和位线BLt/b连接，存储单元MC的数据被读出到位线BLt/b中。在本结构中，连接在读出放大器上的两条位线BLt/b中的两者上连接着存储单元MCA，所以高电平数据必定被读出到例如位线对BL0t/b中BL0t、BL0b中的某一个中，低电平数据被读出到另一个中，位线BL0t/b对读出前的预充电电平VDL/2上下驱动。
在字线WL被激活的前后，列选择信号YS被激活。与此同时，在读出门RG中，将位线BLt/b连接在栅上的两个NMOS晶体管(第一晶体管对)的作为共用源线的行读出允许信号RRE从高电压电平VDL或位线预充电电平VDL/2转移到接地电平VSS。因此，栅受差动放大器型的读出门RG被激活。该栅受差动放大器型的读出门RG不直接连接位线BLt/b和输入输出线IO0t/b、IO1t/b，所以能将位线BLt/b的数据在读出放大器激活前输出给输入输出线IO0t/b、IO1t/b。因此，高速读出工作成为可能。
被读出到输入输出线IO0t/b、IO1t/b中的数据被输出给外围电路区的电路、或通过输出缓冲器被输出到外部。此后，字线WL被激活，经过规定的期间后，NMOS读出放大器激活信号φn从非选择状态的接地电平VSS转移到激活状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH等)，NMOS交叉耦合被激活。几乎与此同时、或迟一些，PMOS读出放大器激活信号φp从非选择状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH等)，转移到激活状态的接地电平VSS，PMOS交叉耦合被激活。因此，位线BLt/b中发生的微小信号电压被放大到位线振幅电压。因此，互补的数据被写回分别连接在位线BLt/b上的两个存储单元MC中。
从选择了字线WL开始经过了规定的期间后，被选择的字线WL转移到非选择状态的字线等待时电平VWL。因此，读出放大器激活信号φn、φp呈非激活状态。读出放大器呈非激活状态后，位线预充电信号φPC呈激活状态，被激活的存储单元阵列MCA的全部位线BL和参考位线全部被设定成位线预充电电平。在本图中，位线预充电电平被设定为位线振幅电压的1/2即VDL/2。至此预充电工作结束。
其次，说明写入工作。图25是表示在具有图23所示结构的存储器中，其写入工作之一例的波形图。在本结构中，是这样的例子为了与上述的高速读出工作一致地缩短写入循环时间，在读出放大器激活之前，进行将写入数据写入读出放大器中的工作。
在图25中，与时钟CLK的上升边缘一致地输入行命令WRIT。这时，表示读出工作的引线，或者用读写控制信号/RW表示输入信号的组合，命令输入时，读写控制信号/RW呈高电平时表示读出工作，呈低电平时表示写入工作。
根据与读出命令同时输入的地址，或者根据保存在芯片内部的地址缓冲器中的地址，在对应的地址的读出放大块SAB中，位线预充电信号φPC转移到非激活状态。这里，由于预充电电路PC由NMOS构成，所以从激活状态的高电位电平(例如，字线升压电源VWH或位线振幅电压VDL)转移到接地电平VSS。因此，对应的存储单元阵列MCA的位线BLt/b的预充电停止。
其次，选择对应于输入的地址的字线WL。这时，被选择的字线WL中，连接在一个存储单元上的两条字线(例如，图2中的WL0、WL1、在图23中相当于与BL0t/b等交叉的两条字线WL)同时被激活。或者，为了降低字线升压电源VWH的峰值电流，也可以将字线WL0、WL1的激活定时错开。被激活的字线WL0、WL1从字线等待时电平VWL转移到字线选择电平VWH。
这里，在字线激活的同时或前后，将对应于输入地址的列选择信号YS及行写入屏蔽信号RWM激活，连接读出放大器内的位线和输入输出线IO0t/b、IO1t/b，将写入数据写入位线BLt/b中。因此，与存储1位的互补数据的两个存储单元MC的数据无关，根据该写入数据，高电平及低电平分别存储在存储结点SN中。
另外，在进行该写入的时刻，在写入非选择的读出放大器中，存储单元MC的两个存储单元晶体管的栅呈选择状态，存储结点SN和位线连接，读出存储单元MC中的数据。这时，相邻的交叉耦合型放大器CC的源结点随着读出放大驱动器SAND、SAPD的断开而被分离，所以能避免由于写入选择读出放大器驱动写入非选择读出放大器的源而引起的误工作。因此，能兼顾写入非选择读出放大器的稳定的读出工作和写入选择读出放大器的高速写入工作这两者。
此后，字线WL被激活，经过规定的期间后，NMOS读出放大器激活信号φn从非选择状态的接地电平VSS转移到激活状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH等)，NMOS交叉耦合被激活。几乎与此同时、或迟一些，PMOS读出放大器激活信号φp从非选择状态的高电位VCL(例如，位线振幅电压VDL或字线电压VWH)，转移到激活状态的接地电平VSS，PMOS交叉耦合被激活。因此，位线BL0t/b中发生的微小信号电压被放大到位线振幅电压。因此，读出放大器内的位线中的数据被写入存储单元MC中。
从选择了字线WL开始经过了规定的期间后，被选择的字线转移到非选择状态的字线等待时电平VWL。因此，读出放大器激活信号φn、φp呈非激活状态。读出放大器呈非激活状态后，位线预充电信号φPC呈激活状态，被激活的存储单元阵列MCA的全部位线BL和参考位线全部被设定成位线预充电电平。在本图中，位线预充电电平被设定为位线振幅电压的1/2即VDL/2。至此预充电工作结束。
其次，用图26和图27说明本实施方式6的半导体存储装置的总体结构及外部工作。图26是表示在本发明的实施方式6的半导体存储装置中，关于具有地址一并输入方式和由实施方式1～3的存储单元阵列构成的双阵列方式的存储器，其总体块结构内的一部分块的电路框图。图27是表示在图26所示的存储器中，其外部工作之一例的定时图。
图26所示的半导体存储装置包括例如具有存储信息的存储单元的存储单元阵列MA；控制存储器阵列MA的输入输出数据的I/O控制部(I/O CTL)；选择对应于外部地址的存储单元的行地址译码器X-DEC及列地址译码器Y-DEC；接收外部输入地址A0-An、数据屏蔽DM及读出写入控制信号/RW等，进行对输入地址的处理的地址缓冲器1(Address Buffer1)、地址比较电路(AddressCompare)、以及多路转换器MUX；以及接收读出写入控制信号/RW等，进行对外部输入输出数据DQ0-DQm的处理的数据缓冲器1(Data Buffer1及DIB)、输出缓冲器(Output Buffer)及多路转换器MUX等。而且，该存储器阵列MA具有用图23说明的结构。
在本半导体存储装置的结构中，设想在一次读出或写入循环中，通过4个数据被输入输出给每一条输入输出引线的4位预取(pre-fetch)，再将该4位作为脉冲串长4输出的情况。该预取工作按照地址，对同时读出的4位的并行数据进行并行-串行变换，输出到外部。写入时，与此相反，对4位的串行数据进行并行变换，传输给存储器阵列MA。本结构中的定时，设想写入读出的循环时间为两个时钟循环，从读出命令输入开始至读出数据输出为止的延迟时间为1.5个时钟循环，但不受此限。
首先，用图27进行写入工作的说明。数据缓冲器1、地址缓冲器1被初始化。在写入命令W0被输入的同时，输入对应的地址A00-A0。在本工作中，在进行写入工作的情况下，从该输入的命令开始延迟时钟循环的一个循环，输入写入数据W00-W03。至输入下一个写入命令为止，写入数据W00-W03及对应的地址A00-A0n分别被保持在数据缓冲器1、地址缓冲器1中。这里，在使输入的数据无效的情况下，输入数据屏蔽DM，保持在地址缓冲器1中。
在接下来的循环中，如果再输入写入命令W1，则被保持在数据缓冲器1及地址缓冲器1中的写入数据W00-W03及地址A00-A0n、数据屏蔽DM被送给多路转换器MUX，另外，再从多路转换器MUX送给行地址译码器X-DEC、列地址译码器Y-DEC，在这里选择特定的地址。同时，被保持在数据缓冲器1中的数据W00-W03被送给IO控制部，写入存储器阵列MA的特定地址。这时根据数据屏蔽DM的输入信息，驱动读出放大器的行写入屏蔽信号RWM<1:0>，选择写入的读出放大器。这时，在数据输入时输入写入屏蔽的情况下，不驱动行写入屏蔽信号RWM，不进行写入工作。
在本循环中输入的写入数据W10-W13被保持在数据缓冲器1中，对应的地址A10-A1n被传输给地址缓冲器1，一直保持到下一个写入命令被输入为止。这样，通过保持过去一次大小的写入数据，在将特定的地址激活的同时，能将写入数据传输给存储器阵列MA，所以在读出放大器激活前，就能进行将写入数据写入读出放大器中的工作。
其次，说明读出工作。图27表示在写入命令W1之后输入读出命令R2及地址的例子。在此情况下，被输入的地址A20-A2n被输送给图26中的地址比较电路和多路转换器MUX，与被保持在地址缓冲器1中的地址进行比较。
在比较结果不一致的情况下，如图27所示，存储器阵列MA的特定地址被激活，从这里读出的读出数据R20-R23被传输给输出缓冲器，输出到外部。另一方面，在一致的情况下，一致信号HIT被激活，被保持在数据缓冲器1中的数据被传输给输出缓冲器，该数据被输出到外部。本实施方式6最好应用于在循环时间内数据输入输出结束的循环时间较长的存储器阵列中。
以上，通过使用本实施方式6的半导体存储装置，例如能获得以下的效果。
在本结构中，由于不增大存储单元面积，而采取增大存储单元晶体管的栅尺寸，所以读出工作高速化。另外，通过用两个单元存储1位，能使读出时间对数据缓冲器的依赖性小，不需要将时间容限取大，就能实现高速工作。另外，由于在读出放大器激活前就能进行写入工作，存储单元晶体管的栅宽也为二倍，所以即使在缩短了循环时间的情况下，在存储单元的存储结点上也能确保充分的写入电压，所以能实现高速循环工作。
另外，如图26、27所示，通过将写入数据和地址暂时保持在内部，能实现在下一次写入循环的读出放大器激活前将数据写入读出放大器中，具有能充分地确保写入时间的优点。
以上，虽然根据实施方式具体地说明了由本发明人完成的发明，但本发明不限定于上述的实施方式，当然在不脱离其要旨的范围内能进行各种变更。
例如，本发明不限于单体的DRAM，也能适用于与运算器混合安装的存储器中。在混合的存储器中，与单一的存储器相比，由于希望工作速度更高，所以适用本发明。
另外，在实施方式4～6中说明的半导体存储装置，在其电压关系例如为如下的关系的情况下特别有益。
外部电源电压最好为≤2.6V。位线振幅电压VDL最好为≤1.5V。由此，能降低位线充放电电流，同时对外部电压VCC的低压化来说，具有能不需要内部升压电源电路的优点。字线升压电源VWH最好相对于位线振幅电压为约1.7V高压。使字线升压电源低压化，能提高存储单元晶体管的可靠性，同时具有能降低升压电源电路块的面积的优点。
字线非选择电压VWL最好为接地电压、或负电源-0.5V左右。通过用负电源，能降低字线升压电源VWH，同时能降低字线非选择状态的存储单元晶体管的子临界值泄漏电流，能提高保存时间，能实现等待时的功率降低。
如上所述，利用本申请公开的发明，由于用两个存储单元晶体管对同一电容元件进行读出工作和写入工作，所以能提高电流驱动力，实现高速工作。
另外，通过使用该两个存储单元晶体管的结构来构造存储单元阵列时，采用在形状连续的元件激活区上交替地配置连接在位线上的扩散层区和连接在电容器上的扩散层区这样的布局，所以能实现高速工作以及高集成化。
权利要求
1.一种半导体存储装置，具有位线；配置在上述位线的延伸方向上的第一晶体管及第二晶体管；以及保持信息的电容元件，其特征在于上述第一晶体管的第一结点，与上述第二晶体管的第一结点共用，且与上述电容元件的一端共同连接，上述第一晶体管的第二结点和上述第二晶体管的第二结点分别独立地连接在上述位线上。
2.根据权利要求1所述的半导体存储装置，其特征在于具有连接在上述第一晶体管的栅上的第一字线；以及与上述第一字线平行配置，连接在上述第二晶体管的栅上的第二字线。
3.根据权利要求2所述的半导体存储装置，其特征在于上述第一字线和上述第二字线同时被激活。
4.一种半导体存储装置，其特征在于具有位线；与上述位线平行配置的多个第一扩散层区；连接上述位线和各个上述多个第一扩散层区的多个第一触点；在上述多个第一扩散层区的各个之间各配置一个的多个第二扩散层区；配置在各个上述多个第二扩散层区中的多个第二触点；连接在各个上述多个第二触点上的多个电容器；以及分别在上述多个第一扩散层区及上述多个第二扩散层区的各个之间各配置一个、沿着与上述位线交叉的方向延伸的多条字线。
5.根据权利要求4所述的半导体存储装置，其特征在于上述位线由多条构成，在上述多条字线的一侧，沿着上述多条字线延伸的方向，配置由上述多个第一触点构成的第一触点列，在上述多条字线的另一侧，沿着上述多条字线延伸的方向，配置由上述多个第二触点构成的第二触点列，上述第一触点列和上述第二触点列各自的触点个数相同。
6.根据权利要求4所述的半导体存储装置，其特征在于上述位线由多条构成，且具有包含上述多条位线和上述多条字线，具有由第一边、第二边、第三边和第四边构成的四边形区域的存储单元阵列；沿上述第一边设置的第一读出放大器组；沿上述第二边设置的第一字线驱动器组；与上述第二边共有一个角，沿着与上述第一边平行的上述第三边设置的第二读出放大器组；以及与上述第一边和上述第三边分别共有一个角，沿着与上述第二边平行的上述第四边设置的第二字线驱动器组，上述多条位线由连接在上述第一读出放大器组上的多条第一位线、以及连接在上述第二读出放大器组上的多条第二位线构成，上述多条字线由连接在上述第一字线驱动器组上的多条第一字线、以及连接在上述第二字线驱动器组上的多条第二字线构成。
7.据权利要求6所述的半导体存储装置，其特征在于上述第二触点配置在上述第一字线和上述第二字线之间。
8.根据权利要求7所述的半导体存储装置，其特征在于上述第一字线和上述第二字线在上述存储单元阵列中每隔一条配置。
9.根据权利要求7所述的半导体存储装置，其特征在于上述第一字线和上述第二字线在上述存储单元阵列中每隔两条配置。
10.据权利要求6所述的半导体存储装置，其特征在于上述第一字线和上述第二字线在上述存储单元阵列中每隔两条配置，在相邻的两条上述第一字线之间、以及在相邻的两条上述第二字线之间配置上述第二触点。
11.根据权利要求10所述的半导体存储装置，其特征在于上述相邻的两条第一字线，在上述第一字线驱动器组和上述存储单元阵列的边界部上连接；上述相邻的两条第二字线，在上述第二字线驱动器组和上述存储单元阵列的边界部上连接。
12.根据权利要求8所述的半导体存储装置，其特征在于上述第一字线和上述第二字线在上述存储单元阵列的边界部上共同连接。
13.根据权利要求6所述的半导体存储装置，其特征在于由上述多个第一扩散层区、上述多个第二扩散层区和上述多条字线形成多个存储单元晶体管，上述多个存储单元晶体管的基板区连接在上述第一读出放大器组的基板区上，上述多个存储单元晶体管的基板区的电压从上述第一读出放大器组的基板区供给。
14.一种半导体存储装置，具有位线；沿着与上述位线平行的方向具有电流总线，具有第一及第二扩散层区的多个晶体管；与上述位线交叉，作为上述多个晶体管各自的栅的多条字线；存储信息用的多个电容器；连接上述第一扩散层区和上述位线的多个第一触点；以及连接各个上述多个电容器和上述第二扩散层区的第二触点，其特征在于沿着与上述位线平行的方向，上述第一触点和上述第二触点交替地配置。
15.根据权利要求4或14所述的半导体存储装置，其特征在于上述多个电容器配置在上述位线的上层。
16.根据权利要求4或14所述的半导体存储装置，其特征在于上述多个电容器配置在上述位线的下层。
17.一种半导体存储装置，其特征在于具有多条位线；存储信息用的多个电容器；沿着与上述多条位线交叉的方向延伸、对上述多条位线延伸的方向以两条为一组配置了多条的多个字线对；分别与上述多条位线平行配置、沿上述多条位线延伸的方向呈连续的形状的多个元件激活区；在上述多个字线对分别包含的两条字线之间和上述多个元件激活区的交点附近形成的多个第二扩散层区；在上述多个字线对之间和上述多个元件激活区的交点附近形成的多个第一扩散层区；连接在各个上述多条位线上，且在各个上述多个第一扩散层区中形成的多个第一触点；以及连接在各个上述多个电容器上，且在各个上述多个第二扩散层区中形成的多个第二触点。
18.根据权利要求17所述的半导体存储装置，其特征在于上述多个元件激活区分别具有沿着上述多条位线延伸的方向连续的三角波形状，各个上述多条位线具有以上述多条位线延伸的方向为轴，相对于上述多个元件激活区各自的三角波形状，呈轴对称的形状。
19.根据权利要求6所述的半导体存储装置，其特征在于上述第一读出放大器组由多个第一读出放大电路构成，由两条上述第一位线构成的第一位线对连接在上述第一读出放大电路上。
20.根据权利要求19所述的半导体存储装置，其特征在于上述第一读出放大电路具有上述第一位线对分别连接在各自的栅上，源共同连接的第一晶体管对；以及源连接在上述第一晶体管对各自的漏上，列选择信号被输入栅中，将漏作为输出端的第二晶体管对。
21.根据权利要求19所述的半导体存储装置，其特征在于上述第一读出放大电路具有交叉耦合型放大电路，上述第一交叉耦合型放大电路的共用源结点，与和上述第一读出放大电路相邻配置的另一个上述第一读出放大电路的交叉耦合型放大电路的共用源结点电气分离。
全文摘要
提供一种半导体存储装置，能实现高速工作，或能实现高集成化且高速工作。将晶体管(MT1、MT2)配置在连接存储信息的电容器(CAP)的扩散层区(DIFF(SN))的两侧，将各个晶体管(MT1、MT2)的另一扩散层区(DIFF)连接在同一条位线(BL)上。对存储单元(MC)进行存取时，将两个晶体管(MT1、MT2)激活，进行读出。另外对存储单元(MC)进行写入工作时，用两个晶体管(MT1、MT2)将电荷写入电容器中。
文档编号G11C11/405GK1702869SQ200510073838
公开日2005年11月30日 申请日期2005年5月24日 优先权日2004年5月25日
发明者竹村理一郎, 秋山悟, 半泽悟, 关口知纪, 梶谷一彦 申请人:株式会社日立制作所, 尔必达存储器株式会社