专利名称：半导体存储装置、测试电路和方法
技术领域：
本发明涉及半导体存储装置，特别涉及避免具有在保存数据时需要刷新的存储单元的半导体存储装置因刷新而导致存取速度下降的半导体存储装置和测试方法。
背景技术：
用在保存数据时需要刷新的动态型存储单元构成单元阵列、并具有作为静态型随机存取存储器(SRAM)功能的半导体存储装置(也称“模拟SRAM”)，过去一直得到使用，还开发了移动用RAM家族(“Mobile Specified RAM Family”，也称“MSRAM”)等，通过采用DRAM存储单元与低耗能SRAM功能互换，实现了在SRAM中不可能实现的大容量化(参照后述非专利文献1)。模拟SRAM，不需要如DRAM那样将地址分成行地址和列地址而分别赋予，也不需要类似RAS(行地址选通脉冲)或CAS(列地址选通脉冲)的时序信号。在模拟SRAM等半导体存储装置中，具有规定刷新周期的计时器、和刷新地址生成电路，通过因计时器的超时而生成的触发信号进行刷新。也就是说，由计时器以固定的时间间隔起动刷新操作，其生成时序一般不能从装置外部进行控制。下面，根据专利文献1的记载进行说明。
在模拟SRAM中，用计时器控制的自动刷新操作、和响应从装置外部输入的信号而不定期生成的读/写操作，是互相独立地生成，不能从装置外部对两者的时间间隔进行控制。并且，如果自动刷新操作和读/写操作在时间上重叠，众所周知，会发生误操作。例如，在自动刷新操作中，有时会发生应该保存的数据被破坏的误操作等，而在读/写操作中，有时会进行错误数据的读出或写入。为了防止这种误操作，例如采取了下述措施当在一个操作中发生了另一个操作时，在已经起动的一个操作完成之前，不让另一个操作开始，而使之待命。
作为一例，采用了以下的控制在自动刷新操作中，当生成了读请求(读指令)时，并不立即进行读操作，而是使之待命，等自动刷新操作结束之后，再进行读操作。
但是，当自动刷新操作和读/写操作的发生时序接近时，由于操作之间的干扰，可能会发生误操作。例如，可以列举如下(A)字线间的干扰；(B)因操作间的时间间隔短而导致的预充电不足；(C)在一个操作中生成的脉冲信号对另一个操作的干扰(扰乱)等。
因此，在产品出厂前，需要对自动刷新操作和读出、写入操作的时间间隔接近时的操作进行确认。
为了处理这种问题点，在专利文献1中，公开了以下的构成在具有多个在数据保存时需要刷新的存储单元的半导体存储装置的控制方法中，通常操作模式下的刷新操作的时序，被设定为将在上述半导体存储装置内部生成的刷新控制信号的生成时序作为触发信号；测试操作模式下的刷新操作的时序，被设定成将外部输入信号状态变化检出信号作为触发信号，使其与读出、写入操作时序的时间间隔为在外部设定的时间间隔。
另外，具有以下功能的构成也是公知的在使用了DRAM单元的SRAM规格的半导体存储装置中，在执行内部刷新时，为了中止外部存取，而具备WAIT引脚，并经由WAIT引脚与CPU(控制器)进行信号交换(参照后述非专利文献2)。
图4是例示了一种现有的半导体存储装置(模拟SRAM)的典型构成的图具有在保存数据时需要刷新的动态型存储单元，进行单元刷新，并具有信息交换功能(WAIT引脚)。
参照图4，该半导体存储装置具有单元阵列芯100，具有存储阵列101、地址解码器(行地址解码器、列地址解码器)102和读放大器/写放大器103；及数据I/O寄存器115，保存数据端子DQ的输入输出数据，将写入数据从数据总线传送到单元阵列芯100，并将来自单元阵列芯100的读出数据从数据总线输出到接收数据端子。另外还具有寄存器111，保存输入到地址端子ADD的地址信号；寄存器112，保存片选指令CS；寄存器113，保存读/写指令；寄存器114，保存并输出从WAIT引脚输出的WAIT信号；计时器116，规定刷新周期；SR型触发器117，接收由计时器116在超时时输出的触发信号并被置位，输出激活状态的刷新请求信号；刷新脉冲生成电路118’，接收来自触发器117的刷新请求信号，生成刷新脉冲信号REF；刷新地址生成电路119，接收刷新脉冲信号REF，生成并输出刷新地址；和多路复用器120，将刷新地址和来自寄存器111的输入地址的其中之一作为行地址输出到地址解码器102(行地址解码器)。另外还具有内部时序控制电路121’，生成对半导体存储装置的各种时序操作进行控制的信号；读/写控制电路122，从寄存器113输入读/写指令，对读/写操作进行控制；WAIT信号生成电路123，接收来自读/写控制电路122和内部时序控制电路121’的信号，当刷新和读/写请求重叠时，生成WAIT信号；读/写脉冲生成电路124，接收来自读/写控制电路122和内部时序控制电路121’的信号，生成读/写脉冲；和控制器125，接收来自读/写脉冲生成电路124的读/写脉冲R/W和来自刷新脉冲生成电路118’的刷新脉冲REF，生成对行的激活(例如选择字线的激活)进行控制的行使能信号RE、使读放大器激活的读使能信号SE和对列的激活进行控制的列使能信号CE。另外，在图4中，CLK是从输入到半导体存储装置中的同步用外部时钟信号生成的内部时钟信号。
在图4所示的半导体存储装置中，当读/写指令确定时(时钟信号的上升沿)，在没有刷新请求的情况下，进行读/写存取。另外，突发长度为8。
图5是表示此时的半导体存储装置操作的一例的时序图。在图5中，CLK是同步用的时钟信号，ADD-R/W指令是地址信号和读/写指令，刷新(Refresh)请求是从图4的触发器117输出的刷新请求信号，刷新(Refresh)禁止是从内部时序控制电路121’供给到刷新脉冲生成电路118’的刷新禁止信号，芯(字)(Core(Word))是单元阵列芯的选择字线，R/W表示读/写存取的选择字线的脉冲波形，刷新(Refresh)表示与刷新地址对应的选择字线的脉冲波形。
在图5所示的例中，在时序t0，在时钟信号CLK的上升沿，读/写指令被取入寄存器113，地址A0被取入寄存器111。此时，没有刷新请求，单元阵列芯100的选择字线被激活，例如，进行读操作。通过读/写指令输入，来自内部时序控制电路121’的刷新禁止信号被激活，刷新被禁止。也就是说，在接收激活状态的刷新禁止信号的刷新脉冲生成电路118’中，不会生成刷新脉冲，因此，不会进行刷新，而是进行读/写存取。以延迟“3”，即从时序t3的时钟周期开始，从数据端子DQ输出突发长度为8的读出数据信号Q(0)～Q(7)。另外，在图5所示的例中，数据信号Q(0)～Q(7)，与时钟信号CLK的上升沿和下降沿同步被输出。
进行图5所示控制操作的刷新脉冲生成电路118’(参照图4)，具有未图示的门电路(例如AND)，以来自触发器117的刷新请求信号和来自内部时序控制电路121’的刷新禁止信号的反转为输入；和单触发脉冲生成电路(未图示)，接收门电路的输出向激活状态(例如高电平)的转变而生成单触发脉冲。另外，内部时序控制电路121’，当刷新脉冲REF和来自寄存器113的输出(读/写存取请求)的任意一个为激活状态(高电平)时，使刷新禁止信号为激活状态(高电平)。当不处理读/写存取请求而先进行刷新请求时，刷新禁止信号，在刷新结束后、读/写操作结束之前，也被设定为激活状态。在图5和图6所示的例中，内部时序控制电路121’，随着读/写操作的结束(随着读/写脉冲从高电平向低电平转变)，使刷新禁止信号从激活状态(高电平)复位成非激活状态(低电平)。
在读/写存取时，即使在计时器116发生超时，生成了刷新请求，当刷新禁止信号为激活状态(高电平)时，刷新脉冲生成电路118’也会将输入的刷新请求屏蔽，不会生成刷新脉冲REF。
并且，在读/写操作之后(R/W脉冲从高电平变为低电平)生成刷新请求时，进行刷新操作。也就是说，当在计时器116发生超时时(参照图5的“刷新请求”的“计时器(Timer)”)，置位触发器117，将刷新请求信号设定为激活状态(高电平)。此时，由于刷新禁止信号为非激活状态(低电平)，所以，以激活状态的刷新请求信号为输入的刷新脉冲生成电路118’，输出刷新脉冲REF，来自刷新地址生成电路119的刷新地址被供给到地址解码器102，进行刷新。然后，随着刷新脉冲REF的激活，由内部时序控制电路121’将刷新禁止信号也设定成激活状态。刷新结束，即刷新脉冲REF从激活状态(高电平)转变为非激活状态(低电平)后(参照图5的“字”的“刷新”的上升和下降转变)，刷新禁止信号由内部时序控制电路121’设定成非激活状态(低电平)。然后，触发器117也被复位，刷新请求信号也被复位。
在图4所示的半导体存储装置中，当刷新先于读/写指令时，延迟为“5”。下面，参照图6，对此时的半导体存储装置进行说明。
参照图6，当发生计时器116的超时时(参照图6的“刷新请求”的“计时器”)，刷新请求信号变成激活状态(高电平)，刷新禁止信号为非激活状态(低电平)，所以刷新脉冲生成电路118’生成刷新脉冲REF，进行刷新操作，内部时序控制电路121’，将刷新禁止信号设定成激活状态(高电平)。在图6的时序t0，输入读/写指令后，读/写操作待命，直到刷新操作结束，刷新操作结束后，进行单元阵列芯100的读/写操作，以延迟5从数据端子DQ输出数据。如图6所示，当先于读/写进行刷新时，刷新禁止信号，在刷新结束后读/写操作结束之前，也被设定成激活状态(高电平)，随着读/写操作结束，被复位成非激活状态(低电平)。
如此，当读/写在先时延迟为“3”，当刷新在先时延迟为“5”，读出数据的输出时序不同。
另外，如果刷新和读/写存取在时间上有冲突，就会输出激活状态的WAIT信号，对控制器或CPU进行指示，使之待命(WAIT)直到刷新结束。
专利文献1特开2003-178598号公报非专利文献1NECメモリ製品情報モバイル用途RAM、因特网(ULRhttp//www.necel.com/memory/Japanese/products/msram/info.html)非专利文献2MICRON 4MEGx16，2MEGx16 ASYNC/PAGE/BurstCellular RAM MEMORY，第5页，第10页，因特网(ULRhttp//douwnload.micron.com/pdf/products/psram/burst_celluarram.pdf)如上所述，在现有的半导体存储装置中，当读/写在先时延迟为3，当刷新在先时延迟为5，读出数据的输出时序不同。
根据半导体存储装置内的计时器116的超时而随机生成的刷新请求和来自外部的读/写请求发生冲突时，进行WAIT信号的输出等，使控制器或CPU将读/写操作延迟到刷新结束(延长数据的延迟)。由于这种随机性，对于检查读/写操作和刷新操作的相互干扰的测试，就需要很长的时间，测试成本也会增加，也难以保证质量。
当刷新请求和读/写请求有冲突时，在CPU或测试器等中，通过从半导体存储装置输出的WAIT信号对此进行识别，但在刷新请求和读/写请求没有冲突时，就不能确认读/写操作和刷新最接近的状态。因此，不能切实保证质量。
也就是说，不容易设定成读/写操作和刷新最接近的状态来进行相互干扰等的测试，如果要进行该测试，如前面所述，就会导致测试成本的增加。
发明内容
因此，本发明的目的，就在于提供一种半导体存储装置和测试电路与方法，在具有为了保持数据而需要刷新的存储单元的半导体存储装置中，能够自由设定使读/写操作和刷新操作接近的状态，能够提高测试精度和质量。
本专利申请中公开的发明的概要，具有以下的构成。
按照本发明的的半导体存储装置，具有具备了多个在保存数据时需要刷新的存储单元的存储单元阵列，并根据是刷新先于读/写、还是读/写先于刷新，对延迟进行可变控制，其中，具有以下控制电路在测试时，确定刷新使之以与读/写操作相关且固定的顺序生成，并将延迟设定为固定值。
优选的是，上述控制电路，在测试时，在第一模式下，确定刷新使之在读/写操作之前生成，并总是将延迟设定为第一固定值，在第二模式下，确定刷新使之在读/写操作之后生成，并总是将延迟设定为第二固定值。
本发明的测试方法，对半导体存储装置进行测试，该半导体存储装置，具有具备了多个在保存数据时需要刷新的存储单元的存储单元阵列，并根据是刷新先于读/写、还是读/写先于刷新，对延迟进行可变控制，该方法包括以下步骤上述半导体存储装置的测试时，在第一模式下，无论刷新请求生成时序如何，确定刷新使之在读/写操作之前生成，并总是将延迟设定为第一固定值的步骤；和在第二模式下，无论刷新请求生成时序如何，确定刷新使之在读/写操作之后生成，并总是将延迟设定为第二固定值的步骤。
根据本发明，在测试时，强制性地设定成在最坏时序的状态下生成刷新，以缩短测试时间，降低测试成本，提高质量。
图1是表示本发明一实施例的半导体存储装置的构成的图。
图2是用于说明本发明一实施例的操作的时序图。
图3是用于说明本发明一实施例的操作的时序图。
图4是表示以往的半导体存储装置构成的一例的图。
图5是用于说明现有的半导体存储装置的操作的时序图。
图6是用于说明现有的半导体存储装置的操作的时序图。
具体实施例方式
为了更详细地说明本发明，参照附图对其进行说明。根据本发明的一种实施方式，能够相对于读/写和刷新的前后关系，在测试时，作成读/写和刷新的前后关系，并刻意地作成刷新→读/写(模式1)的最接近状态、和读/写→刷新(模式2)的最接近状态。
也就是说，在模式1下，确定在读/写操作之前进行刷新，并总是将延迟固定为恒定值(例如5)。在模式2下，确定在读/写操作之后进行刷新，并总是将延迟固定为恒定值(例如3)。在模式1下，将读/写固定在刷新之后进行，对刷新能够接近到哪里进行测试，在模式2下，将读/写固定在刷新之前，对刷新能够接近到哪里进行测试。在本发明中，模式1、2与通常操作时不同，来自规定刷新周期的计时器的信号，未被用作刷新的触发信号。
在本发明的一种实施方式中，具有触发器(117)，当生成了刷新请求时，存储上述刷新请求；刷新信号生成电路(118)，生成用于对刷新操作的执行进行控制的刷新信号(优选的是脉冲信号)；内部时序控制电路(121)，输出刷新信号和刷新禁止信号，该刷新禁止信号，接收读/写存取请求，禁止在刷新信号生成电路生成刷新信号；和测试控制电路(126)，在测试模式时，在第一模式下，当生成了刷新请求时，并不立即进行刷新操作，而是先将刷新请求存储在触发器(117)中，当输入了读/写指令时，在将刷新请求存储在上述触发器(117)中的情况下，刷新信号生成电路(118)，与上述刷新禁止信号向激活状态的转变相对应，生成激活状态的刷新信号，进行控制，使在上述存储单元阵列的刷新操作开始，在刷新操作结束时，接着，根据上述读/写指令对执行读/写操作进行控制。
测试时，在第二模式下，生成了刷新请求时，并不立即进行刷新操作，而是先将刷新请求存储在触发器(117)中，当输入了读/写指令时，执行读/写操作，使上述刷新禁止信号成为激活状态，在读/写操作结束时，在将上述刷新请求存储在上述触发器(117)中的情况下，伴随上述读/写操作的结束，对从内部时序控制电路(121)输出的上述刷新禁止信号从激活状态向非激活状态的转变作出响应，刷新信号生成电路(118)生成刷新信号，进行刷新操作。下面，按照实施例进行详细说明。
图1是表示本发明的一实施例所涉及的半导体存储装置的构成的图。参照图1，本发明的一实施例，是在图4所示的电路中，具有测试(Test)控制电路126，在测试时对刷新的生成进行控制的构成。虽然没有特殊限制，但在图1所示的例中，测试(Test)控制电路126被设置在半导体存储装置内。当然也可以是将该测试控制电路126作为测试电路设置在半导体存储装置外部的构成。另外，下面，对本实施例，以其与图4所示的构成的不同之处为中心进行说明，适当省略有关同一构成的说明。
测试控制电路126，接收测试控制输入并进行锁存和解码，在测试时，选择性地设定第一刷新生成模式，在读/写操作之前生成刷新，总是再现忙碌(busy)状态(延迟追加)和第二刷新生成模式，在读/写操作之后生成刷新，总是再现就绪(ready)状态(延迟最小)。
从测试控制电路126向刷新脉冲生成电路118、内部时序控制电路121供给控制信号(第一、第二刷新生成模式)127、128，另外，从内部时序控制电路121向测试控制电路126供给对控制信号的输出时序进行控制的信号129。内部时序控制电路121，输入来自测试控制电路126的控制信号128，在测试时的第一刷新生成模式时，将延迟设定为第一固定值，在第二刷新生成模式时，将延迟设定为第二固定值，并通知给WAIT信号生成电路123。WAIT信号生成电路123，在第一刷新生成模式下，输出与第一固定值的延迟对应的期间WAIT信号，在第二刷新生成模式下，输出与第二固定值的延迟对应的期间WAIT信号。
测试时，对于第一刷新生成模式的情况，当从计时器116输出了触发信号时，将触发信号作为刷新请求信号存储在触发器117中，读/写指令被输入到指令寄存器113中，当从内部时序控制电路121输出激活状态的刷新禁止信号时，接到该信号后，刷新脉冲生成电路118生成刷新脉冲，进行刷新操作，刷新操作结束后，接着执行与读/写指令对应的读/写操作。
测试时，对于第二刷新生成模式的情况，当从计时器116输出了触发信号时，将该触发信号作为刷新请求信号存储在触发器117中，然后，当读/写指令被输入到指令寄存器113中时，进行读/写操作，伴随读/写操作的结束，对从内部时序控制电路121输出的上述刷新禁止信号从激活状态向非激活状态的转变作出响应，刷新脉冲生成电路118生成刷新脉冲并进行刷新操作。
另外，在通常操作时，当输出了来自计时器116的触发信号时，将触发信号作为刷新请求信号存储在触发器117中，在刷新禁止信号不是激活状态的情况下，响应刷新请求信号，刷新脉冲生成电路118生成刷新脉冲并进行刷新操作，根据刷新脉冲，来自内部时序控制电路121的刷新禁止信号被激活，随着刷新操作的结束，刷新禁止信号变成非激活。通常时的该操作，与图5所示的操作相同。
另外，在通常操作时，在输出了来自计时器116的触发信号之后、输入了读/写指令的情况下，接收由来自计时器116的触发信号设定成激活状态的刷新请求信号，刷新脉冲生成电路118生成刷新脉冲并进行刷新操作，内部时序控制电路121使刷新禁止信号变成激活状态，随着刷新操作的结束，内部时序控制电路121使刷新禁止信号变成非激活状态，然后，进行与读/写指令对应的读/写操作。通常时的该操作，与图6所示的操作相同。如此，通常操作时，根据刷新和读/写的前后关系，延迟被设定成可变。
图2是用于说明本发明的一实施例的操作(第一刷新生成模式)的时序图。在图2中，CLK是同步用的时钟信号，ADD-R/W指令是地址信号和读/写指令，刷新请求是从触发器117输出的刷新请求信号，刷新禁止是从内部时序控制电路121供给到刷新脉冲生成电路118的刷新禁止信号，芯(字)是单元阵列芯的选择字线，R/W表示读/写存取的选择字线的脉冲波形，刷新表示与刷新地址对应的选择字线的脉冲波形。另外，STB(测试(Test)判定时序)是对来自DQ端子的读出数据用测试器的比较器与期待值数据进行比较判定的选通脉冲时序信号(测试器内部的信号)。
在图2所示的例中，在测试时，在生成了来自计时器116的刷新请求的时刻(用图2的“刷新请求”的箭头“计时器”表示)，并不立即进行刷新操作，而是随着时序t0中时钟信号CLK的上升，将读/写存取和地址A0取入到指令寄存器113和地址寄存器111，从内部时序控制电路121向刷新脉冲生成电路118输出激活状态(高电平)的刷新禁止信号后，输出刷新脉冲REF，进行单元阵列芯100的刷新操作。与之相对，在通常操作时，和图5一样，因在计时器116的超时而生成刷新请求时，在与读/写存取不冲突的情况下，从刷新脉冲生成电路118输出刷新脉冲REF，将其接收，并从内部时序控制电路121输出激活状态(高电平)的刷新禁止信号。
再参照图2，刷新脉冲REF变成低电平、刷新请求变成低电平后，从自时序t0经过了2个时钟周期后的时序t2的周期开始进行读操作。读/写操作结束后，内部时序控制电路121将刷新请求信号设定为非激活状态(低电平)。然后，以延迟5从数据端子DQ输出读出数据Q(0)～Q(7)(突发长度为8)，并由未图示的测试器的比较器在选通脉冲信号STB的时序与期待值数据进行比较。
另外，刷新生成频率，除了计时器116以外，也可以使用从外部输入的触发信号。此时，在触发器117的前段设有选择电路，对从外部输入的触发信号和来自计时器116的触发信号进行选择，在测试时，选择从外部输入的触发信号。此时，能够从外部对刷新操作的时序任意地进行设定。
图3是用于说明本发明的一实施例的操作(第二刷新生成模式)的时序图。将读/写存取之后的刷新禁止信号的解除作为触发信号，在读/写存取之后连续进行刷新。也就是说，在本实施例中，也不用在计时器116的超时作为刷新的触发信号，刷新请求(参照图3的“刷新请求”的箭头“计时器”)被存储在触发器117中。在时序t0，将读/写存取和地址取入到指令寄存器113、地址寄存器111后，执行读/写操作，选择字线被激活(参照图3的“芯(字格)”的选择字线R/W)。然后，读/写操作结束后，来自内部时序控制电路121的刷新禁止信号从激活状态(高电平)复位成非激活状态(低电平)，将该复位作为触发信号，刷新脉冲生成电路118输出刷新脉冲REF并进行刷新操作。此时，刷新禁止信号再次被激活，随着刷新结束，刷新禁止信号变为非激活。然后，以延迟3从数据端子DQ输出读出数据。
根据本实施例，在测试时，如图2、3所示，能够使刷新和读/写操作接近至最接近状态后对相互干扰状态进行检查，从而能够提高设备的质量。
刷新脉冲生成电路118，具有如下进行控制的电路例如，在第一刷新生成模式下，根据刷新禁止信号的上升沿，刷新请求信号为激活状态时，通过单触发脉冲发生器(未图示)生成刷新脉冲REF。另外，刷新脉冲生成电路118，具有如下进行控制的电路例如，在第二刷新生成模式下，根据刷新禁止信号的下降沿，刷新请求信号为激活状态时，通过单触发脉冲发生器(未图示)生成刷新脉冲REF。另外，刷新脉冲生成电路118，具有如下进行控制的电路在通常操作时，刷新禁止信号为非激活状态、刷新请求信号为激活状态时，通过单触发脉冲发生器(未图示)生成刷新脉冲REF。没有特别进行限制，刷新脉冲生成电路118，也可以根据对通常操作和测试模式中第一、第二刷新生成模式进行规定的控制信号127，对这些电路进行切换控制，输出刷新脉冲。
以上参照上述实施例对本发明进行了说明，但本发明不仅限于上述实施例的构成，勿庸置疑，本发明包括基于本发明原理的各种变形和修改。
权利要求
1.一种半导体存储装置，具有具备了多个在保存数据时需要刷新的存储单元的存储单元阵列，并具有以下功能对应于是刷新先于读/写、还是读/写先于刷新，而对延迟进行可变控制，其特征在于，具有控制电路，在测试时，确定刷新使之以与读/写操作相关且固定的顺序生成，并将延迟设定为固定值。
2.根据权利要求1所述的半导体存储装置，其特征在于，确定刷新使之在读/写操作之前或之后生成。
3.根据权利要求1所述的半导体存储装置，其特征在于，上述控制电路，在测试时，在第一模式下，确定刷新使之在读/写操作之前生成，并总是将延迟设定为第一固定值，在第二模式下，确定刷新使之在读/写操作之后生成，并总是将延迟设定为第二固定值。
4.根据权利要求1所述的半导体存储装置，其特征在于，具有触发器，存储刷新请求；和如下进行控制的电路在测试时，当生成了刷新请求的时候，并不立即进行刷新操作，而是将上述刷新请求存储在上述触发器中，当输入了读/写指令时，在上述刷新请求被存储在上述触发器中的情况下，进行刷新，并在上述刷新结束后接着执行上述读/写操作，确定先进行刷新，之后，进行上述读/写操作。
5.根据权利要求1所述的半导体存储装置，其特征在于，具有触发器，当生成了刷新请求时，存储上述刷新请求；刷新信号生成电路，生成用于控制刷新操作执行的刷新信号；和时序控制电路，输出上述刷新信号、和接收读/写存取请求而禁止由上述刷新信号生成电路生成刷新信号的刷新禁止信号，并具有如下进行控制的电路在测试时，当生成了上述刷新请求的时候，并不立即进行刷新操作，而是将上述刷新请求存储在上述触发器中，当输入了读/写指令时，在上述刷新请求被存储在上述触发器中的情况下，上述刷新信号生成电路，对应于上述刷新禁止信号向激活状态的转变，生成激活状态的刷新信号，并开始在上述存储单元阵列的刷新操作，在刷新操作结束时，接着根据上述读/写指令执行读/写操作。
6.根据权利要求1所述的半导体存储装置，其特征在于，具有计时器，按照各个预定的刷新周期输出触发信号；触发器，接收来自上述计时器的触发信号，并将其作为刷新请求信号进行存储；刷新脉冲生成电路，输入来自上述触发器的刷新请求信号，并根据输入的刷新禁止信号，生成刷新脉冲；刷新地址生成电路，接收来自上述刷新脉冲生成电路的刷新脉冲输出，生成刷新地址；和时序控制电路，在刷新时以及读/写存取时，生成激活状态的刷新禁止信号，在测试时，当从上述计时器输出了触发信号的时候，将上述触发信号作为刷新请求信号存储在上述触发器中，然后，在输入了读/写指令，并接收到来自上述时序控制电路的上述刷新禁止信号被激活的情况后，上述刷新脉冲生成电路生成刷新脉冲并进行刷新操作，在刷新操作结束之后，接着执行与上述读/写指令相对应的读/写操作。
7.根据权利要求6所述的半导体存储装置，其特征在于，在通常操作时，当从上述计时器输出了触发信号的时候，将上述触发信号作为上述刷新请求信号存储在上述触发器中，在上述刷新禁止信号不是激活状态的情况下，响应上述刷新请求信号，上述刷新脉冲生成电路生成刷新脉冲并进行刷新操作，根据上述刷新脉冲，来自上述时序控制电路的上述刷新禁止信号被激活，并随着刷新操作的结束，上述刷新禁止信号变成非激活。
8.根据权利要求1所述的半导体存储装置，其特征在于，具有触发器，存储刷新请求；和如下进行控制的电路在测试时，当生成了刷新请求的时候，并不立即进行刷新操作，而是将上述刷新请求存储在上述触发器中，当输入了读/写指令时，执行读/写操作，在上述读/写操作结束时，在上述刷新请求被存储在触发器中的情况下，接着执行上述刷新，总是先进行读/写操作，之后进行上述刷新。
9.根据权利要求1所述的半导体存储装置，其特征在于，具有触发器，当生成了刷新请求时，存储上述刷新请求；刷新信号生成电路，生成控制刷新操作的执行的刷新信号；和时序控制电路，输出上述刷新信号、和接收读/写存取而禁止由上述刷新信号生成电路生成刷新信号的刷新禁止信号，在测试时，当生成了刷新请求的时候，并不立即进行刷新操作，而是将上述刷新请求存储在触发器中，当输入了读/写指令时，进行读/写操作，使上述刷新禁止信号变成激活状态，在读/写操作结束时，在上述刷新请求被存储在上述触发器中的情况下，上述刷新信号生成电路，对来自上述时序控制电路的上述刷新禁止信号从激活状态向非激活状态的转变作出响应，生成激活状态的刷新信号，并进行刷新操作。
10.根据权利要求1所述的半导体存储装置，其特征在于，具有计时器，按照各个预定的刷新周期输出触发信号；触发器，接收来自上述计时器的触发信号，并将其作为刷新请求信号进行存储；刷新脉冲生成电路，输入来自上述触发器的刷新请求信号，并根据输入的刷新禁止信号，生成刷新脉冲；刷新地址生成电路，接收来自上述刷新脉冲生成电路的刷新脉冲输出，生成刷新地址；和时序控制电路，在刷新时以及读/写存取时，生成激活状态的刷新禁止信号，在测试时，当从上述计时器输出了触发信号的时候，将上述触发信号作为上述刷新请求信号存储在上述触发器中，然后，在输入了读/写指令的情况下，进行读/写操作，随着上述读/写操作的结束，对从上述时序控制电路输出的上述刷新禁止信号从激活状态向非激活状态的转变作出响应，上述刷新脉冲生成电路生成刷新脉冲并进行刷新操作。
11.根据权利要求10所述的半导体存储装置，其特征在于，在通常操作时，在从上述计时器输出了触发信号之后、输入了读/写指令的情况下，接收根据来自上述计时器的触发信号而被设定为激活状态的刷新请求信号，上述刷新脉冲生成电路生成刷新脉冲并进行上述刷新操作，上述时序控制电路将刷新禁止信号变成激活状态，随着刷新操作的结束，上述时序控制电路将上述刷新禁止信号变成非激活状态，然后，进行与读/写指令相对应的读/写操作。
12.根据权利要求6所述的半导体存储装置，其特征在于，从上述半导体存储装置外部输入上述刷新请求。
13.根据权利要求7所述的半导体存储装置，其特征在于，具有输入测试控制信号的电路，通常操作和测试模式操作，由上述测试控制信号来控制。
14.一种对半导体存储装置进行测试的测试电路，该半导体存储装置，具有具备了多个在保存数据时需要刷新的存储单元的存储单元阵列，并具有以下功能对应于是刷新先于读/写、还是读/写先于刷新，对延迟进行可变控制，其特征在于，具有输入测试控制信号的电路；和控制电路，上述测试控制信号表示测试模式时，无论刷新请求的生成时序如何，确定刷新使之以与读/写操作相关且固定的顺序生成，并将延迟设定为固定值。
15.根据权利要求14所述的测试电路，其特征在于，上述控制电路，在上述半导体存储装置的测试时，在第一模式下，无论刷新请求生成时序如何，确定刷新使之在读/写操作之前生成，并总是将延迟设定为第一固定值，在第二模式下，无论刷新请求生成的时序如何，确定刷新使之在读/写操作之后生成，并总是将延迟设定为第二固定值。
16.一种对半导体存储装置进行测试的测试方法，该半导体存储装置，具有具备了多个在保存数据时需要刷新的存储单元的存储单元阵列，并具有以下功能对应于是刷新先于读/写、还是读/写先于刷新，对延迟进行可变控制，其特征在于，包括以下步骤输入测试控制信号的步骤；和上述测试控制信号表示测试模式时，无论刷新请求的生成时序如何，确定上述刷新使之以与读/写操作相关且固定的顺序生成，并将延迟设定为固定值的步骤，能够对上述半导体存储装置中刷新和读/写操作的相互干扰进行测试。
17.根据权利要求16所述的测试方法，其特征在于，包括以下步骤在第一模式下，无论刷新请求生成时序如何，确定刷新使之在读/写操作之前生成，并总是将延迟设定为第一固定值的步骤；和在第二模式下，无论刷新请求生成时序如何，确定刷新使之在读/写操作之后生成，并总是将延迟设定为第二固定值的步骤。
全文摘要
提供一种半导体存储装置，具有在保存数据时需要刷新的存储单元，能够将读/写操作和刷新操作设定成接近的状态，从而能够实现提高测试精度和质量。该半导体存储装置具有控制电路(116、118、121)，在第一模式下，确定在读/写操作之前生成刷新，并总是将延迟设定为第一固定值；在第二模式下，确定在读/写操作之后生成刷新，并总是将延迟设定为第二固定值。
文档编号G11C11/406GK1755834SQ200510092478
公开日2006年4月5日 申请日期2005年8月23日 优先权日2004年8月23日
发明者高桥弘行, 中川敦, 解良卓也, 宫田昌树, 川口康成, 后藤浩一 申请人:恩益禧电子股份有限公司