专利名称：半导体存储装置及其写入方法
技术领域：
本发明涉及半导体存储装置及其写入方法，特别涉及使用带可编程电阻元件的存储器的半导体存储装置及其写入方法。
背景技术：
近年，作为在携带电话机或移动机器中图像处理/动态图像处理等的工作存储器，大容量/低功率的SDRAM的市场要求越来越高。特别是移动机器等，在与CPU的SIP(System In Package)化的发展中，很是期望着刷新电流的降低和低消耗电流化。在这种状况下，产生了从工作存储器向闪速存储器的数据转送、从闪速存储器到工作存储器的再转送的处理速度的限制，对写入速度/读出速度都为与SDRAM接口互换的非易失性存储器/非易失性RAM的要求越来越高。作为这种非易失性RAM的候选者，进行FeRAM/MRAM(Ferroelectric Random Access Memory/MagnetoresistiveRandom Access Memory)等的开发。关于使用强电介质的FeRAM，在现阶段难以高集成化，也很难实现与DRAM一样的容量/速度。另外，关于利用非易失性磁性电阻的MRAM，由于写入磁场发生，因此平均每1位的写入电流需要mA级别，存在写入消耗电流大等的问题。
另一方面，作为带可编程的电阻元件的存储器，为使相变化元件也实现非易失性RAM而在进行着研究，被视为很有前途。相变化存储器，由于写入速度慢，历来报道着例如与低功率SRAM或者闪速存储器具有互换性的规格。特别是关于SRAM规格的，由于实现低消耗电流，与非易失性存储器或者闪速存储器相比可以高速写入，因此相变化存储器倍受关注。
相变化存储器，是利用通过对硫(chalcogenide)系材料(例如Ge、Sb、Te)加热而在非晶体状态(高电阻)和结晶状态(低电阻)间转换的性质的非易失性存储器。一般来说，通过由电流产生的焦耳热和施加时间来改变高电阻(复位、Reset)状态和低电阻(置位、Set)状态，但该写入时间需要数10～100ns左右的时间。例如，在非专利文献1中，介绍了使用低电阻化(置位时间)要120ns、高电阻化(复位时间)要50ns左右的时间的相变化存储器的64Mb的RAM的结构。
但是，相变化元件是非易失性存储器元件，但由于读干扰(readdisturb)，对相变化元件施加电压/电流，引起相变化元件的电阻值的变化，使保存(retention)特性和读取边界(margin)恶化。
同样可知，在进行写时，由于因同样的干扰对相变化元件施加电压/电流，其电阻值的变化随时间变化而越发恶化。图6是表示写入/读取时的相变化元件的电阻值的变化的图。横轴是读取/写入次数，纵轴是相变化元件的Set/Reset的电阻值。可以看出，伴随读取/写入次数的增加，元件电阻值降低。
另外，在易失性的同步型SRAM等的写入动作中，存在对写入要求、延迟向存储单元的实际写入时刻来进行的半导体存储装置(例如，参照专利文献1、2)。这种方法被称之为后写(Late Write)方式，可以稳定地进行写入。
可是，使用相变化元件实现同步DRAM(SDRAM)接口互换的存储装置时，可以举出以下应该考虑的事项。
1)反复写入次数为1012次左右，与闪速存储器相同程度，但与DRAM的该指标相比要差4位数左右。每次重复读取/写入的反复，会恶化元件特性，可能破坏存储数据(参照图6)。
2)当反复同一数据写入同一单元时，例如低电阻状态会变为更低电阻状态，尽管要在高电阻状态下进行写入，却会产生根本成不了高电阻等的问题(参照图6)。图7是表示在写入/读取时现有的相变化元件的电阻值的变化/分布的图，显示了初始Reset电阻分布(RReset)与n次更新后的Reset电阻分布(Rreset’)，初始Set电阻分布(RSset)和n次更新后的Set电阻分布(Rset’)。
当写上数据时，可能会有如下问题，即由该元件的特性会产生状态的变化、电阻值发生变动，由此存储单元之间的电阻零散偏差变大，可以认为会对特性造成很大影响(参照图6、图7)。如果是只单纯反复进行读取/写入，则由相变化元件的上述特性，会引起保存特性的恶化、最终丧失作为存储元件的功能。
由于有必要避免这种状态，作为来自相变化元件的特性的限制事项，关于写入方法，有必要采用不是更新数据而是暂时设定在置位或是复位之一的稳定状态下之后写入所希望的数据的方法。
为了实现SDRAM接口互换的存储装置，写入时间如果考虑到数据比较，则需要“读取时间+与写(write)数据的比较+复位时间+置位时间”，该一系列的写入时间，限制了SDRAM的技术规格。因此，很难实现SDRAM接口互换的存储装置(参照图8)。另外，如图8所示在分别基于地址输入/数据输入进行写入动作时，会造成写入控制必须按照地址来单独进行控制的情况，因此可以想象电路规模增大等问题。还有，为了避免单独控制而进行统一控制时，变成在最后的地址输入完成之后开始写入，因此在tWR+tRP之间很难进行上述2)中所期望的写入动作。
非专利文献ウ一·ヨン·チョ(Woo Yeong Cho)他、「ア0.18μm3.0v 64Mb ノン·ボラタイルフエ一ズ·トランジションランダム·アクセスメモリ(A 0.18μm 3.0v 64Mb Non-VolatilePhase-Transition Random-Access Memory(PRAM))」、2004アイ·イ一·イ一·イ一インタナショナルソリッド·ステ一トサ一キッツコンフアレンス(2004 IEEE International Solid-State Circuits Conference)ISSCC 2004/SESSION 2/NON-VOLATILE MEMORY/2.1、2004年2月16日。
专利文献1特开平8-45277号公报；专利文献2特许第2888201号说明书。
发明内容
为了解决上述课题，针对相变化元件的元件特性的限制，本发明提出了应用后写方式来进行相变化存储器的写入的方法。
有关本发明的一种半导体存储装置的写入方法，是向位线和字线的交叉部所具有的、含可编程电阻元件的存储单元的写入方法。该方法是，将随付写入要求的写地址及写数据分别暂时保管于写地址寄存器和数据寄存器中，直到下一个写入要求为止分别保持写地址及写数据。
关于第1展开状态的写入方法，可以进行保持在地址寄存器中的地址和由新的写入要求所输入的地址的比较，根据比较结果进行向存储单元的写入控制。
关于第2展开状态的写入方法，可以在写入控制中，进行输入的地址所对应的存储单元的读取，将该存储单元中被写入的数据和数据寄存器的值进行比较。
关于第3展开状态的写入方法，写入可以包括第1写入周期，其使电阻元件从第1状态变化为第2状态；和第2写入周期，其使电阻元件从第2状态变化为第1状态。
关于第4展开状态的写入方法，可以进行如下控制将写地址和更新数据分别储存在写地址寄存器和数据寄存器中，比较存储单元的写入内容和更新数据，在仅将处于第1状态的存储单元暂时设为第2状态之后，进行仅第1状态所对应的更新数据的写入。
关于第5展开状态的写入方法，可以随付第1写入要求施行第1写入周期，检知有跟随在第1写入要求之后的第2写入要求，施行第2写入周期。
关于第6展开状态的写入方法，可以与第2写入周期的施行并行，将输入的新的地址及数据分别储存在写地址寄存器及数据寄存器中。
关于第7展开状态的写入方法，可以在有读取要求时，比较保持在写地址寄存器中的地址和读取要求所对应的地址，进行读取控制。
关于第8展开状态的写入方法，可以当保持在写地址寄存器中的地址和读取要求所对应的地址一致时，读取保持在数据寄存器中的数据。
有关本发明的一种半导体存储装置，具有存储单元阵列，其位于位线和字线的交叉部，具有含可编程电阻元件的存储单元；地址寄存器，其暂时保持由外部输入的地址；写地址寄存器，其随付写入要求，输入保持在地址寄存器中的地址并予以保持；和数据寄存器，其保持随付写入要求的写数据，根据跟随在写入要求之后的下一个写入要求，将保持在数据寄存器中的数据写入到根据保持在写地址寄存器中的地址所选择的存储单元阵列中的存储单元中。
关于第1展开状态的半导体存储装置，还可以具有读比较器，其比较保持在地址寄存器中的地址和保持在写地址寄存器中的地址；和多路复用电路，其基于读比较器输出的一致结果，选择存储单元的输出和数据寄存器的输出，随付读取要求保持在地址寄存器中的地址，当与保持在写地址寄存器中的地址一致时，将数据寄存器的输出设置为对应读取要求的输出数据。
关于第2展开状态的半导体存储装置，可以还包括写入控制机构，其实施使电阻元件从第1状态变化为第2状态的第1写入周期，和将电阻元件从第2状态变化为第1状态的第2写入周期。
关于第3展开状态的半导体存储装置，写入控制机构可以随付第1写入要求施行第1写入周期，检知有跟随在第1写入要求之后的第2写入要求，施行第2写入周期。
关于第4展开状态的半导体存储装置，可以与第2写入周期的施行并行，将输入的新的地址及数据分别储存在写地址寄存器及数据寄存器中。
关于第5展开状态的半导体存储装置，可以是第1状态中的电阻元件的电阻值比第2状态中的电阻元件的电阻值高。
关于第6展开状态的半导体存储装置，可以是第1状态中的电阻元件的电阻值比第2状态中的电阻元件的电阻值低。
关于第7展开状态的半导体存储装置，电阻元件可以包含在第1、第2状态间相变化的材料。
关于第8展开状态的半导体存储装置，电阻元件可以被按照下述方式编程，即相变化材料在第1状态中为结晶状态，在第2状态中为非晶体状态。
关于第9展开状态的半导体存储装置，电阻元件可以被按照下述方式编程，即相变化材料在第1状态中为非晶体状态，在第2状态中为结晶状态。
发明效果根据本发明，应用后写方式，缩短实际写入时间，并且可以缓解向存储单元访问所对应的地址，构成对同步DRAM接口互换性高的半导体存储装置。
有关本发明的实施方式的半导体存储装置，在存储单元阵列中具有在位线和字线的交叉部所具有的、含相变化元件的存储单元。将随付写入要求的写地址和数据分别暂时保持在写地址寄存器和数据寄存器中，在该写入要求的周期中并不进行向存储单元阵列的写入。然后，在产生了下一个写入要求时刻，将保持的数据写入存储单元阵列中。此时，设置复位周期和置位周期两个写入周期。然后，比较存储单元的写入内容与更新数据，在仅将置位单元暂时复位(非晶体化、高电阻化)之后，仅进行置位(结晶化、低电阻化)数据的写入。通过采取这样的写入方法，关于与DRAM相比需要很长写入时间的相变化存储器，可以缩短实际写入时间，构成对同步DRAM接口互换性高的半导体存储装置。
另外，像这样的半导体存储装置，可以防止对同一存储单元的同一多余写入(重复写入)。即，即便连续发生同一地址数据的读取/写入等部分性访问时，由于变成了由数据寄存器的访问，可以不直接进行向存储单元的写入/读取而缓解了多余的地址，能够谋求保存特性的提高。
图1是表示有关本发明的第1实施例的半导体存储装置的构成的框图。
图2是有关本发明的第1实施例的写入/读取的流程图。
图3是有关本发明的第1实施例的半导体存储装置的写入的时序图。
图4是表示有关本发明的第2实施例的半导体存储装置的构成的框图。
图5是有关本发明的第2实施例的半导体存储装置的写入的时序图。
图6是表示写入/读取时的现有的相变化元件的电阻值的变化的图。
图7是表示写入/读取时的现有的相变化元件的电阻值的变化/分布的图。
图8是现有的半导体存储装置的写入的时序图。
图中11-地址寄存器，12-写时钟发生电路，13-写控制电路，14、14a-数据寄存器，15、15a-写地址寄存器，16-读比较器，17、19-多路复用电路，18-存储单元阵列，20-输出寄存器，21-缓存器，22-写地址缓存器，23-数据缓存器。
具体实施例方式
(实施例1)下面，应用到实施例，参照附图进行详细说明。
图1是表示有关本发明的第1实施例的半导体存储装置的构成的框图。图1中，半导体存储装置由地址寄存器11、写时钟发生电路12、写控制电路13、数据寄存器14、写地址寄存器15、读比较器16、多路复用电路(多路复用器、MUX)17、19、存储单元阵列18、输出寄存器20和缓存器21构成。另外，存储单元阵列18包括在未图示的位线和字线的交叉部具备的相变化元件的存储单元。
地址寄存器11，从外部地址端子AD接受成为写入对象的存储单元的地址后进行保持，并输出给写地址寄存器15。写地址寄存器15暂时储存写地址。写时钟发生电路12控制写地址寄存器15和地址寄存器11的动作时序。多路复用电路17被写控制电路13所控制，多路复用(选择)从写地址寄存器15和地址寄存器11输出的地址信息，并对存储单元阵列18进行写地址的输出。
由外部端子I/O输入的向成为写入对象的存储单元写入的输入数据，暂时保持在数据寄存器14中，并输出给存储单元阵列18的输入Data in和多路复用电路19。存储单元阵列18由写控制电路13所控制，根据由多路复用电路17输出的地址，将由数据寄存器14输出的数据写入成为对象的存储单元。
读比较器16输入地址寄存器11和写地址寄存器15的输出后产生比较信号。多路复用电路19接受由读比较器16输出的比较信号，切换存储单元阵列18的输出Data Out和数据寄存器14的输出，输出给输出寄存器20。输出寄存器20被写时钟发生电路12所控制，输入多路复用电路19的输出，并经缓存器21输出给外部端子I/O。
接着，说明后写(late write)动作。根据写入要求，输入成为对象的存储单元的地址和数据时，暂时保持在地址寄存器11中的地址数据，由写时钟发生电路12储存在写地址寄存器15中。另外，写数据由外部端子I/O输入，并暂时保持在数据寄存器14中、输入给存储单元阵列的Datain和多路复用电路19，此时并不进行向存储单元阵列18的写入。当根据其后的写入要求有了新的地址输入时，根据以前被保持的写地址寄存器15的地址数据，数据寄存器14的写数据被写入存储单元阵列18中。同时，新的地址和数据被分别储存在写地址寄存器15和数据寄存器14中，此时，并不进行向该新地址所对应的存储单元阵列18的写入。
接着当产生读取要求时，读比较器16判断保持在地址寄存器11和写地址寄存器15中的地址的值是否是同一地址。如果是同一地址，则数据由数据寄存器14经多路复用电路19送给输出寄存器20，进行外部数据输出(被称为Hit读)。如果是不同地址，则访问对应地址寄存器11的值的存储单元阵列18中的存储单元，进行从Data Out读取的动作。
如上所述，在后写方法中，暂时保持随付写入要求的写地址及数据，在该写入要求的周期中并不进行向存储单元阵列18的写入。然后，在产生下一个写入要求时，进行将所保持的数据向存储单元阵列18写入的动作。
下面，说明写入/读取动作的详细情况。图2是有关本发明的第1实施例的写入/读取的流程图。
首先，说明写入动作。在步骤S1中，对半导体存储装置输入ACT命令。然后，由未图示的控制电路，半导体存储装置被设定为动作模式。
在步骤S2中，将存储单元阵列的行地址置位。
在步骤S3中，输入写命令(WRIT)。
在步骤S4中，将存储单元阵列的列地址置位。行地址和列地址被保持在地址寄存器中。
在步骤S5中，比较地址寄存器和写地址寄存器中的内容，如果一致前进至步骤S9，如果不一致前进至步骤S6。
在步骤S6中，由数据寄存器参考数据。
在步骤S7中，判断参考的数据是否为“置位”(结晶化、低电阻化)，如果为“置位”则前进至步骤S8，如果不是“置位”则前进至步骤S9。
在步骤S8中，向由行地址和列地址所指定的存储单元写入“置位”。
在步骤S9中，开放数据寄存器、地址寄存器，前进至步骤S11。
在步骤S11中，写地址寄存器中对写地址置位，数据寄存器中对写数据置位。
在步骤S12中，等待时间tWR。
在步骤S13中，进行预充电。
在步骤S14中，从存储单元读取对应写地址的数据。
在步骤S15中，判断所读取的数据是否为“置位”。如果为“置位”，则前进至步骤S16，如果不是“置位”，则前进至步骤S17。
在步骤S16中，向相应存储单元写入“复位”(非晶体化、高电阻化)。
在步骤S17中，结束写入动作。然后，再次进行写入动作时，前进至步骤S1，进行读取动作时，前进至步骤S21。
接着，进行读取动作的说明。在步骤S21中，输入ACT命令。
在步骤S22中，将存储单元阵列的行地址置位。
在步骤S23中，输入读命令。
在步骤S24中，将存储单元阵列的列地址置位。行地址和列地址被保持在地址寄存器中。
在步骤S25中，比较地址寄存器和写地址寄存器中的内容，如果一致(Hit)前进至步骤S26，如果不一致前进至步骤S27。
在步骤S26中，访问数据寄存器，读取数据，前进至步骤S28。
在步骤S27中，访问存储单元、读取数据。
在步骤S28中，转送读取的数据给输出寄存器。
在步骤S29中，输出数据。
下面，说明如上所述动作的半导体存储单元的写入的时序。图3是有关本发明的第1实施例的半导体存储装置的写入的时序图。为了说明，半导体存储装置相当于SDRAM，作为其规格，设1CLK＝10ns、tRDC＝20ns、tWR＝2CLK、tRP＝30ns、最低脉冲串长度(burst length)BL＝4，另外假定相变化元件的复位时间(高电阻化、非晶体化)＝20ns、置位时间(低电阻化、结晶化)＝50ns。
首先，刚开始时如图8所示，假定为现有的SDRAM的情况。当产生写入要求、进行实时写入时，(读取时间+与写数据的比较)+复位时间+置位时间，为2CL(20ns)+20ns+50ns＝90ns左右。另一方面，从最终地址输入到写入结束所需要的时间，为tWR+tRP＝2CL(20ns)+30ns＝50ns左右，很显然并不能满足技术规格。
相对于此，按照本发明，如图3所示，首先从输入激活命令ACT开始、在tRCD后，与写命令WRIT同时写入，地址A被置位。这里，比较地址与写地址寄存器的值。如果相同，开放寄存器(14、15)，接着如A0、A1那样在写地址寄存器和数据寄存器中分别置位各数据。当结束了最终地址及数据输入、tWR后tRP＝30ns以内，暂且读取写入要求地址的数据(图3的A存储单元读取)、如果读取的数据为置位(为数据1)，则仅将该单元进行写入为复位(为数据0)(图3的数据比较、A Reset写入)。即，对发生了写入要求的存储单元，防止同一数据写入的同时，暂且进行配合为复位状态。
另外，这里，也可以考虑配合为置位状态，但考虑到tRP则由于假定的技术规格中，出现破坏规格，另外也保证不了一般性的SDRAM互换性，因此并不采用。当然如果规格允许，可以设为置位状态。
这里，有写入要求的存储单元，成为复位状态，有写入要求的地址及数据，分别是保持在写地址寄存器和数据寄存器的状态。在此产生读取要求时，比较输入的地址和地址寄存器的值，如果相同则访问数据寄存器，将数据转送给输出寄存器，进行数据输出(Hit读)。另外，如果不同，则依照基于输入的地址，访问存储单元，向输出寄存器转送数据后，进行数据输出。
如果输入下一个写入要求，进行新的地址B与写地址寄存器的值的比较。这里，由于与上一次的地址不同，参照写地址寄存器的值，进行向相应存储单元的写入准备。接着参考数据寄存器的值，在仅将数据为1(置位)的部分进行置位写入的同时(图3的A的Set写入)，开放地址及数据寄存器，将新的地址及数据B0、B1、B2……依次储存到地址及数据寄存器(图3的B寄存器写入)。
在输入最终地址及数据B3、写恢复tWR之后，与上述A Set写入结束的同时，选择现在输入地址B所对应的存储单元，暂且读取写入要求地址的数据(图3的B读取存储单元)。读取的数据如果为置位(为数据1)，则仅将该单元进行写入为复位(为数据0)。然后，直到有下一个写入要求，将数据保持在数据寄存器中，根据写入要求仅将数据1(置位)的部分进行置位写入。这里的置位写入，由于要50ns，如果BL＝4则从写入要求到tWR为止之间有50ns，因此完全可以隐蔽进行写入。
另外，即便只是局部反复产生写入/读取要求时，由于并不向存储单元自身进行写入、而是向寄存器的更新/读取，因此可以大幅度缓解对存储单元的压力。
如上所述，起因于相变化元件的限制的写入方法中，应用后写方式，将写地址和数据储存在写地址寄存器和数据寄存器中，设置复位周期和置位周期这两个写入周期，比较存储单元的写入内容和更新数据，在仅将置位单元暂时复位(非晶体化)之后，通过仅进行置位(结晶化)数据的写入，可以防止对同一存储单元的同一多余写入。即，即使是在连续发生同一地址数据的读取/写入等局部性访问情况下，由于是数据寄存器的访问，而不是直接对存储单元进行写入/读取，因此可以缓解对存储单元的压力。
(实施例2)图4是表示有关本发明的第2实施例的半导体存储装置的构成的框图。比较图4和图1可知有如下不同，即在写地址寄存器15a和地址寄存器11之间设置了写地址缓存器22，在数据寄存器14a和I/O之间设置了数据缓存器23，分别由写时钟发生电路12来控制。其他方面，在图4中，与图1相同的符号，代表同一部件，而省略其说明。
图5是有关本发明的第2实施例的半导体存储装置的写入的时序图。参照图4和图5对有关第2实施例的半导体存储装置的动作进行说明。首先在ACT命令后输入写入要求命令WRIT。根据随付该写入要求命令的写入要求地址A，地址及数据A0、A1……被储存在写地址缓存器22和数据缓存器23中。在完成最终地址之后，与写恢复tWR结束同时，将写地址缓存器22的数据转送给写地址寄存器15a进行保持。另外，将数据缓存器23的数据转送至数据寄存器14a进行保持。
当发生下一个写入(下一个ACT命令及WRIT命令)、产生新的地址及数据要求时，首先进行基于写地址寄存器15a和数据寄存器14a的存储单元阵列18的读取(图5的A存储单元读取/数据比较)，将储存在数据寄存器14a中的数据和读取到的数据进行比较。如果读取的数据为置位(为数据1)，则仅将该单元进行写入为复位(为数据0)(图5的A Reset写入)，其后接着仅对基于数据1的地址的存储单元进行置位写入(图5的A Set写入)。
另一方面，新的地址B和数据B0、B1……分别暂时存储在已经成为开放状态的写地址缓存器22和数据缓存器23中。在tWR结束后，将数据转送给写地址寄存器15a和数据寄存器14a中，一直将数据保持到有下一个写入要求为止。关于有其他的读取要求等情况的动作，由于与第1实施例相同而省略说明。
另外，当半导体保持装置为待用状态(standby)或者切断电源时，暂且写入寄存器内容，以完成方式进行切断。
有关第2实施例的半导体存储装置，与第1实施例相比，关于下一个指令下的写入动作，由于一并进行一系列的写入指令序列，因此使存储单元的访问控制变得容易。
权利要求
1.一种半导体存储装置的写入方法，是向位线和字线的交叉部所具有的、含可编程电阻元件的存储单元的写入方法，其特征在于，将随付写入要求的写地址及写数据分别暂时保管于写地址寄存器和数据寄存器中，直到下一个写入要求为止分别保持所述写地址及所述写数据。
2.根据权利要求1所述的半导体存储装置的写入方法，其特征在于，进行保持在所述地址寄存器中的地址和由新的写入要求所输入的地址的比较，根据比较结果进行向存储单元的写入控制。
3.根据权利要求2所述的半导体存储装置的写入方法，其特征在于，在所述写入控制中，进行所述输入的地址所对应的存储单元的读取，将写入该存储单元中的数据和所述数据寄存器的值进行比较。
4.根据权利要求1所述的半导体存储装置的写入方法，其特征在于，写入中可以包括第1写入周期，其使所述电阻元件从第1状态变化为第2状态；和第2写入周期，其使所述电阻元件从所述第2状态变化为所述第1状态。
5.根据权利要求4所述的半导体存储装置的写入方法，其特征在于，进行如下控制将写地址和更新数据分别储存在所述写地址寄存器和所述数据寄存器中，比较存储单元的写入内容和所述更新数据，在仅将处于所述第1状态的存储单元暂时设为所述第2状态之后，仅进行所述第1状态所对应的更新数据的写入。
6.根据权利要求4所述的半导体存储装置的写入方法，其特征在于，随付第1写入要求，施行所述第1写入周期，检知有跟随在所述第1写入要求之后的第2写入要求，施行所述第2写入周期。
7.根据权利要求6所述的半导体存储装置的写入方法，其特征在于，与所述第2写入周期的施行并行，将输入的新的地址及数据分别储存在所述写地址寄存器及所述数据寄存器中。
8.一种半导体存储装置的读取方法，其特征在于，在权利要求1所述的半导体存储装置的写入方法中，当有读取要求时，比较保持在所述写地址寄存器中的地址和所述读取要求所对应的地址，进行读取控制。
9.根据权利要求8所述的半导体存储装置的读取方法，其特征在于，当保持在所述写地址寄存器中的地址和所述读取要求所对应的地址一致时，读取保持在所述数据寄存器中的数据。
10.根据权利要求4所述的半导体存储装置的写入方法，其特征在于，所述第1状态中的所述电阻元件的电阻值，比所述第2状态中的所述电阻元件的电阻值高。
11.根据权利要求4所述的半导体存储装置的写入方法，其特征在于，所述第1状态中的所述电阻元件的电阻值，比所述第2状态中的所述电阻元件的电阻值低。
12.根据权利要求4、10、11中任一项所述的半导体存储装置的写入方法，其特征在于，所述电阻元件包含在第1、第2状态间相变化的材料。
13.根据权利要求12所述的半导体存储装置的写入方法，其特征在于，所述电阻元件被按照下述方式编程，即所述相变化材料在所述第1状态中为结晶状态，在所述第2状态中为非晶体状态。
14.根据权利要求12所述的半导体存储装置的写入方法，其特征在于，所述电阻元件被按照下述方式编程，即所述相变化材料在所述第1状态中为非晶体状态，在所述第2状态中为结晶状态。
15.一种半导体存储装置，其特征在于，具有存储单元阵列，其位于位线和字线的交叉部，具有含可编程电阻元件的存储单元；地址寄存器，其暂时保持从外部输入的地址；写地址寄存器，其输入随付写入要求的、保持在所述地址寄存器中的地址并予以保持；和数据寄存器，其保持随付所述写入要求的写数据，根据跟随在所述写入要求之后的下一个写入要求，将保持在所述数据寄存器中的数据写入到根据保持在所述写地址寄存器中的地址所选择的所述存储单元阵列中的存储单元中。
16.根据权利要求15所述的半导体存储装置，其特征在于，还具有读比较器，其比较保持在所述地址寄存器中的地址和保持在所述写地址寄存器中的地址；和多路复用电路，其基于所述读比较器输出的一致结果，选择所述存储单元的输出和所述数据寄存器的输出，随付读取要求保持在所述地址寄存器中的地址，当与保持在所述写地址寄存器中的地址一致时，将所述数据寄存器的输出设置为对应所述读取要求的输出数据。
17.根据权利要求15所述的半导体存储装置，其特征在于，还具有写入控制机构，其实施使所述电阻元件从第1状态变化为第2状态的第1写入周期，和将所述电阻元件从所述第2状态变化为所述第1状态的第2写入周期。
18.根据权利要求17所述的半导体存储装置，其特征在于，所述写入控制机构随付第1写入要求，施行所述第1写入周期，检知有跟随在所述第1写入要求之后的第2写入要求，施行所述第2写入周期。
19.根据权利要求18所述的半导体存储装置，其特征在于，与所述第2写入周期的施行并行，将输入的新的地址及数据分别储存在所述写地址寄存器及所述数据寄存器中。
20.根据权利要求17所述的半导体存储装置，其特征在于，所述第1状态中的所述电阻元件的电阻值，比所述第2状态中的所述电阻元件的电阻值高。
21.根据权利要求17所述的半导体存储装置，其特征在于，所述第1状态中的所述电阻元件的电阻值，比所述第2状态中的所述电阻元件的电阻值低。
22.根据权利要求17、20、21中任一项所述的半导体存储装置，其特征在于，所述电阻元件包含在第1、第2状态间相变化的材料。
23.根据权利要求22所述的半导体存储装置，其特征在于，所述电阻元件被按照下述方式编程，即所述相变化材料在所述第1状态中为结晶状态，在所述第2状态中为非晶体状态。
24.根据权利要求22所述的半导体存储装置，其特征在于，所述电阻元件被按照下述方式编程，即所述相变化材料在所述第1状态中为非晶体状态，在所述第2状态中为结晶状态。
全文摘要
本发明提供一种对DRAM接口互换性高的具有相变化存储器的半导体存储装置。存储单元阵列(18)中具有配置在位线和字线的交叉部的含相变化元件的存储单元。其动作如下，即将随付写入要求的写地址和数据分别暂时保持在写地址寄存器(15)和数据寄存器(14)中，在该写入要求的周期中并不进行向存储单元阵列(18)的写入。然后，在产生了下一个写入要求时刻，将保持的数据写入存储单元阵列(18)中。此时，设置复位周期和置位周期两个写入周期。然后，比较存储单元的写入内容与更新数据，在仅将置位单元暂时复位(非晶体化、高电阻化)之后，仅进行置位(结晶化、低电阻化)数据的写入。
文档编号G11C7/22GK1819054SQ20061000668
公开日2006年8月16日 申请日期2006年2月8日 优先权日2005年2月8日
发明者藤幸雄 申请人:尔必达存储器股份有限公司