专利名称：非挥发性存储器封装及从一非挥发性存储器阵列读取被储存的数据的方法
技术领域：
本发明是有关于从一非挥发性存储器阵列读取被储存的数据。
(2)背景技术非挥发性存储器(NVM)阵列是用以将数据以多个位状态储存于能在不需要连续的电力供应下维持数据之一媒体中。图1为具有多个存储器单元之现有实施例的NVM阵列10的示意图，此些存储器单元是以多个n通道金氧半导体(NMOS)晶体管20a-20g的型式提供。各晶体管20a-20g具有一控制栅极、一漏极与一源极。NVM阵列10是具体形成为一″虚接地阵列″，其中各晶体管20a-20f的漏极分别直接连接至下一个晶体管20b-20g的源极，藉以形成晶体管20a-20g的链来消除供各晶体管20a-20g的源极用之一占面积的接地接点的需求。关于各晶体管20a-20g之每个被储存之位状态，预定数量之电荷被规划于晶体管之一记忆层(例如此晶体管之一浮动闸或电荷陷阱层)。此种电荷建构一电场，此电场改变取决于晶体管的位状态的晶体管的一有效临限电压VT。
请参见图1，一被选择的晶体管20b之一位状态由一位感测器30与一电压源40评估，位感测器30与电压源40两者一起施加一电压在被选择之晶体管20b之漏极与源极之间。方向以箭号50表示的电流ICELL经由被选择之晶体管20b而被感应生成，并具有与被选择之晶体管20b之有效临限电压VT呈一函数关系的大小。位感测器30包含一比较器(未显示)，其比较被选择之晶体管之有效临限电压VT与用以评估被选择之晶体管20b之位状态之一参考电压。
然而，当测量在被选择之晶体管20b之漏极与源极之间之电流时，电流ICELL之一部份以电流IL遗漏至邻近的晶体管20c-20g。因此，位感测器30测量因漏电流IL而减少之一电流IREAD，而非被选择之晶体管20b之全漏极至源极电流ICELL，因而可能导致被选择之晶体管20b之位状态之不正确的评估。此外，漏电流IL可能会依据譬如被选择之晶体管20b之地址或在NVM阵列10内之下游晶体管20c-20g之其中一个之有效临限电压而改变。
(3)发明内容本发明的在于提供一种可从一非挥发性存储器阵列之单元正确地读取被储存的数据，并能具有包含一非挥发性存储器阵列之一非挥发性存储器封装，其中被规划之数据可从此非挥发性存储器阵列被正确地读取。
为达上述目的，本发明的一种包含一非挥发性存储器阵列之非挥发性存储器封装，其包含电气串联连接之多个晶体管，各晶体管具有一输入端子与一输出端子，以使其中一个晶体管之输出端子连接至在下游方向之下一个晶体管之输入端子。非挥发性存储器阵列亦设有一读取电压源，以提供一电压至多个晶体管之一被选择之晶体管之输入端子，来在被选择之晶体管之输入端子与输出端子之间感应生成一单元电流。非挥发性存储器阵列亦设有一位感测器，以从被选择之晶体管之输出端子接收一读取电流并评估此读取电流。一屏蔽电压施加器适合于施加一电压至多个晶体管中之一下游晶体管之输入端子或输出端子，此下游晶体管位于被选择之晶体管的下游方向。
从非挥发性存储器阵列读取被储存之数据之读取方法包含以下步骤提供一读取电压至多个晶体管中之一被选择之晶体管之输入端子，以在被选择之晶体管之输入端子与输出端子之间感应生成一单元电流。从被选择之晶体管之输出端子接收一读取电流，并评估读取电流。将一电压施加至多个晶体管中之一下游晶体管之输入端子或输出端子，此下游晶体管系位于被选择之晶体管之下游方向。
(4)
为让本发明之上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
在附图中，图1为具有具体形成为一虚接地阵列之一非挥发性存储器阵列之现有之非挥发性存储器封装之示意图；图2为具有具体形成为连接至一屏蔽电压施加器之一虚接地阵列之一非挥发性存储器阵列之一非挥发性存储器封装之示意图；图3为在图2之非挥发性存储器阵列中之其中一个晶体管之示意图；图4为图2之非挥发性存储器封装之一扩张区段之示意图，其更详细地显示一位感测器之一实施例；图5为显示与时间呈函数关系之一比较器临限电压与等于一低比较器临限电压与一高比较器临限电压之晶体管之感测电压的连线图；图6A为显示与有效临限电压(VT)呈函数关系之图2之晶体管之群组(P)分布之连线图；图6B为显示图6A之群组分布与对应的变换之群组分布之图；图7为显示与有效临限电压(VT)呈函数关系之多个二阶晶体管之群组(P)分布之连线图，与由从被选择之晶体管至邻近的晶体管之漏电流所导致的变换之群组分布之连线图；图8为具有一非挥发性存储器阵列之一非挥发性存储器封装，此非挥发性存储器阵列具体形成为连接至一屏蔽电压施加器之一虚接地阵列，此屏蔽电压施加器包含一实施例之一屏蔽电流源；图9为具有一非挥发性存储器阵列之一非挥发性存储器封装，此非挥发性存储器阵列具体形成为连接至一屏蔽电压施加器之一虚接地阵列，此屏蔽电压施加器包含另一实施例之一屏蔽电流源；图10A为显示与在一预先选定之时间周期内之时间呈函数关系之在被一单元电流与一下游晶体管之一屏蔽电压充电之一电容器上之一增加电压之叠置之连线图，此单元电流经由一被选择之晶体管和一个在下游晶体管的一个屏蔽电压被感应生成；及图10B为显示与在图10A之预先选定之时间周期内之时间呈函数关系之经由一下游晶体管之一漏电流IL之连线图。
(5)具体实施方式
现在将参见本发明之实施例来作说明，其中的例子显示于附图中。所使用之相同的参考数字尽可能在所有附图中参照至相同或类似部分。
一种非挥发性存储器封装为包含一非挥发性存储器阵列之一种积体电路(IC)封装。举例而言，NVM封装可能形成为包含NVM阵列之一种薄的小轮廓封装(TSOP)或一种晶片级封装(CSP)。NVM阵列包含多个储存单元，其具体形成为一阵列来储存数据。图2为包含一NVM阵列110之一NVM封装100之符合本发明之例示实施例之示意图。图2所提供之NVM阵列110只用来说明本发明，而不应用以限制本发明或于此所提供之例示实施例之等效设计之范畴。
NVM阵列110之数据储存单元可包含电气可程式化唯读存储器(EPROM)或电气可抹除可程式化唯读存储器(EEPROM)。举例而言，EEPROM可能为能在同时在多重单元中被程式化或抹除之″快闪″EEPROM。或者，EEPROM可能是标准EEPROM典型地适合于待程式化或抹除一次之单一单元。
如图2所示，NVM阵列110之储存单元为晶体管120。如图3示意图所显示，个别的晶体管120包含一控制栅极130、一输入端子140、一输出端子150与一存储器元件160。控制栅极130规范在输入端子140与输出端子150之间传递之电流量。输入端子140适合于接收电流，而输出端子150适合于输出电流。输入端子140与输出端子150分别为晶体管120之一漏极与一源极，抑或是晶体管120的一源极与一漏极。举例而言，如果晶体管120为一种n通道金氧半导体场效晶体管(NMOS FET)，则输入端子140为NMOS FET之漏极，而输出端子150系为NMOS FET之源极。或者，如果晶体管120为p通道金氧半导体FET(PMOS FET)，则输入端子140为PMOS FET源极，而输出端子150为PMOSFET之漏极。
晶体管120之存储器元件160包含一种不需要施加电力至晶体管120的情况下，适合于在材料之至少一位地址维持电荷之位准之材料。在此位地址的电荷位准对应至储存于晶体管120的那个位地址之数据之一位状态。电荷会在输入端子140与输出端子150之间产生一电场，来改变晶体管120之一有效临限电压VT，藉以利用与储存于晶体管120之位状态呈函数关系的方式规范能传递于其间之电流量。
个别的晶体管120可能适合于在此位地址储存两个替代电荷位准。然而，在另一型式中，晶体管120适合于每位地址储存两个以上之替代电荷位准，这种晶体管以一多位准单元表示。
藉由储存独立之可控制电荷位准于晶体管120之存储器元件160之多个分离地址，以一多位单元表示之晶体管120可以另外适合于包含多个位地址。举例而言，NVM阵列110可包含一NBitTM快闪存储器阵列，其在商业上可从台湾新竹之旺宏电子股份有限公司购得。
于一实施例中，每位地址之晶体管120适合于储存两个以上的位准于各个位地址中，此晶体管以一多位准多位单元表示。举例而言，一个别的二阶双位晶体管适合于藉由储存数据于两个位地址，来有效地储存四个二进位的位的数据，这两个位地址之每一个被充电至从四个可能的电荷位准选择之值。
于一型式下，个别的晶体管120为一种电荷陷阱单元，于其中存储器元件160包含一电荷陷阱层(未显示)，其适合于维持于最少两个替代位准之电荷于其上。电荷陷阱层典型地包含一介电材料，其能撷取并支援一静电电荷。举例而言，个别的晶体管之电荷陷阱层可能是邻接至少一氧化层之一氮化层，例如位于金属-氮化物-氧化物-硅(MNOS)，硅-氮化物-氧化物-半导体(SNOS)，或硅-氧化物-氮化物-氧化物半导体(SONOS)晶体管。
于另一型式下，晶体管120为浮动闸单元。个别的晶体管包含一浮动闸(未显示)，其被埋入在晶体管之内并在晶体管之内绝缘。此种浮动闸适合于维持于最少两个替代位准之电荷于其上。一般而言，浮动闸包含一导体材料。浮动闸单元之两个例示实施例包含浮动闸薄氧化物(FLOTOX)晶体管及堆叠闸注入MOS(SIMOS)晶体管。
如图2所显示，NVM阵列110之晶体管120配置成数列170。图2为显示单一列170之一截断部之示意图，此截断部包含七种晶体管120。在这列170中之晶体管120沿着输入与输出端子140与150电气串联连接以形成一虚接地阵列(VGA)。沿着列170之从其中一个晶体管120之输入端子140至该晶体管120之输出端子150的电流之方向以下游表示，而相反方向以上游表示。在列170中之一第一晶体管120a之输出端子150连接至位于下游并与列170之第一晶体管120a邻接之一第二晶体管120b之输入端子140，藉以形成沿着列170之连续连接之晶体管120之链。在列170中之晶体管120之各栅极130通常连接至一字线180，因而允许一电压沿着字线180共同被施加至此列170之晶体管120a-120g之栅极130。
于一型式下，个别的晶体管120之输入端子140连接至其中一条位线190a-190g，而晶体管120之输出端子150连接至另一条位线190b-190h，从而允许藉由位线190a-190h将电压施加至晶体管120之输入端子140与输出端子150。举例而言，NVM阵列110之晶体管120可包含具体形成为一VGA之NOR型快闪EEPROM单元，如图2所示。再者，在不同列170之多个晶体管120可能被具体形成为数行(未显示)，以使至少一位线190a-190h连接至此行中之所有晶体管120之输入端子或输出端子150。举例而言，在一第一行中之晶体管120之输出端子150与在位于第一行下游并邻接第一行之一第二行中之晶体管120之输入端子140，系可能连接至相同的位线190a-190h，如图2所示。举例而言，晶体管120a之输出端子150与晶体管120b之输入端子140两者系连接至相同的位线190b。
于一型式下，晶体管120被制造为共用一个半导体基板(未显示)之多个互补式金氧半导体(CMOS)晶体管。输入端子140与输出端子150包含在半导体基板中之掺杂扩散区。如果这些晶体管120之NVM阵列110包含VGA，如图2之例子所示，则每条位线190a-190h可以是由一第一晶体管之输出端子150与位于第一晶体管下游且邻接第一晶体管之一第二晶体管之输入端子140所共用之一掺杂扩散区。举例而言，晶体管120a之输出端子150可与晶体管120b之输入端子140共用单一的掺杂扩散区。再者，如果晶体管120具体形成为共用至少一条位线190a-190h之数行，则形成输入端子140与输出端子150之掺杂扩散区本身可能形成作为电气接点之共用位线190a-190h，而电压或电流可藉由这些电气接点而被施加至晶体管120。于此情况下，构成共用位线190a-190h之掺杂扩散区经由此行之晶体管120而沿着半导体基板延伸。
这些列170或这些行之至少一者可能包含实质上空间对准于NVM阵列110之晶体管120。举例而言，此列170之晶体管120可能配置成实质上正交于这些行，以形成实质上晶体管120之直线性格点。此种配置可容许一种空间上小型的二维布局之NVM阵列110。或者，这些列170或这些行之至少一者可能以两种或三种尺寸配置成实质上非直线性方式。这些列170或这些行之晶体管120并非需要配置成直线状。
程式化与读取操作可于一EPROM或EEPROM晶体管上执行，而抹除操作亦可于一EEPROM晶体管上执行。举例而言，在一第一组预定电压被施加至控制栅极130、输入端子140及输出端子150时，晶体管120适合于被程式化以储存一预先选定之位状态于存储器元件160上。当一第二组预定电压被施加至控制栅极130、输入端子140及输出端子150时，程式化位状态可被抹除以导致另一被储存之位状态。当一电流从输入端子140传递至输出端子150，被储存之位状态可被读取，当一第三组预定电压被施加至控制栅极130、输入端子140及输出端子150时，电流之大小对应于充电状态。
举例而言，为了于其中一个晶体管120上执行一程式操作，可藉由字线180将从大约6至大约12V之一预定电压，例如大约10.5V，提供至控制栅极130。同时，藉由连接至输入端子140之其中一条位线190a-190g将一预定正电压提供至输入端子140。举例而言，输入端子140可能维持于从大约3至大约7V之预定电压。输出端子150系经由另一条位线190b-190h连接至电气接地端，用以在输入端子140与输出端子150之间感应生成一电流。感应电流导致电子传递进入存储器元件160来将晶体管120程式化，所采的方法譬如藉由热电子注入或量子机械隧穿，取决于个别的晶体管120之型式。
图2显示用以于一被选择之晶体管120b上执行一读取操作之例示配置。为了执行这读取操作，被选择之晶体管120b之控制栅极130藉由字线180电气连接至一栅极电压源(未显示)，被选择之晶体管120b之输入端子140例如藉由连接至那输入端子140之位线190b而电气连接至一读取电压源200，而被选择之晶体管120b之输出端子150由电气连接至一位感测器210，例如藉由连接至那输出端子150之位线190c。读取电压源200适合于提供一预定的读取电压至被选择之晶体管120b之输入端子140以在被选择之晶体管120b之输入端子140与输出端子150之间感应生成一下游单元电流ICELL。举例而言，读取电压源200可能适合于输入端子140产生从大约0.8至大约2.5V(例如大约1.8V)之一预定的读取电压。这些例示读取电压可能尤其适合属于NMOS FET之被选择之晶体管120b。同时，位感测器210连接输出端子150至少于读取电压之一预定电压，例如电气接地电压。栅极电压源可能适合于提供从大约2至大约6V之一预定的栅极电压至被选择之晶体管120b之控制栅极130。被感应生成单元电流ICELL之大小代表被选择之晶体管120b之位状态。
位感测器210连接至被选择之晶体管120b之输出端子150以从那输出端子150接收并评估一读取电流IREAD，来决定被选择之晶体管120b之位状态。位感测器210经由相对应的位线190c而连接至被选择之晶体管120b之输出端子150。位感测器210可藉由比较读取电流读取与一参考电流IREF来评估读取电流IREAD。
图4系为图2之非挥发性存储器封装之扩张区段之示意图，其更进一步地详细显示位感测器210之一例示实施例。位感测器210包含一参考电流源230，其适合于提供参考电流IREF。第一与第二电流至电压转换器系分别被设置以将读取电流IREAD转换成对应的感测电压，将参考电流IREF转换成对应的比较器参考电压VCREF。举例而言，第一与第二电流至电压转换器可分别包含第一与第二电容器240a与240b。位感测器210适合于使电流从被选择之晶体管120b之输出端子150(显示于图3)传递至第一电容器240a以在一预先选定之时间周期将第一电容器240a充电至一渐增感测电压。举例而言，感测电压之大小可能几乎与该读取电流IREAD之大小成比例并与时间呈函数关系。在预先选定之时间周期已经经过以后，评估第一电容器240a上之感测电压以决定被选择之晶体管120b之位状态。位感测器210更包含一比较器220，其适合于藉由比较感测电压与比较器参考电压VCREF来评估感测电压，并在感测电压充分大于比较器参考电压VCREF的情况下产生具有一第一数值之输出电压，且在感测电压充分少于比较器参考电压VCREF的情况下产生具有一第二数值之输出电压。因此，比较器220输出具有例如高或低的之数值之电压，其对应至储存于被选择之晶体管120b上之数据。
图5为显示与时间呈函数关系之等于一高比较器临限电压VCTL 260与一低比较器临限电压VCTH 250之感测电压之例子之连线图，感测电压对应于随着时间之由于被电流IREAD充电之第一电容器240a上之电压的增加。显示之比较器参考电压VCREF为对应于随着时间之由于被电流IREF充电之第二电容器240b上之电压之电压270的增加。这些连线图对应至NVM封装100之例示实施例，其中晶体管120包含NMOS FET，例如NMOS基快闪存储器单元。如上所述，比较器参考电压VCREF270用以于一例示读取操作下评估第一电容器240a上之感测电压。在读取之前，第二电容器240b与连接至被选择之晶体管120b之位线190b，190c被放电至接地电压。一旦读取操作开始后，来自参考电流源230之电流IREF开始将第二电容器240b充电至比较器参考电压VCREF270。同时，读取电压被施加至位线190b。来自被选择之晶体管120b之输出端子150之电流IREAD将第一电容器240a充电至感测电压。因此，在第一电容器240a上之感测电压开始于一低值，例如大约0V，并在读取电流IREAD从被选择之晶体管120b之输出端子150传递至第一电容器240a以对第一电容器240a充电时单调地增加。举例而言，在第一电容器240a上之感测电压可能与时间呈近似线性函数关系地增加。在经过一预先选定之时间长度之后，比较器220比较感测电压与比较器参考电压VCREF270以评估被选择之晶体管120b之位状态。
由被选择之晶体管120b所产生的感测电压系被预先选定以落在个别对应至晶体管120b之可能的位状态之多个电压范围之其中一个之内。于本实施例中，假设各晶体管120将具有一相当低或相当高的有效临限电压VT，此乃取决于晶体管120是否分别储存逻辑1或0。ICELL或相对应之IREAD之大小将是相当高或相当低的，这取决于被读取之晶体管120之有效临限电压VT是否分别为低或高。因此，第一电容器240a被充电之电压将高于高比较器临限电压260，或低于低比较器临限电压250，此乃取决于晶体管120是否分别储存逻辑1或0。
回到图2，位感测器210连接至被选择之晶体管120b之输出端子150，以评估在输入端子140与输出端子150之间传递之单元电流ICELL。然而，如上所述，单元电流ICELL之一部分电流IL可能泄漏至位于被选择之晶体管120b之下游之晶体管120c-g。漏电流IL导致位感测器210评估并不完全表示单元电流ICELL之读取电流IREAD。读取电流IREAD可以逼近方程式1，如下(1)IREAD＝ICELL-IL图6A系为显示在这些晶体管120已公平地在多重可能的位状态之间被程式化以后，与有效临限电压(VT)呈函数关系之晶体管120之群组(P)之例示分布280a与280b之连线图。晶体管120之群组系被分配成横越过有效临限电压VT之多重范围，各范围对应于晶体管120之其中一个位状态。举例而言，于图6A之本实施例中显示这两个群组分布280a与280b，其对应至二阶晶体管之群组之两种位状态。至少一参考临限电压(VTR)290将与不同的位状态相关的范围分割，以依据那晶体管120之临限电压是否在参考临限电压290之上或之下，来评估特定晶体管120之位状态。举例而言，显示于图6A之本实施例中之这两个范围由这一个参考临限电压290所分离。在每个位状态之范围之内，晶体管120之此群组可能以近似与有效临限电压VT呈函数关系之正常分布展开，例如于图6A之本实施例中所示。
低与高安全临限电压300、310可能被选择以分离群组分布280a与280b之范围，来减少晶体管120之位状态之不正确评估之可能性。所选择的低安全临限电压(VSL)300系低于参考临限电压290，而所选择的高安全临限电压(VSH)310系高于参考临限电压290。低与高安全临限电压300、310在群组分布280a与280b之间提供一安全缓冲区320，以改善晶体管120之位状态之可辨别性。举例而言，即使存储器元件160随着时间丧失或获得某些电荷，安全缓冲区320可作为容许位状态之正确读取之裕度。程式化与抹除操作将各晶体管120之有效临限电压VT设成具有低于低安全临限电压300或高于高安全临限电压310之数值。当位感测器210比较第一电容器240a上之感测电压与比较器参考电压VCREF270时，如上参考第4、5图所述，如图6A所示之具有几乎等于高安全临限电压310之有效临限电压VT之晶体管120，将产生几乎等于低比较器临限电压250之感测电压，如图5所示。相似地，几乎等于低安全临限电压300之有效临限电压VT，如图6A所示，将产生几乎等于高比较器临限电压260之感测电压，如图5所示。
图6B为显示对应至图6A之群组分布280a与280b之变换之群组分布330a、330b之连线图。因为位感测器210评估因为漏电流IL而导致实质上不同于单元电流ICELL之读取电流IREAD，所以位感测器210不精确地将群组分布280a、280b评估为变换之分布330a、330b。变换之分布330a、330b于这个规模之有效临限电压VT从实际群组分布280a、280b变换而来，此种变换系以裕度损失表示。存在有至少一高风险区340，其被变换成低于高安全临限电压310并落入安全缓冲区320。存在有位于高风险区340之晶体管120之位状态将被不精确地由位感测器210所评估之增加之可能性。举例而言，如果位感测器210于近似高安全临限电压310将一晶体管120评估为具有有效临限电压VT，则相对应的感测电压少于低比较器临限电压250。然而，如果位感测器210在低于高安全临限电压310之高风险区340将一晶体管120评估为具有一有效临限电压VT，则相对应的感测电压可能几乎等于低比较器临限电压250。因此，位感测器210可能错误地将晶体管之位状态评估为于高风险区340中具有有效临限电压VT。
漏电流IL之问题有害地影响此精度，位感测器210利用此精度评估位状态可能对于多位准晶体管而言比对二阶晶体管甚至更敏锐。举例而言，对于多位准晶体管而言，晶体管120之群组分布可具有比二阶晶体管较陡的侧边与较小的安全缓冲区。
图7为显示关于四重位准、单一位晶体管之一例示实施例之四个群组分布350a-350d之连线图。各群组分布350a-350d包含一组晶体管，其储存从这四种替代位状态选取的单一位状态。举例而言，各替代位状态可能分别地对应至两个二进位数的数据00，01，10或11。一般而言，这些多位准晶体管之群组分布350a-350d比二阶晶体管之群组分布更狭窄集中。低安全临限电压360a-360c与高安全临限电压370a-370c系被界定以提供多个安全缓冲区380a-380c于其间。然而，因为相对接近群组分布350a-350d，安全缓冲区380a-380c小于图6a与6b的二阶晶体管的安全缓冲区。漏电流IL导致群组分布350a-350d之有效的变换至由位感测器210所测量之变换之分布390a-390d，变换量为漏电流IL之数量之函数。群组分布350b-350d之至少三者之部分与高安全临限电压370a-370c交叉，从而插入至安全缓冲区380a-380c并变成高风险区400b-400d，如图7所示。因此，较大部分之晶体管群组分布350a-350d高风险区400b-400d，而导致较高比率之读取错误。
如图2所示，NVM封装100包含作为屏蔽电压施加器之屏蔽电压源420，其适合于施加一屏蔽电压至位于被选择之晶体管120b下游之至少一晶体管120c-120g之输入端子140或输出端子150，用以抑制在邻近的晶体管120c之有问题的漏电流IL。举例而言，屏蔽电压源420可能适合于施加从大约0.1至大约0.5V之电压。于一实施例中，屏蔽电压被施加至邻接被选择之晶体管120b并位于被选择之晶体管120b下游之晶体管120c之输出端子150。屏蔽电压源420可被连接至连接至下游晶体管120c-120g之位线190d-190h之其中一条，用以施加屏蔽电压至下游晶体管120c-120g之其中一个。被施加至下游位线190d-190h之其中一个之屏蔽电压增加了在邻近的晶体管120c之输出端子150之电压，以减少进入邻近的晶体管120c之漏电流IL之数量，藉以导引更多的单元电流ICELL至位感测器210中。
于一型式下，屏蔽电压施加器为一种屏蔽电压源420，其适合于连接一预先选定之屏蔽电压至位于被选择之晶体管120b下游之晶体管120c-120g之至少一者之输入端子140或输出端子150。举例而言，如图2所示，屏蔽电压源420可能连接至位于被选择之晶体管120b下游之位线190f，以实质上抑制电流泄漏至晶体管120c-120g中。
于另一型式下，其例示实施例显示于图8，屏蔽电压施加器包含至少一屏蔽电流源430，其适合于提供至少一预先选定之屏蔽电流ISH至位于被选择之晶体管120b下游之位线190d-190h之其中一条。屏蔽电流ISH缩小在连接至被选择之晶体管120b之源极之位线(例如位线190c)与屏蔽电流ISH所施加到之位线(例如位线190f)间之电压差，藉以降低漏电流IL。举例而言，屏蔽电流源430可能适合于提供具有实质上与位感测器210所使用之参考电流IREF相同的之大小之屏蔽电流ISH。此种屏蔽电流ISH可能充分减少漏电流IL以产生一可靠的读取电流IRFAD。
于另一实施例中，如图9之例子所显示，屏蔽电流源430包含一第一屏蔽电流源430a，其适合于提供一第一屏蔽电流ISH1至一第一个下游晶体管120c-120f之输入端子140或输出端子150。屏蔽电流源430亦包含一第二屏蔽电流源430b，其适合于提供一第二屏蔽电流ISH2至位于第一个下游晶体管120c-120f下游之一第二个下游晶体管120d-120g之输入端子140或输出端子150，以更进一步地抑制漏电流IL。举例而言，关于第一下游晶体管120e，第二屏蔽电流ISH2可能被提供至邻近的下游晶体管120f之输入端子140或输出端子150。第一与第二屏蔽电流ISH1、ISH2可具有实质上相同的大小，或这些电流可具有不同的大小。举例而言，第一与第二屏蔽电流之至少一者与位感测器210所使用之参考电流IREF可具有实质上相同的大小。
屏蔽电压施加器可能适合于施加一屏蔽电压至下游晶体管120c-120g，藉由在预先选定之时间周期内产生一期望平均值读取电流IREAD，此屏蔽电压系被选择以改善读取精度，其中第一电容器240a在预先选定之时间周期期间被充电。在预先选定之时间周期已经经过以后，比较器220比较感测电压与比较器参考电压VCREF，并输出具有对应至储存于被选择之晶体管120b之数据之一数值之电压。
于一实施例中，被施加至下游晶体管120c-120g之屏蔽电压为适合于产生一读取电流IREAD之函数，此读取电流IREAD在预先选定的一段时间(被选择之晶体管120b被读取的期间)内取平均时几乎等于ICELL。图10A为显示与时间呈函数关系的例示实施例的在图4之第一电容器240a上的感测电压(显示为电压440)与由屏蔽电压施加器(即屏蔽电压源420)施加至图2之其中一个下游晶体管120c-120g之屏蔽电压(显示为电压450)之连线图。预先选定之时间周期开始于一起始时间454并结束于一终止时间457。屏蔽电压450之大小被选择成从大约在位感测器210执行电流至电压转换之预先选定之时间周期内(亦即从起始时间454至终止时间457)之感测电压440之平均值之90％至大约110％。在预先选定之时间周期期间，屏蔽电压450维持于此种实质上固定的数值，如在图10A中之屏蔽电压450之连线图所显示。在读取被选择之晶体管120b之前，连接至被选择之晶体管120b之位线190b，190c被放电至接地电位。一旦读取操作开始于起始时间454之后，读取电压就被施加至位线190b。因此，第一电容器240a上之电压440开始于一低值，例如大约0V，并在读取电流IREAD从被选择之晶体管120b之输出端子150传递至第一电容器240a以对第一电容器240a充电时，几乎呈线性地增加。于终止时间457，评估第一电容器240a上之感测电压440以决定被选择之晶体管120b之位状态。
图10B为显示与时间呈函数关系之漏电流IL(显示为电流460)之连线图，此漏电流IL由将图10A之屏蔽电压450施加至图2之其中一个下游晶体管120c-120g所产生。在开始于起始时间454之预先选定之时间周期之一第一部分期间，第一电容器240a上之感测电压440少于屏蔽电压450。在感测电压440与屏蔽电压450间的电压差的极性导致漏电流IL460之反转，如图2、8、9与10b所示，此漏电流从下游晶体管120c-120g朝上游传递至连接到被选择之晶体管120b之输出端子150之位线190c。在屏蔽电压450与感测电压440之交点以后开始之预先选定之时间周期之一第二部分期间，如图10A所示，感测电压440大于屏蔽电压450。在感测电压440与屏蔽电压450间之此种电压差之相反极性导致具有对应于电压差之大小之漏电流IL460，此漏电流从被选择之晶体管120b之输出端子150朝下游传递至下游晶体管120c-120g。
NVM封装100能正确并确实地从NVM阵列110读取被储存之数据。藉由抑制电流泄漏至被选择之列170之邻近的晶体管120c-120g，被选择之晶体管120b之位状态可被更正确与确实地评估。举例而言，在低临限安全电压VTL与高临限安全电压VTH之间之安全缓冲区可被增广，从而允许在与不同的位状态相关的有效临限电压VT之间的较大对比。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰，因此本发明之保护范围当视后附之申请专利范围所定义者为准。举例而言，晶体管120可包含在功能上等效于例示构造之其他电子构造。再者，相对的或地址的专门用语，例如「第一」或「第二」因应于例示实施例而使用且可交换。因此，以下的申请专利范围不应受限于包含于此之型式之说明。
权利要求
1.一种非挥发性存储器封装，包含一非挥发性存储器阵列，其包含多个电气串联连接之晶体管，各该晶体管具有一输入端子与一输出端子，以使该些晶体管的其中一个该输出端子连接至在一下游方向之下一个晶体管的该输入端子；一读取电压源，用以提供一电压至该些晶体管的一被选择的晶体管的该输入端子，用以在该被选择的晶体管的该输入端子与该输出端子之间感应生成一单元电流；一位感测器，用以接收来自该被选择的晶体管的该输出端子的一读取电流并评估该读取电流；以及一屏蔽电压施加器，其适合于施加一电压至该些晶体管的一下游晶体管的该输入端子或该输出端子，该下游晶体管位于该被选择的晶体管的该下游方向。
2.如权利要求1所述的非挥发性存储器封装，其中该屏蔽电压施加器包含一屏蔽电压源，其适合于连接一预先选定的电压至该下游晶体管的该输入端子或该输出端子。
3.如权利要求1所述的非挥发性存储器封装，其中该屏蔽电压施加器包含一屏蔽电流源，其适合于提供一预先选定之电流至该下游晶体管的该输入端子或该输出端子。
4.如权利要求3所述的非挥发性存储器封装，其中该屏蔽电流源为一第一参考电流源，其适合于提供一第一电流至作为一第一下游晶体管的该下游晶体管的该输入端子或该输出端子，且还包含一第二参考电流源，其适合于提供一第二电流至位于该第一下游晶体管下游的一第二下游晶体管的该输入端子或该输出端子。
5.如权利要求1所述的非挥发性存储器封装，其中该屏蔽电压施加器适合于施加从大约0.1至大约0.5伏特的电压。
6.如权利要求1所述的非挥发性存储器封装，其中该位感测器适合于在一预先选定的时间周期，将来自该被选择的晶体管的该输出端子的该读取电流执行电流至电压转换成为一感测电压，且该屏蔽电压施加器适合于在该预先选定之时间周期，施加被选择成该感测电压的一平均值之从大约90％至大约110％的大小之电压。
7.如权利要求1所述的非挥发性存储器封装，其中该非挥发性存储器阵列包含一虚接地阵列。
8.如权利要求1所述的非挥发性存储器封装，其中该非挥发性存储器封装形成为一薄的小轮廓封装或晶片级封装。
9.如权利要求1所述的非挥发性存储器封装，其中该些晶体管包含n通道金氧半导体场效晶体管，该输入端子为该金氧半导体场效晶体管的一漏极，且该输出端子系为该金氧半导体场效晶体管的一源极。
10.如权利要求1所述的非挥发性存储器封装，其中该些晶体管包含快闪存储器单元。
全文摘要
一种非挥发性存储器封装包含一非挥发性存储器阵列，其具有电气串联连接之多个晶体管，各晶体管具有一输入端子与一输出端子，这些晶体管之其中一个之输出端子连接至在一下游方向之下一个晶体管之输入端子。一读取电压源提供一电压至这些晶体管之一被选择之晶体管之输入端子，用以在被选择之晶体管之输入端子与输出端子之间感应生成一单元电流。一位感测器接收并评估来自被选择之晶体管之输出端子之一读取电流。一屏蔽电压施加器施加一电压至位于被选择之晶体管之下游方向之这些晶体管之一下游晶体管之输入端子或输出端子。
文档编号G11C16/30GK1979682SQ20061007472
公开日2007年6月13日 申请日期2006年4月10日 优先权日2005年12月5日
发明者罗思觉, 洪俊雄, 陈汉松 申请人:旺宏电子股份有限公司