专利名称：包含选择线的选择激活的随机存取存储器的制作方法
背景存储器速度和存储器容量持续增长以满足系统应用的需求。其中一些系统应用包括具有有限空间和有限能源的移动电子系统。在例如蜂窝式电话和个人数字助理(PDA)的移动应用中，存储单元密度以及功耗是今后阶段存在的问题。
为了解决这些问题，该产业正在开发用于移动应用的随机存取存储器(RAM)。一种被称为CellularRAM的RAM，是一种高性能和低功率的存储器，其被设计用于满足今后设计中增长的存储密度和带宽要求。CellularRAM是一种伪静态RAM(PSRAM)，其提供一种比当前方法的每位比率更低的成本。同样，CellularRAM提供静态随机存取存储器(SRAM)引脚和功能兼容性、外部免刷新操作以及低功率设计。CellularRAM装置是当前用于移动应用(如蜂窝式电话)的大多数异步低功率SRAMs的当然替代品。
典型地，PSRAM基于动态随机存取存储器(DRAM)，其在密度和速度上提供了超过传统SRAM的重大优点。该DRAM能包括布置在一个或多个存储单元阵列中的一个晶体管和一个电容存储单元，该一个或多个存储单元阵列布置在内存条中。为了读取和写入存储单元，每个DRAM包括一个或多个行译码器、一个或多个列译码器以及读出放大器。该读出放大器可以是差分读出放大器，其中每个读出放大器在两个差分输入中的每一个上接收一条位线。
为了读取或写入存储单元，该DRAM接收一个行地址、一个列地址以及控制信号。行译码器接收该行地址来选择存储单元中的一行并且列译码器接收该列地址来选择存储单元中的一列或多列。每个位于被选取的行和被选取的列的相交点上的存储单元向读出放大器提供一个数据位。
在每个接收数据的读出放大器上，位线中的一条从被选择的存储单元接收数据位并且其它的位线被用作参考。为了读取该数据位，该读出放大器放大该数据位值与该参考值之间的区别并将读出的输出值提供给输出驱动器。为了把数据位写入被选择的存储单元中，输入驱动器过激励该读出放大器。一输入驱动器在与被选择的存储单元相连的位线上过激励一数据位值，并且另一个输入驱动器在该参考位线上过激励与该数据位值相反的值。
在一些情况下，一条写入命令被发出以对被选择的存储单元进行写入，但是一些被选择的存储单元已被屏蔽或者存储单元列已被替换为冗余的存储单元列。典型地，为了阻止该写入命令，一连接到被屏蔽或被替换的存储单元的列被激活以如同正常的写入一样来存取该存储单元以及在被连接的读出放大器的差动输入的每一个上驱动一高电压电平。该读出放大器不检测该数据线的电压差并因此不能驱动该位线，其阻止了写入该被存取的存储单元。然而，该驱动器中的晶体管可能不匹配。一个驱动器可提供比其它驱动器更高的电压使得该读出放大器在一个方向上被偏置以从屏蔽的存储单元泄漏电荷。从屏蔽的存储单元泄漏的电荷会引起数据保持问题。而且，当被驱动时驱动器和读出放大器利用电流，并且在移动应用功率是有限资源。
由于这些或其它原因需要本发明。
摘要本发明的一方面提供一随机存取存储器，该存储器包括存储单元阵列、配置为接收一地址以在存储单元阵列中寻址存储单元的第一电路以及第二电路。该第二电路被配置为获得包括一地址选通信号的控制信号，同时利用其它控制信号选通该地址选通信号以提供一被选通的地址选通信号并且根据该被选通的地址选通信号控制一选择线信号的激活。
附图的简要描述
图1是说明根据本发明的一个电子系统实施例的框图。
图2是说明一个存储单元阵列中的存储单元实施例的图表。
图3是说明根据本发明的一个随机存取存储器实施例的图表。
图4是说明一个控制电路实施例的图表。
图5是说明一个选通电路实施例的图表。
图6是逻辑说明一个激活电路实施例的图表。
详细描述在下文的详细描述中，参考形成本发明一部分的附图进行说明，并且在附图中以示例的方式显示了可以实现本发明的特殊实施例。在这点上，根据描述的附图的方位使用例如“顶部”、“底部”、“前面”、“后面”、“开头”、“结尾”等等的方向术语。因为本发明实施例的部件能够以多个不同方向来定位，所以为了说明起见使用该方向术语但是决不是限制。应当理解，其它实施例可被利用并且可以进行结构上的或逻辑上的改变而不脱离本发明的范围。因此，下文的详细描述不应以限制的方式加以理解，本发明的范围由附加的权利要求限定。
图1是说明根据本发明的一个电子系统20的实施例的框图。该电子系统20包括一主控制器22和一随机存取存储器(RAM)24。该RAM24通过阻止被屏蔽或替换的列选择线的激活使写入命令无效，而不是通过将高压电平提供给读出放大器上两个差分输入中的每一个来使写入命令无效。这些方式减少了RAM24消耗的电流并防止了数据保持问题。
主控制器22通过存储器通信路径26电耦合到RAM24。主控制器22通过存储器通信路径26将行和列地址以及控制信号提供给RAM24。在一个实施例中，RAM24是动态随机存取存储器(DRAM)并且主控制器22提供包括读/写启动、行地址选通(RAS)以及列地址选通(CAS)信号的控制信号。在一个实施例中，RAM24是一个伪静态随机存取存储器(PSRAM)并且主控制器22提供包括静态RAM(SRAM)控制信号的控制信号。
RAM24包括存储单元阵列28、行地址锁存和译码器30、列地址锁存和译码器32、读出放大器和输入/输出(I/O)电路34、控制电路36、以及地址寄存器38。被称作行选择线的导电字线40横过该存储单元阵列28沿着X方向延伸。被称作位线的导电位线42横过该存储单元阵列28沿着Y方向延伸。存储单元44被定位在字线40和位线42的每个交叉点上。
每条字线40电耦合到行地址锁存和译码器30以及每条位线42电耦合到读出放大器和I/O电路34中的读出放大器之一。该读出放大器和I/O电路34通过导电列选择线46电耦合到列地址锁存和译码器32。并且，读出放大器和I/O电路34通过通信线路48电耦合到行地址锁存和译码器30，以及通过I/O通信路径50电耦合到被称作DQ的数据I/O焊点或引脚。通过I/O通信路径50，数据在RAM24中的读出放大器和I/O电路34和外部设备如主控制器22之间传输。
主控制器22通过存储器通信路径26电耦合到控制电路36和地址寄存器38。控制电路36通过控制通信路径52电耦合到行地址锁存和译码器30以及列地址锁存和译码器32。地址寄存器38通过行和列地址线54电耦合到行地址锁存和译码器30以及列地址锁存和译码器32。
地址寄存器3 8通过存储器通信路径26从主控制器22接收行和列地址。地址寄存器38通过行和列地址线54将行地址提供给行地址锁存和译码器30，以及控制电路36通过控制通信路径52将RAS信号提供给行地址锁存和译码器30，以便将所提供的行地址锁存到行地址锁存和译码器30中。地址寄存器38通过行和列地址线54将列地址提供给列地址锁存和译码器32，以及控制电路36通过控制通信路径52将CAS信号提供给列地址锁存和译码器32，以便将所提供的列地址锁存到列地址锁存和译码器32中。
读出放大器和I/O电路34包括读出放大器、均衡和预充电电路、数据输入缓冲器以及数据输出缓冲器。该读出放大器是差分输入读出放大器并且每个读出放大器在两个差分输入的每一个上接收一位线。位线中的一条从选择的存储单元接收数据位并且其它位线被用作参考。在读操作或写操作之前，该均衡和预充电电路均衡连接到同一读出放大器的位线上的电压。为了读数据位，读出放大器放大该数据位值与该参考值之间的差别并将读出的输出值提供给数据输出缓冲器中的一个。该数据输出缓冲器接收该读出的数据位值并通过I/O通信路径50将该数据位提供给一个或多个外部设备例如主控制器22。为了写数据位，数据输入缓冲器通过I/O通信路径50接收并将来自外部设备的数据位传送给读出放大器和I/O电路34中的读出放大器。数据输入缓冲驱动器过激励该读出放大器，其中一个输入驱动器在连接到选择的存储单元的位线上过激励该数据位值，并且另一个输入驱动器在参考位线上过激励与该数据位值相反的值。该读出放大器将接收的数据位值写入该选择的存储单元44中。
行地址锁存和译码器30接收该行地址和RAS信号并在行地址锁存和译码器30中锁存该行地址。而且，行地址锁存和译码器30译码每个行地址以选择存储单元44中的一行。此外，行地址锁存和译码器30通过通信路径48将读出放大器激活信号以及均衡和预充电信号提供给读出放大器和I/O电路34。
列地址锁存和译码器32激活列选择线46以将读出放大器连接到读出放大器和I/O电路34中的I/O电路。列地址锁存和译码器32接收列地址并在列地址锁存和译码器32中锁存该列地址。并且，列地址锁存和译码器32译码该列地址以选择被寻址的列选择线46。此外，列地址锁存和译码器32通过控制通信路径52从控制电路36接收列选择线激活信号。该列选择线激活信号指示哪一个被寻址的列选择线46将由列地址锁存和译码器32激活。列地址锁存和译码器32激活该列地址寻址的且被选择由该列选择线激活信号激活的列选择线46。激活的列选择线46被提供给读出放大器和I/O电路34以将读出放大器连接到I/O电路。
列选择线46被分组为列段。每个列段包括与一组I/O电路相对应的一组列选择线46。列段中的多个列选择线46能够共享该组I/O电路中的一个I/O电路，作为选择将读出放大器连接到该共享I/O电路。在相邻列段中的列选择线46将读出放大器连接到不同的I/O电路的相应组中。当寻址的列选择线被替换为同一或局部列段中的备用列选择线时，通过使局部冗余信号无效阻止所述被替换的列选择线的激活。当寻址的列选择线被替换为相邻列段中的备用列选择线时，通过使相邻段冗余信号无效阻止所述被替换的列选择线的激活。控制电路36控制列选择线的激活，包括通过禁用局部冗余信号和禁用相邻段冗余信号来停用列选择线。
控制电路36通过存储器通信路径26从主控制器22接收地址和控制信号。而且，控制电路36接收一个或多个数据屏蔽信号，该信号指示在写命令期间哪一个存储单元要保持不变。在一个实施例中，RAM24是DRAM，并且主控制器22将包括读/写启动、RAS以及CAS信号的控制信号提供给控制电路36。在一个实施例中，RAM24是PSRAM，并且主控制器22将包含SRAM控制信号的控制信号提供给提供DRAM控制信号例如读/写启动、RAS以及CAS信号的控制电路36。
控制电路36利用该读/写启动信号和该数据屏蔽信号选通所接收的或提供的CAS信号以提供选通的CAS信号。选通该CAS信号会阻止被屏蔽的列选择线上的该CAS信号。阻止该CAS信号防止了列选择线启动信号的激活，即防止了列选择线激活信号的激活。无效列选择线激活信号被从控制电路36传送到列地址锁存和译码器32并且该屏蔽的列选择线通过列地址锁存和译码器32被保持无效。
而且，控制电路36估算接收到的列地址的冗余。如果局部冗余命中被发现并且所寻址的列选择线被局部备用列选择线代替，控制电路36提供该禁用局部冗余信号，该信号阻止被替代的列选择线列选择线激活信号的激活。无效列选择线激活信号被从控制电路36传送到列地址锁存和译码器32，并且该替换的列选择线通过列地址锁存和译码器32被保持无效。如果冗余命中被发现并且该寻址的列选择线被相邻列段中的备用列选择线代替，那么控制电路36提供该禁用相邻段冗余信号，该信号阻止该被替换的列选择线的列选择线激活信号的激活。无效列选择线激活信号从控制电路36被传送到列地址锁存和译码器32并且该替换的列选择线通过列地址锁存和译码器32被保持无效。因此，不是通过将高电压电平提供给读出放大器上的两个差分输入中的每一个来禁用该写命令，而是通过阻止该列选择线激活信号的激活使被屏蔽和替换的列选择线保持无效。这降低了RAM24消耗的电流并阻止了数据保持问题。
在读操作期间，控制电路36接收读控制信号以及地址寄存器38接收所选择的一个或多个存储单元44的行地址。该行地址从地址寄存器38被提供给行地址锁存和译码器30并通过控制电路36和RAS信号被锁存在行地址锁存和译码器30中。行地址锁存和译码器24译码该行地址并激活选中的字线40。当选中的字线40被激活时，存储在与该选中的字线40耦合的存储单元44中的值被传给其相应的位线42。存储在存储单元44中的比特值被与该相应的位线42电耦合的读出放大器检测。
然后，控制电路36和地址寄存器38接收所选中的一个或多个存储单元44的列地址。该列地址从地址寄存器38被提供给列地址锁存和译码器32并通过控制电路36和CAS信号被锁存到列地址锁存和译码器32中。该列地址锁存和译码器32译码该列地址以选择列选择线46。控制电路36检验该列地址的冗余。如果发现冗余命中，则该被替换的列选择线被无效并且该备用列选择线与其余的被寻址的列选择线被激活以将选中的读出放大器连接到I/O电路，该I/O电路通过I/O通信路径50将数据传给外部设备。
在写操作期间，将被存储在存储单元阵列28中的数据通过I/O通信路径50从外部设备被提供给该DQ和数据输入缓冲器。控制电路36接收包括数据屏蔽信号的写控制信号以及地址寄存器38接收选中的一个或多个存储单元44中的行地址。通过控制电路36和RAS信号该行地址从地址寄存器38中被提供给行地址锁存和译码器30并锁存在行地址锁存和译码器30中。该行地址锁存和译码器30译码该行地址并激活该选中的字线40。当该选中的字线40被激活后，存储在每个与该选中的字线40耦合的存储单元44中的值被传给该相应的位线42以及与该相应的位线42电耦合的读出放大器。
然后，控制电路36和地址寄存器38接收该选中的一个或多个存储单元44的列地址。地址寄存器38将该列地址提供给列地址锁存和译码器32并且通过控制电路36和CAS信号该列地址被锁存到列地址锁存和译码器32。控制电路36估算该列地址的冗余。如果发生冗余命中，则控制电路36激活该禁用的局部冗余信号或禁用的相邻段冗余信号以中断该替换的列选择线的激活。而且，控制电路36根据该数据屏蔽信号选通该CAS信号以中断屏蔽的列选择线的激活。列地址锁存和译码器32接收来自控制电路36的列选择线激活信号并激活所选择的列选择线以将输入缓冲器连接到读出放大器。通过I/O通信路径50该输入缓冲器将数据从外部设备传给该读出放大器。而且，该输入缓冲器过激励该读出放大器，以通过位线42将数据写入该选中的一个或多个存储单元44中。
图2是说明存储单元阵列28中的存储单元44的一个实施例的图表。存储单元44包括一晶体管60和一电容器62。晶体管60的栅极电耦合到字线40。晶体管60的漏源通路的一侧电耦合到位线42，同时该漏源通路的另一侧电耦合到电容器62的一侧。电容器62的另一侧电耦合到一参考点64，例如供给电压的二分之一。电容器62被充电和放电来表示逻辑0或逻辑1。
在读操作期间，字线40被激活以开启晶体管60并且通过位线42读出放大器读取存储在电容器62上的值。在写操作期间，字线40被激活以开启晶体管60并访问电容器62。连接到位线42的读出放大器通过位线42和晶体管60被过激励以将一数据值写入电容器62。
存储单元44上的读操作是一种破坏性读操作。每次读操作之后，电容器62被充电或放电到刚刚被读取的数据值。此外，即使没有读操作，电容器62上的电荷会随时间的流逝而放电。为了保持存储值，通过读和/或写存储单元44来定期刷新存储单元44。存储单元阵列28中的所有存储单元44都会被定期刷新以保持它们的值。
图3是说明根据本发明的RAM24的一个实施例的图表。RAM24包括一存储单元阵列28、行地址锁存和译码器30、列地址锁存和译码器32、读出放大器和I/O电路34、控制电路36以及一地址寄存器(未示出)。在一个实施例中，RAM24是一接收包括读/写启动、RAS以及CAS信号的控制信号的DRAM。在一个实施例中，RAM24是一接收包括SRAM控制信号的控制信号的PSRAM。
被称作行选择线的导电字线40a-40n横过该存储单元阵列28沿着x方向延伸，并且导电位线42a-42m横过该存储单元阵列28沿着y方向延伸。存储单元44a-44p中的一个被定位于每个字线40a-40n和位线42a-42m的交叉点上。存储单元44a被定位在字线40a和位线42b的交叉点上。存储单元44b被定位在字线40a和位线42d的交叉点上，并且存储单元44p被定位在字线40a和位线42m的交叉点上。
每个字线40a-40n电耦合到行地址锁存和译码器30，同时每个位线42a-42m电耦合到读出放大器和I/O电路34。该读出放大器和I/O电路34通过导电列选择线46a-46m电耦合到列地址锁存和译码器32。而且，读出放大器和I/O电路34通过通信线路48电耦合到行地址锁存和译码器30，同时通过I/O通信路径50电耦合到称作DQ的数据I/O焊点或引脚。数据通过I/O通信路径50在RAM24中的读出放大器和I/O电路34与外部设备之间传输。
控制电路36通过控制通信路径52电耦合到行地址锁存和译码器30与列地址锁存和译码器32。该地址寄存器接收行和列地址并将一行地址提供给行地址锁存和译码器30以及将一列地址提供给列地址锁存和译码器32。控制电路36通过控制通信路径52将一RAS信号提供给行地址锁存和译码器30以将所提供的行地址锁存到行地址锁存和译码器30中。控制电路36通过控制通信路径52将一CAS信号提供给列地址锁存和译码器32以将所提供的列地址锁存到列地址锁存和译码器32中。
在存储单元阵列28中，每个存储单元44a-44p类似于图2中的存储单元44。存储单元44a包括一晶体管60a和一电容器62a。晶体管60a的栅极电耦合到字线40a。晶体管60a的漏源通路的一侧电耦合到位线42b，同时该漏源通路的另一侧电耦合到电容器62a的一侧。电容器62a的另一侧电耦合到一参考点64a，例如供给电压的二分之一。存储单元44b包括一晶体管60b和一电容器62b。晶体管60b的栅极电耦合到字线40a。晶体管60b的漏源通路的一侧电耦合到位线42d，同时该漏源通路的另一侧电耦合到电容器62b的一侧。电容器62b的另一侧电耦合到一个参考点64b，例如供给电压的二分之一。每一个存储单元阵列28中的其它存储单元44类似于存储单元44a和存储单元44b，其包括包含一晶体管60p和一电容器62p的存储单元44p。晶体管60p的栅极电耦合到字线40a。晶体管60p的漏源通路的一侧电耦合到位线42m，同时该漏源通路的另一侧电耦合到电容器62p的一侧。电容器62p的另一侧电耦合到一个参考点64p，例如供给电压的二分之一。为了清楚起见没有示出存储单元阵列28中的其余存储单元44。
读出放大器和I/O电路34包括读出放大器100a-100t、列选择线晶体管102a-102m、输出启动晶体管104以及一I/O电路106。读出放大器100a-100t包括均衡和预充电电路并且I/O电路106包括数据输入缓冲器和数据输出缓冲器。每个读出放大器100a-100t通过通信线路48电耦合到行地址锁存和译码器30。
读出放大器100a-100t电耦合到位线42a-42m和列选择线晶体管102a-102m。每个读出放大器100a-100t电耦合到位线42a-42m中的两条。读出放大器100a电耦合到位线42a和位线42b。读出放大器100b电耦合到位线42c和位线42d，等等，直到读出放大器100t电耦合到位线42m-1和位线42m。同样，每个读出放大器电耦合到该列选择线晶体管102a-102m中的两个晶体管的漏源通路。读出放大器100a在108a电耦合到列选择线晶体管102a的漏源通路并在108b电耦合到列选择线晶体管102b的漏源通路。读出放大器100b在108c电耦合到列选择线晶体管102c的漏源通路并在108d电耦合到列选择线晶体管102d的漏源通路，等等，直到在108m-1电耦合到列选择线晶体管102m-1的漏源通路并在108m电耦合到列选择线晶体管102m的漏源通路的读出放大器100t。列选择线晶体管102a-102m的漏源通路的另一侧电耦合到局部数据总线110。
读出放大器100a-100t是差分读出放大器。每个读出放大器100a-100t接收位于两个差分输入中的每一个输入位置的耦合位线42a-42m中的一个位线，并且将差分输出信号提供给列选择线晶体管102a-102m，该差分输出信号包括一个输出信号和与该输出信号相反的信号。读出放大器100a接收位于一个差分输入处的位线42a和位于另一个差分输入处的位线42b。读出放大器100b接收位于一个差分输入处的位线42c和位于另一个差分输入处的位线42d，等等，直到接收位于一个差分输入处的位线42m-1和位于另一个差分输入处的位线42m的读出放大器100t。读出放大器100a将一个被读出的输出信号提供给列选择线晶体管102a并将一个与该被读出的输出信号相反的信号提供给列选择线晶体管102b。读出放大器100b将一个被读出的输出信号提供给列选择线晶体管102c并将一个与该被读出的输出信号相反的信号提供给列选择线晶体管102d，等等，直到将一个被读出的输出信号提供给列选择线晶体管102m-1并将一个与该被读出的输出信号相反的信号提供给列选择线晶体管102m的读出放大器100t。
每个列选择线晶体管102a-102m的栅极电耦合到该列选择线46a-46m中的一个。列选择线晶体管102a的栅极电耦合到列选择线46a。列选择线晶体管102b的栅极电耦合到列选择线46b。列选择线晶体管102c的栅极电耦合到列选择线46c。列选择线晶体管102d的栅极电耦合到列选择线46d等等，直到列选择线晶体管102m-1的栅极电耦合到列选择线46m-1以及列选择线晶体管102m的栅极电耦合到列选择线46m。
局部数据总线110电耦合到输出启动晶体管104的漏源通路的一侧。该输出启动晶体管104漏源通路的另一侧电耦合到全局数据总线112，该全局数据总线112电耦合到I/O电路106。全局数据总线112中的每一条线路电耦合到I/O电路106中的数据输入缓冲器和数据输出缓冲器。该输出启动晶体管104的栅极通过通信线路48电耦合到行地址锁存和译码器30。
行地址锁存和译码器30接收行地址和RAS信号以将所接收的行地址锁存到行地址锁存和译码器30中。行地址锁存和译码器30译码一个行地址以选择字线40a-40n中的一个。该选定的字线40a-40n用于选择和开启具有连接到该选定的字线40a-40n的栅极的晶体管60a-60p。通过该选定的晶体管60a-60p和耦合的位线42a-42m传送来自与选定的晶体管60a-60p连接的电容器62a-62p的数据位值给读出放大器100a-100t。同样，行地址锁存和译码器30通过通信线路48将读出放大器激活信号以及均衡和预充电信号提供给读出放大器100a-100t。此外，行地址锁存和译码器30通过通信线路48将输出启动信号提供给输出启动晶体管104。该输出启动信号开启输出启动晶体管104以将局部数据总线110中的线路连接到全局数据总线112中的线路上。
列地址锁存和译码器32激活列选择线46a-46m以开启选定的列选择线晶体管102a-102m，同时将选定的读出放大器100a-100t与局部数据总线110中的线路相连。列地址锁存和译码器32接收列地址以将该列地址锁存到列地址锁存和译码器32中。列地址锁存和译码器32译码该列地址以选择一个或多个列选择线46a-46m。在一个实施例中，列地址锁存和译码器32根据一个列地址选择四个列选择线46a-46m。
列地址锁存和译码器32通过控制通信路径52接收来自控制电路36的列选择线激活信号。该列选择线激活信号指出哪一个选定的列选择线46a-46m将被列地址锁存和译码器32激活。列地址锁存和译码器32激活列选择线46a-46m，该列选择线46a-46m由该列地址选出并被该列选择线激活信号选定激活。
激活的列选择线46a-46m被提供给与该激活的列选择线46a-46m连接的列选择线晶体管102a-102m的栅极。该被激活的列选择线46a-46m开启该耦合的列选择线晶体管102a-102m以将选定的读出放大器100a-100t连接到局部数据总线110的线路上。在一个实施例中，列地址锁存和译码器32激活与选定的读出放大器100a-100t相连的该列选择线晶体管102a-102m的两个，以在该选定的读出放大器100a-100t与I/O电路106之间传送数据和与该数据相反的数据。
列选择线46a-46m被分组为列段。每个列段包括使用一组I/O电路106中的输入缓冲器和输出缓冲器的列选择线46a-46m。一个列段中的若干列选择线46a-46m可以共享该组输入缓冲器和输出缓冲器中的一个输入/输出缓冲器对，可选择地将该读出放大器100a-100t中的一个连接到I/O电路106中的该输入/输出缓冲器对。相邻列段中的列选择线46a-46m使用I/O电路106中不同组的输入缓冲器和输出缓冲器。如果该被寻址的列选择线46a-46m之一被替换为该局部列段中的列选择线46a-46m中备用的一个，通过禁止局部冗余信号来阻止该被替换的列选择线46a-46m被激活。如果该已寻址的列选择线46a-46m之一被替换为相邻列段中列选择线46a-46m中备用的一个，通过禁止相邻段冗余信号来阻止该被替换的列选择线46a-46m被激活。控制电路36通过禁止局部冗余信号和禁止相邻段冗余信号来控制列选择线46a-46m的激活，包括列选择线46a-46m的停用。
控制电路36接收行和列地址、控制信号以及数据屏蔽信号以控制RAM24的操作。该数据屏蔽信号指出写命令期间存储单元44a-44p中的一些存储单元是否处于非改变状态。在一个实施例中，一个数据屏蔽信号屏蔽了一个十六位写入命令的高位字节同时另一个数据屏蔽信号屏蔽了一个十六位写入命令的低位字节。在一个实施例中，RAM24是一个DRAM并且该控制信号包括读/写启动、RAS以及CAS信号。在一个实施例中，RAM24是一个PSRAM并且该控制信号包括控制电路36使用的SRAM控制信号来提供DRAM控制信号，例如读/写启动、RAS和CAS信号。
控制电路36利用该读/写启动信号和数据屏蔽信号调整所接收的或提供的CAS信号以提供一被调整的CAS信号。利用该读/写启动信号和数据屏蔽信号来选通该CAS信号。如果一个或多个数据屏蔽信号被激活并且该读/写信号指示一写命令，该CAS信号脉冲被阻塞以阻止选中的列选择线启动信号的激活。阻止选中的列选择线启动信号的激活防止了选中的列选择线激活信号的激活。控制电路36将用于屏蔽的列选择线46a-46m的无效列选择线激活信号提供给列地址锁存和译码器32，同时通过该列地址锁存和译码器32使屏蔽的列选择线46a-46m保持无效。
控制电路36估算接收到的列地址的冗余。如果局部冗余命中(redundancyhit)被发现并且该寻址的列选择线46a-46m其中之一被替换为局部备用列选择线46a-46m，控制电路36提供该局部冗余信号的禁用并且阻止该被替换的列选择线激活信号的激活。控制电路36将用于该被替换的列选择线46a-46m的无效列选择线激活信号提供给列地址锁存和译码器32，同时由列地址锁存和译码器32使该被替换的列选择线46a-46m保持无效。如果一个冗余命中被发现并且该被寻址的列选择线46a-46m其中之一被替换为相邻列段中的一个备用列选择线46a-46m，控制电路36提供该相邻段冗余信号的禁用并且阻止该被替换的列选择线激活信号的激活。控制电路36将用于该被替换的列选择线46a-46m的无效列选择线激活信号提供给列地址锁存和译码器32，同时由列地址锁存和译码器32使该被替换的列选择线46a-46m保持无效。
因此，不是通过提供高电压电平给读出放大器100a-100t中的一个上的两个输入中的每一个输入来阻止对选定的存储单元44a-44p的写入命令，而是通过阻止列选择线激活信号的激活来使被屏蔽和替换的列选择线46a-46m无效。使该选中的列选择线46a-46m无效切断了选中的列选择线晶体管102a-102m，这中断了来自I/O电路106的写数据被传给读出放大器100a-100t。这阻止了通过该读出放大器100a-100t将该写命令写入选中的存储单元44a-44p中。
在读操作期间，控制电路36接收读控制信号并且行地址锁存和译码器30接收通过控制电路36和RAS信号被锁存入行地址锁存和译码器30的行地址。行地址锁存和译码器30将读出放大器激活和均衡及预充电信号提供给读出放大器100a-100t，同时将输出启动信号提供给输出启动晶体管104。该输出启动信号开启输出启动晶体管104以将局部数据总线110连接到全局数据总线112。读出放大器100a-100t包括均衡和预充电电路，该均衡和预充电电路响应该读出放大器激活和均衡及预充电信号均衡多对位线42a-42m上的电压。例如，读出放大器100a包括均衡位线42a和42b上的电压的均衡和预充电电路。
行地址锁存和译码器30译码该行地址并激活选中的字线，例如字线40a。当选中的字线40a被激活时，存储在每个与选中的字线40a耦合的存储单元44a-44p中的值被传给相应的位线42a-42m。通过位线例如位线42b，存储在存储单元例如存储单元44a中的比特值被传给读出放大器例如读出放大器100a。
为了读取存储单元44a中的数据位值，读出放大器100a通过位线42b接收存储单元44a中的数据位值并将位线42a上的电压值用作参考。读出放大器100a放大位线42b上的数据位值和位线42a上的参考值之间的差，同时将读出的输出值提供给列选择线晶体管100b以及将与读出的输出值相反的值提供给列选择线晶体管100a。
然后，控制电路36以及列地址锁存和译码器32接收选中的一个或多个存储单元44a-44p中的列地址，同时通过控制电路36和CAS信号将该列地址锁存到列地址锁存和译码器32。该列地址锁存和译码器32译码该列地址以选择列选择线46a-46m。
控制电路36估算该列地址的冗余。
如果发现一个局部冗余命中，控制电路36提供禁用局部冗余信号，并阻止该被替换的列选择线激活信号的激活。控制电路36将无效列选择线激活信号提供给列地址锁存和译码器32。如果发现一个冗余命中并且被寻址的列选择线46a-46m中的一条被替换为相邻列段中的备用列选择线46a-46m，则控制电路36提供禁用相邻段冗余信号并阻止该被替换的列选择线激活信号的激活。控制电路36将用于被替换的列选择线46a-46m的无效列选择线激活信号提供给列地址锁存和译码器32。通过列地址锁存和译码器32使被替换的列选择线46a-46m保持无效。通过列地址锁存和译码器32激活备用列选择线46a-46m和其它选中的列选择线46a-46m，以将选中的读出放大器100a-100t连接到局部数据总线110。
为了读取读出放大器100a，激活列选择线46a和46b以开启将读出的输出值和与该读出的输出值相反的值传给局部数据总线110的列选择线晶体管102a和102b。行地址锁存和译码器30通过通信线路48将有效的输出启动信号提供给输出启动晶体管104，同时输出启动晶体管104将读出的输出值和与该读出的输出值相反的值传给全局数据总线102以及I/O电路106中的数据输出缓冲器。该数据输出缓冲器接收该读出的输出值和与该读出的输出值相反的值并通过I/O通信路径50将该数据提供给一个或多个外部设备。
在写操作期间，通过I/O通信路径50把要被存储在存储单元阵列28中的数据从一个外部设备提供给I/O电路106中的数据输入缓冲器。控制电路36接收行地址、写控制信号以及数据屏蔽信号。行地址锁存和译码器30通过控制电路36和一个RAS信号接收被锁存到行地址锁存和译码器30中的行地址。
行地址锁存和译码器30将读出放大器激活和均衡及预充电信号提供给读出放大器100a-100t，同时将输出启动信号提供给输出启动晶体管104。该输出启动信号开启输出启动晶体管104以将全局数据总线112连接到局部数据总线110。读出放大器100a-100t包括均衡和预充电电路，该均衡和预充电电路响应读出放大器激活和均衡及预充电信号来均衡位线42a-42m对上的电压。例如，读出放大器100a包括均衡位线42a和42b上之电压的均衡和预充电电路。
行地址锁存和译码器30译码该行地址并激活一个选中的字线，例如字线40a。在选中的字线40a被激活时，存储在每个与选中的字线40a耦合的存储单元44a-44p中的值被传给相应的位线42a-42m。存储在存储单元例如存储单元44a中的值通过位线(例如位线42b)被传给读出放大器(例如读出放大器100a)。
然后，控制电路36和列地址锁存和译码器32接收选中的一个或多个存储单元44a-44p中的列地址，并通过控制电路36和CAS信号将该列地址锁存到列地址锁存和译码器32。该列地址锁存和译码器32译码该列地址以选择列选择线46a-46m。控制电路36调整该CAS信号并估算该列地址的冗余。
控制电路36利用读/写启动信号和数据屏蔽信号调整被接收的或提供的CAS信号以提供一个调整过的CAS信号。利用该读/写启动信号和数据屏蔽信号来选通该CAS信号。如果一个或多个数据屏蔽信号是激活的并且该读/写信号指示写指令，则该CAS信号脉冲被阻塞以阻止选中的列选择线启动信号的激活。阻止选中的列选择线启动信号的激活防止了选中的列选择线激活信号的激活。控制电路36将屏蔽列选择线46a-46m的无效列选择线激活信号提供给列地址锁存和译码器32。
如果发现一个局部冗余命中，控制电路36提供禁用局部冗余信号并阻止该被替换的列选择线激活信号的激活。控制电路36将该无效列选择线激活信号提供给列地址锁存和译码器32。如果一个冗余命中被发现并且所寻址的列选择线46a-46m中的一条被替换为一个相邻列段中的备用列选择线46a-46m，则控制电路36提供禁用相邻段冗余信号并阻止该替换的列选择线激活信号的激活。控制电路36将替换的列选择线46a-46m的无效列选择线激活信号提供给列地址锁存和译码器32。
列地址锁存和译码器32接收来自控制电路36的列选择线激活信号，同时激活选中的列选择线46a-46m以将读出放大器100a-100t连接到局部数据总线104。通过列地址锁存和译码器32使被屏蔽和替换的列选择线46a-46m保持无效。I/O电路106中的输入缓冲器通过全局数据总线112、输出启动晶体管104、局部数据总线110以及列选择晶体管102a-102m将来自外部设备的数据驱动到该读出放大器100a-100t。通过位线42a-42m，该输入缓冲器过激励该读出放大器100a-100t以将数据写入到选中的一个或多个存储单元44a-44b中。
为了将数据位值写入存储单元44a，I/O电路106中的数据输入缓冲器通过通信路径50接收数据位值以及与该数据位值相反的值。该数据输入缓冲器通过全局数据总线112将该数据位值以及与该数据位值相反的值传送给输出启动晶体管104。行地址锁存和译码器30通过通信线路48提供有效的输出启动信号以开启输出启动晶体管104，同时输出启动晶体管104将该数据位值以及与该数据位值相反的值传给局部数据总线110。列选择线46a和46b被激活以开启用来将数据位值以及与该数据位值相反的值传给读出放大器100a的列选择线晶体管102a和102b。该数据输入缓冲器过激励读出放大器100a，其中一个输入驱动器将该数据位值过激励到位线42b上并过激励到选中的存储单元44a中，并且另一个输入缓冲器将与该数据位值相反的值过激励到该参考位线42a上。读出放大器100a将该数据位值写入到存储单元44a中以及字线40a被取消选定以切断存储单元44a中的晶体管60a。
图4是说明控制电路36的一个实施例的图表。控制电路36包括一个选通电路200、一个定时电路202以及激活电路204a-204n。选通电路200被电耦合以通过选通通信路径206接收来自控制电路36和外部电路的控制信号，同时通过定时通信路径208电耦合到定时电路202。定时电路202通过激活电路通信路径210电耦合到激活电路204a-204n，同时激活电路204a-204n通过控制通信路径52电耦合到列地址锁存和译码器。每个激活电路204a-204n通过控制通信路径52将列选择线激活信号CSLA提供给列地址锁存和译码器电路以激活或阻止列选择线的激活。在一个实施例中，控制电路36包括多个选通电路和多个定时电路并且多个定时电路中的每一个被耦合到多个激活电路。在其它实施例中，控制电路36包括任何适当数量的选通电路、定时电路以及激活电路。
选通电路200通过选通通信路径206在读命令和写命令期间接收控制信号。该控制信号能够从外部电路接收和/或由控制电路36提供。该控制信号包括一CAS信号CAS、数据屏蔽信号bDM以及一写入信号bWR。CAS信号CAS包括在读命令和写命令期间从低电压电平跳动到高电压电平再回到低电压电平的脉冲。该写入信号bWR是一个低态有效信号，也就是说在读指令期间处于高电压电平并且在写指令期间处于低电压电平。该数据屏蔽信号bDM是低态有效信号。如果数据屏蔽信号bDM为高，那么存储单元不被屏蔽同时该存储单元能够被写入数据。如果数据屏蔽信号bDM为低，存储单元被屏蔽同时该存储单元不能被写入数据。
选通电路200包括用来选通CAS信号CAS中的脉冲以提供选通的CAS信号GCAS的逻辑。如果写入信号bWR处于指示读命令的高电压电平，则选通电路200将CAS信号CAS中的脉冲作为被选通的CAS信号GCAS中的脉冲提供给定时电路202。同样，如果数据屏蔽信号bDM处于指示存储单元没有被屏蔽而且可以被写入的高电压电平，则选通电路200将CAS信号CAS中的脉冲作为被选通的CAS信号GCAS中的脉冲提供给定时电路202。如果写入信号bWR和数据屏蔽信号bDM处于低电压电平，则选通电路200阻塞CAS信号CAS中的脉冲并将低电压电平选通的CAS信号GCAS提供给定时电路202。
定时电路202接收该被选通的CAS信号GCAS并将列选择线启动信号CSLEN提供给激活电路204a-204n。如果该被选通的CAS信号GCAS包括脉冲，则定时电路202提供该列选择线启动信号CSLEN中的脉冲。该脉冲是一个从低电压电平跳动到高电压电平再回到低电压电平的定时信号。如果该选通的CAS信号GCAS不包括脉冲，定时电路202提供低电压电平列选择线启动信号CSLEN。定时电路202将该列选择线启动信号CSLEN提供给激活电路204a-204n。
激活电路204a-204n通过激活电路通信路径210接收来自定时电路202的列选择线启动信号CSLEN。同样，激活电路204a-204n通过控制电路36接收激活控制信号。通过控制电路36接收的激活控制信号包括位于212a-212n的段选择信号SEGSEL、位于214a-214n的禁用局部冗余信号DLR以及位于216a-216n的禁用相邻段冗余信号DASR。每个激活电路204a-204n提供列选择线46a-46m其中之一的列选择线激活信号CSLA(图3所示)。由激活电路204a-204n中的一个接收的激活控制信号与列选择线46a-46m中相应的一条列选择线相关。
位于212a-212n的段选择信号SEGSEL是地址译码的产物。每个位于212a-212n的段选择信号表示列段是否被寻址。如果列段被寻址，则那个列段的段选择信号SEGSEL被置于高电压电平。如果列段没有被寻址则那个列段的段选择信号SEGSEL被置于低电压电平。多个激活电路204a-204n可以接收相同列段的段选择信号SEGSEL。
每个位于214a-214n的禁用局部冗余信号DLR指示列选择线是否被替换为该局部列段中的备用列选择线。该被替换的列选择线被抑制。如果列选择线被替换，则位于214a-214n的禁用局部冗余信号DLR处于高电压电平，如果列选择线没有被替换，位于214a-214n的禁用局部冗余信号DLR处于低电压电平。
每个位于216a-216n的禁用相邻段冗余信号DASR指示列选择线是否被替换为相邻列段中的备用列选择线。该被替换的列选择线被抑制。如果列选择线被替换，位于216a-216n的禁用相邻段冗余信号DASR处于高电压电平。如果列选择线没有被替换，位于216a-216n的禁用相邻段冗余信号DASR处于低电压电平。
激活电路204a接收来自定时电路202的列选择线启动信号CSLEN和激活控制信号，该激活控制信号包括位于212a的段选择信号SEGSEL、位于214a的禁用局部冗余信号DLR以及位于216a的禁用相邻段冗余信号DASR。如果位于212a的段选择信号SEGSEL处于高电压电平同时位于214a的禁用局部冗余信号DLR处于低电压电平并且位于216a的禁用相邻段冗余信号DASR处于低电压电平，则激活电路204a根据该列选择线启动信号CSLEN提供列选择线激活信号CSLA。如果该列选择线启动信号CSLEN包括脉冲，则激活电路204a提供该列选择线激活信号CSLA中的脉冲。如果该列选择线启动信号CSLEN保持在低电压电平，则激活电路204a提供低电压电平列选择线激活信号CSLA，该CSLA禁止激活与列选择线46a-46m中的一条相应的列选择线。
如果位于212a的段选择信号SEGSEL处于低电压电平或者位于214a的禁用局部冗余信号DLR处于高电压电平或者位于216a的禁用相邻段冗余信号DASR处于高电压电平，则激活电路204a提供低电压电平列选择线激活信号CSLA，该CSLA禁止激活与列选择线46a-46m中的一条相应的列选择线。每个激活电路204a-204n类似于激活电路204a。
图5是说明选通电路200的一个实施例的图表。该选通电路200包括一个或门302、一个与非门304以及一个反相器306。在一个输入端上或门302在308处接收数据屏蔽信号bDM同时在另一个输入端上或门302在310处接收写入信号bWR。或门302的输出在312处电耦合到与非门304的一个输入。与非门304的另一个输入在314处接收CAS信号CAS。与非门304的输出在318处电耦合到反相器306的输入，而反相器306的输出在320处提供该选通的CAS信号GCAS。
在314的CAS信号CAS包括在读命令和写命令期间从低电压电平跳动到高电压电平再回到低电压电平的定时脉冲。在310处的写入信号bWR是一个在读命令期间处于高电压电平而在写命令期间处于低电压电平的低态有效信号。在308处的数据屏蔽信号bDM是一个低态有效信号。如果308处的数据屏蔽信号bDM处于高态，那么存储单元不能被屏蔽同时该存储单元能够被写入数据。如果308处的数据屏蔽信号bDM处于低态，则存储单元被屏蔽同时该存储单元不能被写入数据。
如果310处的写入信号bWR处于指示读命令的高电压电平，则或门302在312处提供高电压电平输出同时与非门304在318处将与CAS信号CAS相反的信号提供给反相器306的输入。在320处和反相器306的输出处的该选通的CAS信号GCAS类似于314处的CAS信号CAS。同样，如果3108处的数据屏蔽信号bDM处于表示存储单元没有被屏蔽并且能够被写入的高电压电平，或门302在312处提供高电压电平输出同时与非门304在318处将与CAS信号CAS相反的信号提供给反相器306的输入。在320处和反相器306的输出处的该选通的CAS信号GCAS类似于314处的CAS信号CAS，同时其被提供给例如定时器202(图4所示)的定时电路。如果310处的写入信号bWR和308处的数据屏蔽信号bDM处于低电压电平，则或门302在312处提供低电压电平输出，同时与非门304在318处将高电压电平输出提供给反相器306的输入。位于320和反相器306的输出的该选通的CAS信号GCAS保持在低电压电平，同时在314处的CAS信号CAS中的脉冲被选通电路200阻塞。
图6是逻辑地说明激活电路204a的一个实施例的图表。激活电路204a包括与门400，该与门包含同相输入402和404以及反相输入406和408。激活电路204a在402处从定时电路202(图4所示)接收列选择线启动信号CSLEN以及在404处接收段选择信号SEGSEL。同样，激活电路204a在406处接收禁用局部冗余信号DLR并在408处接收禁用相邻段冗余信号DASR。激活电路204a在410处提供列选择线激活信号CSLA。
404处的段选择信号SEGSEL是地址译码的产物并指示列段是否被寻址。如果列段被寻址，则404处的该段选择信号SEGSEL被设为高电压电平。如果列段没有被寻址，则404处的该段选择信号SEGSEL被设为低电压电平。
406处的禁用局部冗余信号指示列选择线是否被替换为该局部列段中的备用列选择线。该被替换的列选择线被抑制。如果该列选择线被替换，则406处的禁用局部冗余信号DLR处于高电压电平。如果列选择线没有被替换，则406处的禁用局部冗余信号DLR处于低电压电平。
408处的禁用相邻段冗余信号DASR指示列选择线是否被替换为相邻列段中的备用列选择线。该被替换的列选择线被抑制。如果该列选择线被替换，则408处的禁用相邻段冗余信号DASR处于高电压电平。如果列选择线没有被替换，则408处的禁用相邻段冗余信号DASR处于低电压电平。
激活电路204a在402接收来自定时电路202的列选择线启动信号CSLEN和该激活控制信号，该激活控制信号包括404处的段选择信号SEGSEL、406处的禁用局部冗余信号DLR以及408处的禁用相邻段冗余信号DASR。如果404处的段选择信号SEGSEL处于高电压电平，同时406处的禁用局部冗余信号DLR处于低电压电平并且408处的禁用相邻段冗余信号DASR处于低电压电平，则激活电路204a根据402处的列选择线启动信号CSLEN在410处提供列选择线激活信号CSLA。如果402处的该列选择线启动信号CSLEN包括一个脉冲，则激活电路204a在410处提供列选择线激活信号CSLA中的脉冲。如果402处的列选择线启动信号CSLEN保持在低电压电平，则激活电路204a在410处提供低电压电平列选择线激活信号CSLA，该CSLA禁止相应列选择线的激活。
如果404处的段选择信号SEGSEL处于低电压电平，或者406处的禁用局部冗余信号DLR处于高电压电平或者408处的禁用相邻段冗余信号DASR处于高电压电平，则激活电路204a在410处提供低电压电平列选择线激活信号CSLA，该CSLA禁止相应列选择线的激活。
在一个实施例中，RAM24(图1所示)包括一个类似于图5中的选通电路200的选通电路以及类似于图6中激活电路204a的激活电路。RAM24通过阻止被屏蔽或替换的列选择线的激活来禁用写命令，而不是通过将高电压电平提供给输出放大器中的两个差分输入中的每一个输入来禁用写命令。这减少了RAM24的电流消耗并防止了数据保持问题。
尽管已说明了特殊的实施例而且已在本文描述，本领域普通技术人员将理解各种替换的和/或等同的实现可替代所示的和所描述的特殊实施例而不会超出本发明的范围。这些应用预定覆盖了任何在此描述的特殊实施例的改编或改变。因此，旨在由该权利要求和其等价物限定本发明。
权利要求
1.一种随机存取存储器，包括-一存储单元阵列；-一第一电路，被配置为接收一地址以寻址该存储单元阵列中的存储单元；-一第二电路，被配置为获得包括一地址选通信号的控制信号并利用其余的控制信号选通该地址选通信号，以提供一选通的地址选通信号并根据该选通的地址选通信号控制一选择线信号的激活。
2.权利要求1所述的随机存取存储器，其中该第二电路被配置为接收包括一数据屏蔽信号和一写信号的控制信号并根据该数据屏蔽信号和写信号来选通该地址选通信号。
3.权利要求1所述的随机存取存储器，包括一提供选择线启动信号的定时器，其中该定时器接收被选通的地址选通信号并响应该选通的地址选通信号提供该选择线启动信号。
4.权利要求1所述的随机存取存储器，其中该第二电路被配置为获得一相邻段冗余信号并根据该获得的相邻段冗余信号控制该选择线信号的激活。
5.权利要求1所述的随机存取存储器，其中该第一电路包括一列译码器电路以及该第二电路包括一控制电路。
6.一种计算机系统，包括-一处理器；以及-一随机存取存储器，被配置为通过该处理器接收行地址和列地址以及控制信号，该随机存取存储器包括--一存储单元阵列；-行译码器，被配置为通过该处理器接收该行地址以寻址该存储单元阵列中被选中的存储单元；--列译码器，被配置为通过该处理器接收该列地址以寻址该存储单元阵列中被选中的存储单元；以及--一控制电路，被配置为通过该处理器获得该控制信号以及利用控制信号获得一列地址选通信号并选通该列地址选通信号，以提供一选通的列地址选通信号并根据该选通的列地址选通信号选择性地激活一个列选择线信号。
7.权利要求6所述的计算机系统，其中该控制电路被配置为接收一数据屏蔽信号和一写信号并根据该数据屏蔽信号和该写信号选通该列地址选通信号。
8.权利要求6所述的计算机系统，其中该控制电路被配置为检验该列地址的冗余并提供一相邻段冗余信号，该信号指示所寻址的列是否被在不同的列段中的备用列所代替，并根据该相邻段冗余信号选择性地激活该列选择线信号。
9.权利要求6所述的计算机系统，其中该随机存取存储器被配置成一个动态随机存取存储器，后者被配置为通过该处理器接收包括一列地址选通信号的动态随机存取存储器控制信号。
10.权利要求6所述的计算机系统，其中该随机存取存储器被配置成一个伪静态随机存取存储器，后者被配置为接收静态随机存取存储器控制信号并根据该静态随机存取存储器控制信号提供动态随机存取存储器控制信号。
11.一种随机存取存储器，包括-一存储单元阵列；-一第一电路，被配置为接收地址以寻址该存储单元阵列中的存储单元；以及-一第二电路，被配置为检验该地址的冗余并提供一相邻段冗余信号，该信号指示所述被寻址的存储单元是否被不同的存储单元段中的备用存储单元所代替，并根据该相邻段冗余信号控制一选择线信号的激活。
12.权利要求11所述的随机存取存储器，其中该第二电路被配置为接收包括一地址选通信号的控制信号并利用其余的控制信号选通该地址选通信号，以提供一选通的地址选通信号并根据该选通的地址选通信号控制该选择线信号的激括。
13.权利要求12所述的随机存取存储器，包括一提供一选择线启动信号的定时器，其中该定时器接收该选通的地址选通信号并响应该选通的地址选通信号提供该选择线启动信号。
14.权利要求12所述的随机存取存储器，其中该第二电路被配置为接收一数据屏蔽信号和一写信号并根据该数据屏蔽信号和该写信号选通该地址选通信号。
15.一种随机存取存储器，包括-用于接收一地址的装置；-用于根据该接收的地址寻址存储单元的装置；-用于获得包括一地址选通信号的控制信号的装置；-用于利用其余获得的控制信号选通该地址选通信号的装置；以及-用于根据该选通的地址选通信号控制一选择线信号的激活的装置。
16.权利要求15所述的随机存取存储器，包括-用于获得一相邻段冗余信号的装置；以及-用于根据该获得的相邻段冗余信号控制该选择线信号的激活的装置。
17.权利要求15所述的随机存取存储器，其中该用于获得控制信号的装置包括用于获得包括一数据屏蔽信号和一写信号的控制信号的装置，以及该用于选通该地址选通信号的装置包括用于根据该数据屏蔽信号和该写信号选通该地址选通信号的装置。
18.一种随机存取存储器，包括-用于接收一地址的装置；-用于根据该接收的地址寻址存储单元的装置；-用于检验该地址的冗余以提供一相邻段冗余信号的装置，该信号指示所述被寻址的存储单元是否被不同存储单元段中备用存储单元所代替；以及-用于根据该相邻段冗余信号控制一选择线信号的激活的装置。
19.权利要求18所述的随机存取存储器，包括-用于接收包括一地址选通信号的控制信号的装置；-用于利用其余的控制信号选通该地址选通信号的装置；-用于根据被选通的地址选通信号控制该选择线信号的激活的装置。
20.一种控制存取随机存取存储器中的存储单元的方法，包括-接收一地址；-根据所接收的地址寻址存储单元；-获得包括一地址选通信号的控制信号；-利用其余的获得的控制信号选通该地址选通信号；以及-根据所选通的地址选通信号控制一选择线信号的激活。
21.权利要求20所述的方法，其中-获得控制信号包括获得包括一数据屏蔽信号和一写信号的控制信号；以及-选通该地址选通信号包括根据该数据屏蔽信号和该写信号选通该地址选通信号。
22.权利要求20所述的方法，包括-在一定时器处接收被选通的地址选通信号；以及-响应被选通的地址选通信号提供一选择线启动信号。
23.权利要求20所述的方法，包括-获得一相邻段冗余信号；以及-根据所获得的相邻段冗余信号控制该选择线信号的激活。
24.一种控制存取计算机系统中的存储单元的方法，包括-通过一处理器接收行地址和列地址；-利用该行地址寻址存储单元阵列中选中的存储单元；-利用该列地址寻址存储单元阵列中选中的存储单元；-通过该处理器接收控制信号-获得列地址选通信号；-利用控制信号选通该列地址选通信号，以提供一选通的列地址选通信号；-根据该选通的列地址选通信号激活一个列选择线信号。
25.权利要求24所述的方法，其中接收控制信号包括接收一数据屏蔽信号和一写信号以及选通该列地址选通信号包括根据该数据屏蔽信号和该写信号选通该列地址选通信号。
26.权利要求24所述的方法，包括-检验该列地址的冗余以提供一相邻段冗余信号，该信号指示所述被寻址的列是否被不同列段中的一备用列所代替；以及-根据该相邻段冗余信号激活该列选择线信号。
27.权利要求24所述的方法，其中获得列地址选通信号包括通过该处理器接收该列地址选通信号。
28.权利要求24所述的方法，其中通过该处理器接收控制信号包括接收静态随机存取存储器控制信号，获得列地址选通信号包括利用该静态随机存取存储器控制信号获得该列地址选通信号。
29.一种控制存取一随机存取存储器中的存储单元的方法，包括-接收一地址；-根据所接收的地址寻址存储单元；-检验该地址的冗余以提供一相邻段冗余信号，该信号表示所寻址的存储单元是否被在不同的存储单元段中的备用存储单元所代替；以及-根据该相邻段冗余信号控制一选择线信号的激活。
30.权利要求29所述的方法，包括-接收包括一地址选通信号的控制信号；-利用其余的控制信号选通该地址选通信号；以及-根据被选通的地址选通信号控制该选择线信号的激活。
31.一种随机存取存储器，包括-一存储单元阵列；-一第一电路，被配置为接收一地址以寻址该存储单元阵列中的存储单元；-一第二电路，被配置为获得包括一地址选通信号、一数据屏蔽信号以及一写信号的控制信号并根据该数据屏蔽信号和该写信号选通该地址选通信号，以提供一选通的地址选通信号并根据该选通的地址选通信号控制一选择线信号的激活，以及其中该第二电路被配置为获得一相邻段冗余信号并根据所获得的相邻段冗余信号控制该选择线信号的激活。
全文摘要
一种随机存取存储器包括一存储单元阵列、一被配置为接收一地址以寻址该存储单元阵列中的存储单元的第一电路，以及一第二电路。该第二电路被配置为获得包括一地址选通信号的控制信号并利用其余的控制信号选通该地址选通信号，以提供一选通的地址选通信号并根据该选通的地址选通信号控制一选择线信号的激活。
文档编号G11C11/4063GK1855299SQ20061008418
公开日2006年11月1日 申请日期2006年2月24日 优先权日2005年2月24日
发明者M·弗里伯恩 申请人:英飞凌科技股份公司