专利名称：非易失性半导体存储装置的制作方法
技术领域：
本发明涉及具有放大来自主单元阵列和参考单元阵列的电位差的读出放大器的非易失性半导体存储装置，尤其涉及一种在读出时可以高速地读出的非易失性半导体存储装置。
背景技术：
在现有的非易失性半导体存储装置中，公知的有图10～11所示的非易失性半导体存储装置(现有例1)。现有例1所涉及的非易失性半导体存储装置，在存储单元阵列中具有第1扩散区域107、选择栅极103、第2扩散区域(图10的121)、浮置栅极106、控制栅极111(参照图10、11)。
第1扩散区域107在基板101表面沿着一个方向延伸，互相间隔地并列设置。第1扩散区域107作为局部位线而使用。选择栅极103经由绝缘膜102配置在互相邻接的第1扩散区域107之间的区域的基板101上，沿着第1扩散区域107的延伸方向延伸。第2扩散区域(图10的121)配置在单元区域外的选择栅极103下的基板101表面，在单元区域外的两个外侧沿着与选择栅极103交叉的方向延伸。第2扩散区域(图10的121)作为公共源极使用。浮置栅极106是存储节点，经由绝缘膜102配置在第1扩散区域107和选择栅极103之间的区域，自平面方向观察配置为岛状。控制栅极111经由绝缘膜108配置在浮置栅极106和选择栅极103上，互相间隔地并列设置，在与选择栅极103交叉的方向上延伸。控制栅极111作为字线使用。
由在选择栅极103两侧的第1扩散区域107中的一方的第1扩散区域107、浮置栅极106、控制栅极111、选择栅极103构成第1单位单元；由在选择栅极103两侧的第1扩散区域107中的另一方的第1扩散区域107、浮置栅极106、控制栅极111、选择栅极103构成第2单位单元。在该非易失性半导体存储装置中，通过对选择栅极103施加正电压，在单元区域内的选择栅极103下的基板101表面上会形成反转层120。
使用
现有例1所涉及的非易失性半导体存储装置的动作。图12是用于说明现有例1所涉及的半导体存储装置的读出动作(在浮置栅极中未蓄积电子状态时的读出动作)的示意图。图13是用于说明现有例1所涉及的半导体存储装置的写入动作的示意图。图14是用于说明现有例1所涉及的半导体存储装置的擦除动作的示意图。
参照图12，在读出动作中，通过在浮置栅极106未蓄积电子的状态下(擦除状态；阈值电压低)，对控制栅极111、选择栅极103、第2扩散区域(图10的121)施加正电压，电子e从第1扩散区域107在浮置栅极106正下面的沟道中移动，并且，在选择栅极103下所形成的反转层120中移动，移动到第2扩散区域(图10的121)。另一方面，在浮置栅极106中蓄积电子的状态下(写入状态；阈值电压高)，即使对控制栅极111、选择栅极103、第2扩散区域(图10的121)施加正电压，也会因为在浮置栅极106下没有沟道而不流动电子e(未图示)。通过判断电子e是否流过的数据(0/1)而进行读出。
参照图13，在写入动作中，通过对控制栅极111、第1扩散区域107施加正的高电压，在选择栅极103的存储单元中施加流过1μA电流大小的正的低电压，电子e从第2扩散区域(图10的121)在形成于选择栅极103下的反转层120中移动，流入到第1扩散区域107。此时，一部分电子e由于选择栅极103和浮置栅极106的边界电场而具有高能量，因此，通过浮置栅极106下的绝缘膜105(隧道氧化膜)注入到浮置栅极106。
参照图14，在擦除动作中，通过对控制栅极111施加负的高电压，对基板101施加正的高电压，电子e从浮置栅极106通过浮置栅极106下的绝缘膜105(隧道氧化膜)被抽取到基板1。
接着，使用附图对现有例1的非易失性半导体存储装置的内部电路进行说明。图15是模式地表示现有例1所涉及的非易失性半导体存储装置的内部电路的电路图。
非易失性半导体存储装置具有主单元域130、参考单元区域131、读出放大器132、主单元用解码器135、参考单元用解码器136。
在主单元区域130中，图11所示的存储单元(第1单位单元和第2单位单元为一组)被配置为m行(X坐标)n列(Y坐标)的矩阵状。主单元中的第1扩散区域(图11的107)经由主单元用局部位线MLB、主单元用块选择开关133以及主单元用全局位线MGB与读出放大器132电连接。主单元区域130中的控制栅极(图11的111)经由对应的字线W0～W15与主单元用解码器135电连接。另外，在图15中，SG表示选择栅极，CS表示相当于图10的第2扩散区域121的公共源极。
参考单元区域131中配置有一个图11所示的存储单元(第1单位单元和第2单位单元为一组)。参考单元中的第1扩散区域(图11的107)经由参考单元用块选择开关134及参考单元用全局位线RGB与读出放大器132电连接。参考单元区域131中的控制栅极(图11的111)经由对应的参考单元用字线RW与参考单元用解码器136电连接。
读出放大器132放大主单元用全局位线MGB和参考单元用全局位线RGB之间的电位差。读出放大器132按每个主单元用全局位线MGB设置。主单元用解码器135对由地址信号所指定的字线W0～W15施加电压。参考单元用解码器136对字线RW施加电压。
对主单元用解码器135及参考单元用解码器136中地址信号为“14”的情况进行说明，在读出动作中，对主单元区域130中用粗点划线包围的单元来说，在浮置栅极未蓄积电子的状态(擦除状态；阈值电压低)下，通过对SG、CS及W14施加正电压，并且，将主单元用块选择开关133接通，来自CS的电流沿着粗点线所示的路径输入到读出放大器132中。另一方面，在参考单元区域131中，与地址信号为哪个地址无关，通过对SG、CS及RW施加正电压，并且，将参考单元用块选择开关接通，来自CS的电流沿着粗点线所示的路径输入到读出放大器132中。由读出放大器132放大主单元用全局位线MGB和参考单元用全局位线RGB之间的电位差，基于从读出放大器132输出的数据来进行0/1判断。
另外，在以往其他的非易失性半导体存储装置中，具有第1列树，其包括传送第1存储单元信息的布线组；第2列树，其包括传送第2存储单元信息的布线组；差动放大器，其放大数据线电位和参照数据线电位之间的电位差，而且还具有列切换栅极，其在选择第1存储单元时，将第1列树与数据线结合，并且将第2列树与参考数据线结合，在选择第2存储单元时，将第2列树与数据线结合，并且将第1列树与参考数据线结合(现有例2；参考专利文献1)。根据现有例2可以在抑制面积增加的同时，使主体侧的电容与参考侧的电容更准确地一致，而且，可以得到耐噪声强的非易失性半导体存储装置。
专利文献1特开2002-8386号公报(图1)这里，也可以将现有例1和现有例2进行组合，如现有例2那样，只通过使主单元用全局位线MGB(列树)和参考单元全局位线RGB(列树)的时间常数一致，是无法进行高速读出的。即，主单元用全局位线MGB和参考单元用全局位线RGB是普通的Al布线，电阻值是数10Ω，但是，SG正下面的反转层(图10的120、图15的电阻标号部分)通常是硅，其电阻值是数10KΩ。由于反转层(图10的120)的电阻值与主单元用全局位线MGB和参考单元用全局位线RGB的电阻值相比是非常大的，因此，相对主单元区域130侧受到从公共源极CS到存储单元为止的反转层(图15的电阻标号部分)的长度(电阻偏差)的影响，参考单元区域131侧的反转层始终以同一电阻值动作，因此，在主单元区域130侧的反转层和参考单元区域131侧的反转层的电阻值不一致时，由于主单元区域130侧的电阻偏差的影响，使得读出容限(margin)变小，导致在读出时不能高速地读出。
发明内容
本发明的目的在于，在读出时可以从存储节点高速读出。
本发明技术方案一的非易失性半导体存储器装置，具有放大来自主单元阵列和参考单元阵列的电位差的读出放大器，所述主单元阵列具有选择栅极，其在第1方向延伸；一个或多个公共源极，其在单元区域外的所述选择栅极下，沿着与所述第1方向交叉的所述第2方向延伸；多条字线，其在所述单元区域内的所述选择栅极上，沿着所述第2方向延伸；多个存储节点，其配置在所述字线和所述选择栅极交叉部分附近的所述字线下；和位线，其经由选择开关将所述存储节点的信息传输到所述读出放大器，并且，由通过对所述选择栅极施加正电压，在所述单元区域内的所述选择栅极下形成反转层的一个或多个主单元分割单位构成，所述参考单元阵列由与所述主单元分割单位相同构成的一个参考单元分割单位构成，所述主单元分割单位的规定电流路径与对应的所述参考单元分割单位的电流路径的电阻和电容相同。
在本发明的所述非易失性半导体存储装置中，优选具备第1解码器，其与配置在所述主单元分割单位中的多条字线电连接，并且通过输入地址信号对与该地址信号的地址对应的字线施加电压；第2解码器，其与配置在所述参考单元分割单位中的多条字线电连接，并且通过输入地址信号对与该地址信号的地址对应的字线施加电压。
在本发明的所述非易失性半导体存储装置中，所述公共源极由配置在所述单元区域外一端的第1公共源极，和配置在所述单元区域外另一端的第2公共源极构成，所述非易失性半导体存储装置具有第1解码器，其与配置在所述主单元分割单位中的多条字线电连接，并且通过输入地址信号对与该地址信号的地址对应的字线施加电压；及第2解码器，其与配置在所述参考单元分割单位中的多条字线电连接，并且通过输入所述地址信号对规定的字线施加电压，所述第2解码器，在所述地址信号的地址与配置在从所述第1公共源极和所述第2公共源极的中间点到所述第1公共源极之间的第1字线组中的任意一个字线相对应时，向对应的字线施加电压，在所述地址信号的地址与配置在从所述第1公共源极和所述第2公共源极的中间点到所述第2公共源极之间的第2字线组中的任意一个字线对应时，将电压施加到与对应的字线位置的沟道的电阻值一致的所述第1字线组的字线，对所述第2字线组不施加电压。
在本发明的所述非易失性半导体存储装置中，优选具有第1全局位线，其与所述读出放大器电连接，并经由第1选择开关与配置在所述主单元分割单位的第1位线电连接，且经由第2选择开关与配置在所述参考单元分割单位的第2位线电连接；第2全局位线，其与所述读出放大器电连接，并经由第3选择开关与配置在所述主单元分割单位的第3位线电连接，且经由第4选择开关与配置在所述参考单元分割单位的第4位线电连接；以及切换电路，其在将所述第1选择开关接通时，将所述第2选择开关切换为断开，将所述第3选择开切换为断开，且将所述第4选择开关切换为接通，并且，在将所述第3选择开关接通时，将所述第1选择开关切换为断开，将所述第2选择开关切换为接通，且将所述第4选择开关切换为断开。
根据本发明，可以降低读出时参考单元和主单元的电流偏差。可以使参考单元的电流路径和对应的主单元的电流路径的电容和电阻值相同。由此，不因为读出时单元电流的偏差，可以获取容限，进行高速读出。
根据本发明，因为在参考单元分割单位中所使用的单元为一半，所以，可以缩短出厂时装置的测试时间，使总计的芯片成本降低。
根据本发明，可以在主单元和参考单元中使全局位线附带的寄生电容相同。另外，不需要参考单元专用的全局位线，可以降低芯片尺寸。消除主侧和参考侧的寄生电容的偏差，并且，通过分开全局位线的布线间隔可以实现读出的高速化。
图1是模式地表示本发明实施方式1所涉及的非易失性半导体存储装置的构成的框图，(A)是整体图，(B)是主单元块的图，(C)是与参考单元块相关的图。
图2是模式地表示本发明实施方式1所涉及的非易失性半导体存储装置的内部电路的电路图。
图3是表示本发明实施方式1所涉及的非易失性半导体存储装置的主单元用解码器和参考单元用解码器施加了电压的字线的地址和地址信息的关系。
图4是模式地表示本发明实施方式2所涉及的非易失性半导体存储装置的内部电路的电路图。
图5是将本发明实施方式2所涉及的非易失性半导体存储装置的一对公共源极间的反转层的电阻作为1时，表示各字线的位置的电阻值的图表。
图6是表示本发明实施方式2所涉及的非易失性半导体存储装置的主单元用解码器以及参考单元用解码器施加了电压的字线的地址和地址信号的关系的第1表。
图7是表示本发明实施方式2所涉及的非易失性半导体存储装置的主单元用解码器以及参考单元用解码器施加了电压的字线的地址和地址信号的关系的第2表。
图8是模式地表示本发明实施方式3所涉及的非易失性半导体存储装置的构成的框图，(A)是整体图，(B)是参考单元块相关的图。
图9是模式地表示本发明实施方式3所涉及的非易失性半导体存储装置的内部电路的电路图。
图10是模式地表示现有例1所涉及的半导体存储装置的构成的局部俯视图。
图11是模式地表示现有例1所涉及的半导体存储装置的构成的(图10的)Y-Y’间的局部剖面图。
图12是用于说明现有例1所涉及的半导体存储装置的读出动作(浮置栅极中未蓄积电子状态时的读出动作)的示意图。
图13是用于说明现有例1所涉及的半导体存储装置的写入动作的示意图。
图14是用于说明现有例1所涉及的半导体存储装置的擦除动作的示意图。
图15是模式地表示现有例1所涉及的非易失性半导体存储装置的内部电路的电路图。
图中10、40-读出放大器部件，11、41-读出放大器，20、50-主单元块，20a、50a-主单元分割单位(单元部件)，21-块选择开关，22-主单元用解码器(主字解码器)，30-参考单元块，30a、50b-参考单元分割单位(单元部件)，31-块选择开关，32、33-参考单元用解码器(参考字解码器)，51、52-解码器，101-基板，101a-阱，102-绝缘膜，103-选择栅极，104-绝缘膜，105-绝缘膜，106-浮置栅极，107-第1扩散区域，108-绝缘膜，109-绝缘膜，111-控制栅极，120-反转层，121-第2扩散区域，130-主单元区域，131-参考单元区域，132-读出放大器，133-主单元用块选择开关，134-参考单元用块选择开关，135-主单元用解码器，136-参考单元用解码器，W0～W15-字线(数据线)，RW0～RW15-参考单元用字线(数据线)。
具体实施例方式
(实施方式1)使用附图对本发明实施方式1所涉及的非易失性半导体存储装置进行说明。图1是模式地表示本发明实施方式1所涉及的非易失性半导体存储装置的构成的框图，(A)是整体图，(B)是主单元块的图，(C)是参考单元块相关的图。图2是模式地表示本发明实施方式1所涉及的非易失性半导体存储装置的内部电路的电路图。图3是表示由本发明实施方式1所涉及的非易失性半导体存储装置的主单元用解码器以及参考单元用解码器施加电压的字线的地址和地址信号的关系的表。
非易失性半导体存储装置具有读出放大器部件10、主单元块20、参考单元块30(参照图1(A))。
读出放大器部件10是具有多个读出放大器(图2的11)的部件，该多个读出放大器放大主单元用全局位线MGB和对应的参考单元用全局位线RGB之间的电位差(参照图1(A))。
主单元块20由多个单位单元(参照图11)构成，包括在进行擦除动作的同时从浮置栅极(图11的106)抽出电子的所有单位单元。主单元块20在一个非易失性半导体存储装置内配置有多个(参照图1(A))。在主单元块20上配置有多条主单元用全局位线MGB和多条参考单元用全局位线RGB。在各个主单元块20中配置有从各主单元用全局位线MGB分支并且与主单元用全局位线MGB电连接的主单元用局部位线(图2的MLB)。主单元块20在一个块内被划分为多个主单元分割单位20a(参照图1(B))。这里，主单元分割单位20a是夹持在两个公共源极(图2的CS)之间的区域，是由属于来自一个主单元用解码器(图2的22)的字线组(例如W0～W15)的所有单位单元构成的存储单元阵列。
参考单元块30对每个相关的主单元块20组配置1个(参照图1(A))。在参考单元块30上配置有多条参考单元用全局位线RGB。参考单元块30中配置有从各个参考单元用全局位线RGB分支并且与参考单元用全局位线RGB电连接的参考单元用局部位线(图2的RLB)。参考单元块30由与主单元分割单位20a同样构成的一个参考单元分割单位30a构成(参照图1(C))。
图11所示的存储单元(第1单位单元和第2单位单元为1组)以m行(X坐标)n列(Y坐标)的矩阵状配置在主单元分割单位20a中(参照图2)。主单元分割单位20a中，在单元区域的两个外侧配置公共源极CS，选择栅极SG的支线被配置成与两个公共源极CS交叉。另外，实施方式1中，公共源极CS在主单元分割单位20a中可以不是两个，也可以在单侧只一个。主单元分割单位20a中的第1扩散区域(图11的107)经由主单元用局部位线MLB、块选择开关21以及主单元用全局位线MGB与读出放大器11电连接。主单元分割单位20a中的控制栅极(图1的111)经由对应的字线W0～W15与主单元用解码22电连接。另外，在图2中，SG相当于图10的选择栅极103，CS相当于与图10的第2扩散区域121相对应的公共源极。另外，主单元分割单位20a的构成与现有例1的主单元区域(图15的130)的构成相同。
与主单元分割单位20a同样，图11所示的存储单元(第1单位单元和第2单位单元为1组)以m行(X坐标)n列(Y坐标)的矩阵状配置在参考单元分割单位30a中，在其两个外侧配置公共源极CS，选择栅极SG的支线被配置成与两个公共源极CS交叉。这一点与现有例1的参考区域(图15的131)的构成不同。另外，当主单元分割单位20a的公共源极CS在单侧只配置一个时，将参考单元分割单位30a的公共源极CS只在单侧设置一个，形成与主单元分割单位20a的公共源极CS同样的构成。参考单元分割单位30a中的第1扩散区域(图11的107)经由块选择开关31以及参考单元用全局位线RGB与读出放大器11电连接。参考单元分割单位30a中的控制栅极(图11的111)，经由对应的参考单元用字线RW0～RW15与参考单元用解码器32电连接。另外，在图2中，SG相当于图10的选择栅极103，CS相当于图10的第2扩散区域121所对应的公共源极。在参考单元分割单位30a中，具有与主单元分割单位20a的沟道区域同样的沟道区域。参考单元分割单位30a的电流路径以与主单元分割单位20a的电流路径的电阻和电容相同的方式构成。
读出放大器11是读出用的读出放大器，将主单元用全局位线MGB和对应的参考单元用全局位线RGB电连接，并放大主单元用全局位线MGB和参考单元用全局位线RGB之间的电位差。读出放大器11按每个主单元用全局位线MGB设置。
主单元用解码器22对地址信号所指定的字线W0～W15施加电压。主单元用解码器22按每个主单元块(图1(B)的20)的主单元分割单位(图1(B)的20a)设置。
参考单元用解码器32具有与主单元用解码器22同样的构成，输入与输入到主单元用解码器22中的地址信号相同的地址信号，对该地址信号所指定的字线RW0～RW15施加电压。参考单元用解码器32在参考单元块(图1(C)的30)中设置一个。另外，参考单元用解码器32施加了电压的字线的地址，与主单元用解码器22施加了电压的字线的地址相对应(参照图3)。
接着，对本发明实施方式1所涉及的非易失性存储装置的读出动作的一例进行说明。这里，对输入到主单元用解码器22和参考单元用解码器32的地址信号是“14”的情况进行说明。
在主单元分割单位20a中，对于由粗点划线包围的单元来说，通过在浮置栅极中未蓄积电子的状态下(擦除状态；阈值电压低)，对SG、CS以及W14施加正电压，并且，将块选择开关21接通，来自CS的电流经过粗点线所示的路径输入到读出放大器11中(参照图2)。这里，从距W14近的一侧的公共源极CS流出的电流比从远侧的公共源极CS流出的电流多。
另一方面，在参考单元分割单位30a中，对于粗点划线包围的单元来说，通过在浮置栅极中未蓄积电子的状态下(擦除状态；阈值电压低)，对SG、CS以及RW14施加正电压，并且，将块选择开关31接通，来自CS的电流经过粗点线所示的路径输入到读出放大器11中(参照图2)。这里，与主单元分割单位20a同样，从距RW14近的一侧的公共源极CS流出的电流比从远侧的公共源极CS流出的电流多。
由读出放大器11放大主单元用全局位线MGB和参考单元用全局位线RGB之间的电位差，可基于从读出放大器11输出的数据进行0/1判断。
根据实施方式1，由于可以使主单元分割单位20a和参考单元分割单位30a的电流路径(特别是，形成在选择栅极SG下的反转层)的电阻值相同，所以，可降低由于电阻偏差引起的读出电流偏差，增加读取容限，从而提高读出速度。
(实施方式2)使用附图对本发明实施方式2所涉及的非易失性半导体存储装置进行说明。图4是模式地表示本发明实施方式2所涉及的非易失性半导体存储装置的内部电路的电路图。图5是表示将本发明实施方式2所涉及的非易失性半导体存储装置的一对公共源极间的反转层的电阻作为1时，对各位线位置的电阻值的图表。图6是表示本发明实施方式2所涉及的非易失性半导体存储装置的主单元用解码器以及参考单元用解码器施加了电压的字线的地址和地址信号关系的第1表。图7是表示本发明实施方式2所涉及的非易失性半导体存储装置的主单元用解码器以及参考单元用解码器施加了电压的字线的地址和地址信号关系的第2表。
实施方式2所涉及的非易失性半导体存储装置，其参考单元用解码器(图4的33)与实施方式1的非易失性半导体存储装置不同。其他的构成与实施方式1所涉及的非易失性半导体存储装置相同。另外，实施方式2中，在主单元分割单位20a和参考单元分割单位30a中公共源极CS仅限于配置两个。
这里，参照图5，将两个公共源极CS间的沟道区域(反转层)的电阻作为1时的各字线(W0～W15)位置的电阻值，以W7和W8之间为顶点左右对称地下降。例如，W0位置的电阻值与W15位置的电阻值相同，以下同样，W1和W14、W2和W13、W3和W12、W4和W11、W5和W10、W6和W9、W7和W8，电阻值分别也相同。
如上所述，着眼于各字线(W0～W15)位置的电阻值，当在参考单元用解码器33中，输入与输入到主单元用解码器22中的地址信号相同的地址信号时，在地址信号为1～7时向相应的字线RW0～RW7施加电压，在地址信号为8～15时不向字线RW8～RW15施加电压，而向字线RW7～RW0施加电压(参照图6)。即，参考单元用解码器33只利用配置在从两个公共源极CS的中间点到一方的公共源极CS之间的第1字线组(例如，RW0～RW7)，不利用配置在从两个公共源极CS的中间点到另一方的公共源极CS之间的第2字线组(例如，RW8～RW15)。参考单元用解码器33，即使在被输入的地址信号与第2字线组中的任意一个对应的情况下，也对与第2字线组中的任意一个字线位置的电阻值一致的第1字线组的字线施加电压。第2字线组(例如RW8～RW15)成为伪(dummy)字线。另外，也可以将所利用的第1字线组作为RW8～RW15，将未被利用的第2字线组作为RW0～RW7(参照图7)。
接着，对本发明实施方式2所涉及的非易失性半导体存储装置的读出动作的一例进行说明。这里，对被输入到主单元用解码器22和参考单元用解码器33的地址信号为“15”，并且，参考单元用解码器33如图6所示对字线施加电压的情况进行说明。
在主单元分割单位20a中，对于由粗点划线包围的单元来说，通过在浮置栅极中未蓄积电子的状态下(擦除状态；阈值电压低)，对SG、CS以及W15施加正电压，并且，将块选择开关21接通，来自CS的电流经过粗点线所示的路径输入到读出放大器11中(参照图4)。
另一方面，在参考单元分割单位30a中，对于由粗点划线包围的单元来说，通过在浮置栅极中未蓄积电子的状态下(擦除状态；阈值电压低)，对SG、CS以及RW0施加正电压，并且，将块选择开关31接通，来自CS的电流经过粗点线所示的路径输入到读出放大器11中(参照图4)。
由读出放大器11放大主单元用全局位线MGB和参考单元用全局位线RGB之间的电位差，可基于从读出放大器11输出的数据进行0/1判断。
根据实施方式2，可以收到实施方式1同样的效果，并且，由于在参考单元分割单位30a中所使用的单元为实施方式1情况的一半，所以，可以缩短出厂时装置的测试时间，此而可降低总计的芯片成本。
(实施方式3)使用附图对本发明实施方式3所涉及的非易失性半导体存储装置进行说明。图8是模式地表示本发明实施方式3所涉及的非易失性半导体存储装置的构成的框图，(A)是整体图，(B)主单元块相关的图。图9是模式地表示本发明实施方式1所涉及的非易失性半导体存储装置的内部电路的电路图。
非易失性半导体存储装置具有读出放大器部件40、主单元块50(参照图8(A))。
读出放大器部件40是具有多个读出放大器(图9的41)的部件(参照图1(A))，该多个读出放大器放大全局位线GBi和全局位线GBi+1之间的电位差。
主单元块50由多个单位单元(参照图11)构成，由在进行擦除动作时，同时从浮置栅极(图11的107)抽出电子的所有单位单元构成。主单元块50在一个非易失性半导体存储装置内设置有多个(参照图8(A))。在主单元块50上，配置有多条全局位线GB(例如，第i条全局位线GBi、第i+1条全局位线GBi+1)。主单元块50在一个块内被划分成多个主单元分割单位50a和1个参考单元分割单位50b(参照图8(B))。这里，主单元分割单位50a与实施方式1的主单元分割单位(图1(B)的20a)同样。参考单元分割单位50b与实施方式1的参考单元分割单位(图1(C)的30a)同样。参考单元分割单位50b的电流路径，以与主单元分割单位50a的电流路径的电阻和电容相同的方式构成。
在全局位线GBi上，经由选择开关MSW1电连接有局部位线MLB1；经由选择开关MSW2电连接有局部位线MLB2；经由选择开关RSW1电连接有局部位线RLB1；经由选择开关RSW2电连接有局部位线RLB2(参照图9)。在全局位线GBi+1上，经由选择开关MSW3电连接有局部位线MLB3；经由选择开关MSW4电连接有局部位线MLB4；经由选择开关RSW3电连接有局部位线RLB3；经由选择开关RSW4电连接有局部位线RLB4(参照图9)。
局部位线MLB1、局部位线MLB2、局部位线MLB3及局部位线MLB4配置在各主单元分割单位50a上(参照图9)。局部位线RLB1、局部位线RLB2、局部位线RLB3及局部位线RLB4配置在各个参考单元分割单位50b上(参照图9)。
读出放大器41是读出用的读出放大器，将全局位线GBi和相应的全局位线GBi+1电连接，来放大全局位线GBi和全局位线GBi+1之间的电位差(参照图9)。读出放大器41按全局位线GBi和全局位线GBi+1的组合而设置。
解码器51对由地址信号指定的字线W0～W15施加电压。解码器51按每个主单元分割单位50a设置。解码器52具有与解码器51同样的构成，被输入与输入到解码器51中的地址信号同样的地址信号，对由该地址信号所指定的字线RW0～RW15施加电压。解码器52在参考单元分割单位50b中设置一个。另外，由解码器52施加电压的字线的地址，与由解码器51施加电压的字线的地址相对应(参照图3)。
接着，对本发明实施方式3所涉及的非易失性半导体存储装置的读出动作的一例进行说明。这里，对输入到解码器51和解码器52的地址信号为“0”的情况进行说明。
在主单元分割单位50a中，为了将来自属于由粗点圈绕的字线W0的单元的电流向读出放大器41供给，只将与全局位线GBi+1连接的选择开关中的MSW3接通，将MSW4、RSW3和RSW4断开。来自属于由粗点圈绕的字线W0的单元的电流，经由MLB3、MSW3、GBi+1输入到读出放大器41。
另一方面，在参考单元分割单位50b中，为了将来自由粗点围绕的字线RW0单元的电流向读出放大器41供给，只将与全局位线GBi连接的选择开关中的RSW1接通，将MSW1、MSW2和RSW2断开。来自属于由粗点圈绕的字线RW0的单元的电流，经由RLB1、RSWl、GBi输入到读出放大器41。
由读出放大器41放大全局位线GBi和全局位线GBi+1之间电位差，可基于从读出放大器41输出的数据进行0/1判断。
另外，通过切换电路(未图示)，可进行MSW1～4、RSW1～4的选择开关的切换。
根据实施方式3，可以收到以下的效果。
在主单元和参考单元中，可以将全局位线GB所附带的寄生电容一致。作为全局位线GB所附带的寄生电容，其形成为在布线本身电容的基础上，还包括选择开关MSW、RSW的扩散电容。另外，以不必设置参考单元专用的全局位线的方式，通过形成主单元用的选择开关MSW的扩散总电容大小的寄生电容，可以消除主侧和参考侧的寄生电容的偏差，从而能够进行高速读出。
另外，不需要参考单元专用的全局位线，可以减少芯片尺寸。即，在设置参考专用的全局位线时，为了使寄生电容一致往往设置虚拟的选择开关，但是，通过不设置参考单元专用的全局位线，即使不设置虚拟的选择开关也能使寄生电容一致，所以，可以减小芯片尺寸。另外，减少了配置在主扇区上的全局位线的条数，可以提高设计的自由度。布线间隔窄时，在邻接布线间会形成寄生电容，但是，通过隔开全局位线的布线间隔，可以减少邻接的全局位线间的寄生电容。通过减少邻接的全局位线间的寄生电容，减少了同时进行读出的其他单元的影响，可以实现读出的高速化。
权利要求
1.一种非易失性半导体存储器装置，具有放大来自主单元阵列和参考单元阵列的电位差的读出放大器，所述主单元阵列，具有选择栅极，其在第1方向延伸；一个或多个公共源极，其在单元区域外的所述选择栅极下，沿着与所述第1方向交叉的所述第2方向延伸；多条字线，其在所述单元区域内的所述选择栅极上，沿着所述第2方向延伸；多个存储节点，其配置在所述字线和所述选择栅极交叉部分附近的所述字线下；和位线，其经由选择开关将所述存储节点的信息传输到所述读出放大器，并且，所述主单元阵列由通过对所述选择栅极施加正电压，在所述单元区域内的所述选择栅极下形成反转层的一个或多个主单元分割单位构成，所述参考单元阵列由与所述主单元分割单位相同构成的一个参考单元分割单位构成，所述主单元分割单位的规定电流路径与对应的所述参考单元分割单位的电流路径的电阻和电容相同。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，具有第1解码器，其与配置在所述主单元分割单位的多条字线电连接，并且通过输入地址信号对与该地址信号的地址对应的字线施加电压；第2解码器，其与配置在所述参考单元分割单位的多条字线电连接，并且通过输入地址信号对与该地址信号的地址对应的字线施加电压。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述公共源极由配置在所述单元区域外一端的第1公共源极和配置在所述单元区域外另一端的第2公共源极构成，所述非易失性半导体存储装置具有第1解码器，其与配置在所述主单元分割单位的多条字线电连接，并且通过输入地址信号对与该地址信号的地址对应的字线施加电压；及第2解码器，其与配置在所述参考单元分割单位的多条字线电连接，并且通过输入所述地址信号对规定的字线施加电压，所述第2解码器，在所述地址信号的地址与配置在从所述第1公共源极和所述第2公共源极的中间点至所述第1公共源极之间的第1字线组中的任意一条字线对应时，向对应的字线施加电压，在所述地址信号的地址与配置在从所述第1公共源极和所述第2公共源极的中间点至所述第2公共源极之间的第2字线组中的任意一条字线对应时，将电压施加到与对应的字线位置的沟道的电阻值一致的所述第1字线组的字线，对所述第2字线组不施加电压。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于，具有第1全局位线，其与所述读出放大器电连接，并经由第1选择开关与配置在所述主单元分割单位的第1位线电连接，且经由第2选择开关与配置在所述参考单元分割单位的第2位线电连接；第2全局位线，其与所述读出放大器电连接，并经由第3选择开关与配置在所述主单元分割单位的第3位线电连接，且经由第4选择开关与配置在所述参考单元分割单位的第4位线电连接；和切换电路，其在将所述第1选择开关接通时，将所述第2选择开关切换为断开，将所述第3选择开切换为断开，且将所述第4选择开关切换为接通，并且，在将所述第3选择开关接通时，将所述第1选择开关切换为断开，将所述第2选择开关切换为接通，且将所述第4选择开关切换为断开。
5.根据权利要求2所述的非易失性半导体存储装置，其特征在于，具有第1全局位线，其与所述读出放大器电连接，并经由第1选择开关与配置在所述主单元分割单位的第1位线电连接，且经由第2选择开关与配置在所述参考单元分割单位的第2位线电连接；第2全局位线，其与所述读出放大器电连接，并经由第3选择开关与配置在所述主单元分割单位中的第3位线电连接，且经由第4选择开关与配置在所述参考单元分割单位的第4位线电连接；和切换电路，其在将所述第1选择开关接通时，将所述第2选择开关切换为断开，将所述第3选择开切换为断开，且将所述第4选择开关切换为接通，并且，在将所述第3选择开关接通时，将所述第1选择开关切换为断开，将所述第2选择开关切换为接通，且将所述第4选择开关切换为断开。
6.根据权利要求3所述的非易失性半导体存储装置，其特征在于，具有第1全局位线，其与所述读出放大器电连接，并经由第1选择开关与配置在所述主单元分割单位的第1位线电连接，且通过第2选择开关与配置在所述参考单元分割单位的第2位线电连接；第2全局位线，其与所述读出放大器电连接，并经由第3选择开关与配置在所述主单元分割单位的第3位线电连接，且经由第4选择开关与配置在所述参考单元分割单位的第4位线电连接；和切换电路，其在将所述第1选择开关接通时，将所述第2选择开关切换为断开，将所述第3选择开切换为断开，且将所述第4选择开关切换为接通，并且，在将所述第3选择开关接通时，将所述第1选择开关切换为断开，将所述第2选择开关切换为接通，且将所述第4选择开关切换为断开。
7.一种非易失性半导体存储器装置，具有主单元阵列，其具有第1单元部件和第1数据线；参考单元阵列，其具有与所述第1单元部件相同电容的第2单元部件和第2数据线；读出放大器，其在读出动作时比较所述第1数据线和所述第2数据线的状态；主字解码器，其通过地址信号的输入，选择所述第1单元部件的第1单元；和参考字解码器，其通过地址信号的输入，选择所述第2单元部件的第2单元，所述第1数据线和所述第2数据线，在读出动作时为相同的电阻值。
全文摘要
一种存储单元阵列，具有在上下方向延伸的选择栅极(SG)；在单元区域外的选择栅极下，沿左右方向延伸的公共源极(CS)；在单元区域内的选择栅极上，沿左右方向延伸的字线(W0～W15)；在字线(W0～W15)和选择栅极交叉部分附近的字线(W0～W15)下配置的多个存储节点；和经由选择开关(21)将所述存储节点的信息传输到读出放大器(11)的位线(MGB)，并且，由通过对选择栅极(SG)施加正电压，在单元区域内的选择栅极下形成反转层的主单元分割单位(20a)构成。参考单元阵列由与主单元分割单位(20a)相同构成的参考单元分割单位(30a)构成。从而，在读出动作时可从存储节点高度读出。
文档编号G11C11/56GK1873828SQ200610084238
公开日2006年12月6日 申请日期2006年5月29日 优先权日2005年5月31日
发明者须藤直昭 申请人:恩益禧电子股份有限公司