专利名称：可字节擦除非易失存储器的制作方法
技术领域：
本发明涉及集成电路存储器，更具体而言，涉及非易失存储器以及制备该非易失存储器的方法。
背景技术：
一类非易失存储器包括电可擦除可编程只读存储器(EEPROM)，其可以用于很多应用中，比如嵌入式应用和大规模存储应用中。在典型的嵌入式应用中，例如在需要快速随机访问读取次数的个人电脑或移动电话中，EEPROM器件可以用来提供代码存储。典型的大规模存储应用包括需要大容量和低成本的存储卡应用。
一类EEPROM器件包括NAND型闪存，其对于其它形式的非易失存储器提供一种低成本和大容量替代品。典型的NAND闪存在其中包括多个NAND型串，这些NAND型串并排地设置在半导体衬底中。这些NAND型串中每个都与各自的位线相关，这些位线连接到页缓冲器。在一些情形，除了传统的块擦除能力外，NAND型串还可以配置来提供字节擦除能力。可字节擦除EEPROM存储器的示例公开于授予Dormas等人的美国专利第7,006,381号，以及公开于文章“Device Architecture and Reliability Aspects ofa Novel 1.22μm2EEPROM cell in 0.18μm Node for Embedded Application，”Microelectronics Engineering 72，pp.415-420(2004)。
在NAND型串中的每个EEPROM单元包括浮置栅电极和控制栅电极，控制栅电极电连接到相应的字线。这些EEPROM单元可以是支持单或多级编程状态的单元。仅支持单编程状态的EEPROM单元通常称为单级单元(SLC)。具体而言，SLC可以支持擦除状态和编程状态，擦除状态可以当作逻辑1存储值，编程状态可以当作逻辑0存储值。SLC在被擦除时可以具有负阈值电压(Vth)(例如，-3V＜Vth＜-1V)和在被编程时可以具有正的阈值电压(例如，1V＜Vth＜3V)。该编程状态可以通过将对应的位线设定为逻辑0值(例如，0伏特)、在串内将编程电压(Vpgm)施加到选择的EEPROM单元并且将通过电压(Vpass)施加到未选择的EERPOM来获得。
EEPROM单元的编程状态或擦除状态可以通过编程对选择单元的读操作来检测。如本领域普通技术人员理解的那样，当选择的单元处于擦除状态且选择的字线电压(例如0伏特)大于选择的单元的阈值电压时，那么NAND串将操作来将预充电的位线BL放电。但是，当选择的字线处于编程状态时，那么对应的NAND串将对预充电位线提供断路，因为选择的字线电压(例如0伏特)小于选择的单元的阈值电压且所选择的单元保持为“关”。NAND型闪存的另一个方面公开于Jung等人在2006年2月21日递交的美国专利申请第11/358,648号，以及公开于文章“A 3.3 Volt Single Power Supply 16-MbNonvolatile Virtual DRAM Using a NAND Flash Memory Technology”，@IEEEJournal of Solid-State Circuits，Vol.32，No.11，pp.1748-1757，November(1997)，将它们公开的内容引用结合于此。
发明内容
本发明的实施例包括具有可字节擦除能力的非易失存储器。这些存储器包括配置来支持第一和第二多个EEPROM存储器单元的独立擦除的可字节擦除EERPOM存储器阵列，第一和第二多个EEPROM存储器单元共享衬底中的第一半导体阱区，并且分别通过第一和第二字节选择晶体管电耦合到全局控制线。该可字节擦除EERPOM存储器阵列还包括第一局部控制线，电耦合到第一多个EEPROM单元的控制电极和第一字节选择晶体管的第一载流端子；以及第二局部控制线，电耦合到第二多个EEPROM单元的控制电极和第二字节选择晶体管的第一载流端子。该第一和第二局部控制线是共线的并且延伸跨过第一半导体阱区。
根据这些非易失存储器的其它方面，第一半导体阱区是第一导电类型(例如，P型)的区域，以及第一字节选择晶体管形成在第二半导体阱区内，第二半导体阱区是第二导电类型(例如，N型)的区域，与第一导电类型的第一半导体阱区形成P-N整流结。第一和第二多个EEPROM单元每个可以是2T或3T EEPROM单元。2T EERPOM单元可以包括串联的NMOS晶体管和EEPROM晶体管，3T EERPOM单元可以包括串联的一对NMOS晶体管和EEPROM晶体管。根据这些非易失存储器的其它方面，第一和第二多个EEPROM单元共享延伸跨过第一半导体阱区的公共源极线。公共源极线可以包括第二导电类型的半导体区域，其使用选择掺杂剂注入和驱入/扩散步骤形成在第一半导体阱区内。
根据这些非易失存储器的其它方面，提供了一种非易失存储器，其包括在半导体衬底上的第一导电类型的半导体阱区以及在半导体阱区内的可字节擦除EERPOM存储器阵列。该可字节擦除EERPOM存储器阵列配置来支持其中的第一和第二多个EEPROM存储器单元的独立擦除，第一和第二多个EEPROM存储器单元共享与半导体阱区相对延伸的接地选择线。第一和第二多个EEPROM存储器单元具有与半导体阱区形成非整流结的第一导电类型的沟道区域的EEPROM晶体管。
本发明的其它实施例包括半导体衬底上的第一导电类型的半导体阱区。该半导体阱区在其中具有第二导电类型的公共源极扩散区，该公共源极扩散区与半导体阱区形成P-N整流节。可字节擦除EERPOM存储器阵列提供在半导体阱区内。该可字节擦除EERPOM存储器阵列配置来支持第一和第二多个EEPROM存储器单元的独立擦除，第一和第二多个EEPROM存储器单元电连接到公共源极扩散区。
图1是根据本发明实施例的可字节擦除EERPOM存储器的电示意图。
图2A是突出字节编程操作期间施加的电压的状态的图1的可字节擦除EERPOM存储器的部分的电示意图。
图2B是突出字节擦除操作期间施加的电压的状态的图1的可字节擦除EERPOM存储器的部分的电示意图。
图2C是突出字节读取期间施加的电压的状态的图1的可字节擦除EERPOM存储器的部分的电示意图。
图3是根据本发明另一个实施例的可字节擦除EERPOM存储器的电示意图。
图4A是突出字节编程操作期间施加的电压的状态的图3的可字节擦除EERPOM存储器的部分的电示意图。
图4B是突出字节擦除操作期间施加的电压的状态的图3的可字节擦除EERPOM存储器的部分的电示意图。
图5是图示图3的可字节擦除操作EERPOM存储器的布局示意图。
图6A是图示用虚线突出为A区域的图5的布局示意图的中间部分的可字节擦除EERPOM存储器的放大布局示意图。
图6B是沿图6A的线6B-6B’截取的图6A的EERPOM存储器剖面示意图。
图6C是沿图6A的线6C-6C’截取的图6A的EERPOM存储器剖面示意图。
图7A是图示用虚线突出为B区域的图5的布局示意图的左侧部分的可字节擦除EERPOM存储器的放大布局示意图。
图7B是沿图7A的线7B-7B’截取的图7A的EERPOM存储器剖面示意图。
图7C是沿图7A的线7C-7C’截取的图7A的EERPOM存储器剖面示意图。
具体实施例方式
下面将参考示出了本发明优选实施例的附图对本发明进行更加全面的说明。但是，本发明可以以许多不同的形式实现，并且不应该解释为限于本文所阐述的实施例；相反，这些实施例提供来使得本公开透彻而完整，并对本领域的普通技术人员全面地传达本发明的范围。通篇类似的标号指代类似的元件，并且信号线和其上的信号可以用同一标号字符指代。信号可以被同步和/或进行较次要的布尔运算(例如，求逆)，但不应认为是不同的信号。
现在参考图1，根据本发明第一实施例的可字节擦除电可擦除可编程只读存储器(EEPROM)10如图所示包括第一和第二EEPROM单元阵列。第一和第二阵列如图所示分别形成在第一和第二P阱半导体区域中。第一P阱由标号15标识，第二P阱由标号17标识。两个P阱区如图所示形成在较大的N阱区中，该N阱区由标号13标识。N阱区13形成在体半导体衬底内(未示出)。在本发明的某些实施例中，该半导体衬底可以是集成电路芯片。
在第一和第二阵列中的EEPROM单元是三晶体管(3T)单元。这些3T单元每个都包括如图所示连接的两个NMOS晶体管和一个EEPROM晶体管。具体而言，第一和第二阵列中每个被示为支持EEPROM单元8×8子阵列的对应对。第一阵列的行1中的16个EEPROM晶体管由标号字字符MCT1_1、MCT1_2、…、MCT1_16指示，其中MCT标识存储单元晶体管。在第一阵列左侧的8×8子阵列跨越对应于位线BL0-BL7的列1-8，并且跨越对应于局部控制线LCL1_1、LCL2_1、…、LCL8_1的行1-8。在第一阵列右侧的8×8子阵列跨越对应于位线BL8-BL15的列9-16，并且跨越对应于局部控制线LCL_12、LCL2_2、…、LCL8_3的行1-8。类似地，在第二阵列左侧的8×8子阵列跨越对应于位线BL16-BL23的列17-24，并且跨越对应于局部控制线LCL1_3、LCL2_3、…、LCL8_3的行1-8。在第二阵列右侧的8×8子阵列跨越对应于位线BL24-BL31的列25-32，并且跨越对应于局部控制线LCL1_4、LCL2_4、…、LCL8_4的行1-8。
跨越第一和第二阵列的8行EEPROM单元成对地组合，使得行1-2电耦合到公共源极线CSL0，行3-4电耦合到CSL1，行5-6电耦合到CSL2，行7-8电耦合到CSL3，如图所示。而且，行1-8中的EEPROM单元电耦合到对应的串选择线SSL0-SSL7和接地选择线GSL0-GSL7，如图所示。局部控制线LCL1_1、LCL1_2、LCL1_3和LCL1_4分别电耦合到对应的字节选择晶体管BST1_1、BST1_2、BST1_3和BST1_4的端子，这些字节选择晶体管具有电耦合到对应的字节选择线BSL0-BSL3的栅极端子。这些字节选择晶体管BST1_1、BST1_2、BST1_3和BST1_4每个都电耦合到对应的全局控制线GCL0。类似的，局部控制线LCL2_1、LCL2_2、LCL2_3和LCL2_4分别电耦合到对应的字节选择晶体管BST2_1、BST2_2、BST2_3和BST2_4的端子。这些字节选择晶体管BST2_1、BST2_2、BST2_3和BST2_4每个电耦合到对应的全局控制线GCL1。与行3-7(未示出)相关联的局部控制线、字节选择晶体管和全局控制线以类似的方式配置。最后，局部控制线LCL8_1、LCL8_2、LCL8_3和LCL8_4分别电耦合到对应的字节选择晶体管BST8_1、BST8_2、BST8_3和BST8_4。这些字节选择晶体管BST8_1、BST8_2、BST8_3和BST8_4每个都电耦合到对应的全局控制线GCL7。
下面将参考图2A-2C更加全面地说明图1的可字节擦除EEPROM的操作。具体而言，图2A图示了将图1所示的EEPROM晶体管MCT1_1编程的操作。在图2A中，EEPROM晶体管MCT1_1在由标号A标识的3TEEPROM单元内。如图2A右侧所示，通过在对应的EEPROM晶体管MCT1_1的沟道区域(处于-8V)和控制电极(处于+10V)之间建立18V的电压差，可以获得编程单元A。通过将第一P阱区15设定在-8V的电压可以将沟道区域保持在-8V。控制电极电连接到对应的局部控制线，其是如图1所示的LCL1_1。通过使用0V栅极电压(BSL0＝0V)导通PMOS字节选择晶体管BST1_1并且将N阱区13设定为+10V，从而将局部控制线LCL1_1设定为+10V。导通字节选择晶体管BST1_1将使局部控制线LCL1_1偏置在与全局控制线GCL0相同的电压(即，+10V)。通过以-8V的电压驱动接地选择线GSL0，将所选择的EEPROM晶体管MCT1_1(在单元A中)的源极端子设定为浮置状态(F)。通过以-8V的电压驱动位线BL0并且将串选择线SSL0设定为-5V将对应的NMOS串选择晶体管导通(由此在NMOS串选择晶体管中建立起+3V的栅极-沟道电压)，从而将EEPROM晶体管MCT1_1的漏极端子设定为-8V。
通过将晶体管MCT1_8的源极和漏极端子保持在浮置状态(F)由此防止控制栅极和沟道区域(即，P阱区15)之间18V的电压差对在它们之间延伸的浮置栅电极充电，从而将由标号B标识的EEPROM晶体管MCT18维持在编程抑制状态。通过将对应的串选择晶体管中和接地选择晶体管中的栅极-沟道电压保持在0V(GSL0＝-8V和P阱＝-8V；SSL0＝-5V和BL7＝浮置)，从而获得这些浮置状态。
字节线BL8_BL1_5和局部控制线LCL1_2也保持在浮置状态以防止由参考标号C标识的EEPROM晶体管MCT1_9-MCT1_16被编程。如图所示，通过将字节选择晶体管BST1_2保持在“关”条件以防止全局控制线GCL0上的高压被传递到局部控制线LCL1_2，可以将局部控制线LCL1_2保持在浮置状态。因此，由参考标号C标识的EEPROM单元的字节相对于由参考标号A和B标识的EEPROM单元可以被独立地编程。字节线BL16_BL23和局部控制线LCL1_3、LCL2_3、…LCL8_3也可以保持在浮置状态来防止由参考标号F标识的第二P阱区17中的EEPROM晶体管被编程。最后，通过将全局控制线GCL1保持在浮置状态或将它偏置在负电压(例如，-5V)，由参考标号D和E标识的未选择的EEPROM晶体管可以设置在编程抑制状态，上述负电压经由字节选择晶体管BST2_1传递到局部控制线LCL1_2。
图1和2B图示了擦除EEPROM晶体管MCT1_1-MCT1_8的字节的操作，其独立于擦除位于同一P阱区15中的EEPROM晶体管MCT1_9-MCT1_16的其它字节。具体而言，图2B以参考标号A标识EEPROM晶体管MCT1_1-MCT1_8，以参考标号B标识EEPROM晶体管MCT1_9-MCT1_16。如图2B的右侧所示，通过建立从控制栅极(-8V)到沟道区域(+10V)的18V的电势，可以字节擦除A组中的EEPROM晶体管，其被示为第一P阱区15。通过从偏置在-8V的全局控制线GCL0来驱动局部控制线LCL1_1并且将PMOS字节选择晶体管BST1_1导通，在控制电极上建立-8V的电势。比较而言，B组中的EEPROM晶体管不会进行字节擦除操作，因为依靠将对应的字节选择线BSL1保持在+10V由此将字节选择晶体管BST1_2截止，而将这些晶体管的控制电极保持在浮置条件(F)。
另外，由于对应的全局控制线GCL1(以及局部控制线LCL1_2)以+5V的电压驱动(或浮置)，所以同样位于第一P阱区15中由参考标号C标识的EEPROM晶体管没有进行擦除操作。因此，如图2B的右侧所示，对于C组内的EEPROM晶体管，在对应的控制电极(处于+5V)和对应的沟道区域(处于+10V)之间建立起5V的电势。最后，由参考标号D和E标识的EEPROM晶体管未进行擦除操作，因为对应的字节选择线BSL2保持在+10V，由此将字节选择晶体管BST1_3、…、BST8_8截止，并且将第二P阱保持在0V。
图1和2C图示了偏置条件，其支持从参考标号A标识的EEPROM晶体管MCT1_1-MCT1_8读取8字节数据的操作。这些偏置条件也排除了从位于N阱13内的其它EEPROM晶体管读取数据。如图2C所示，将8字节线BL0-BL7最初将预充电到正预充电电压(Vpre)，然后将正全局控制线电压(Vcc)施加到全局控制线GCL0。通过导通字节选择晶体管BST1_1，该正电压Vcc从全局控制线GCL0传递到与A组EEPROM晶体管相关联的对应的局部控制线。通过将N阱区13偏置在正电压(如图所示Vcc)并且将字节选择线BSL0设置在0V，由此在字节选择晶体管BST1_1上建立负栅极-沟道电压，可以将字节选择晶体管BST1_1导通。另外，通过将串选择线SSL0和GSL0以正电压(Vcc)驱动，这相对于P阱区15建立起正栅极-沟道电压，从而使得A组EEPROM晶体管的NMOS串选择晶体管和NMOS接地选择晶体管能够支持读操作。响应于这些施加的电压，位线读出放大器(未示出)将评估最初预充电的位线BL0-BL7的电压中的变化，以确定A组EEPROM晶体管的状态(编程的(单元数据＝0)或擦除的(单元数据＝1))。
现在参考图3，根据本发明第二实施例的可字节擦除电可擦除可编程只读存储器(EEPROM)10’如图所示包括二晶体管(2T)EEPROM单元。这些2T单元每个都包括如图所示连接的一个NMOS晶体管和一个EEPROM晶体管。与图1和图2A-2C的EEPROM 10相比，图3的EEPROM 10’不包括NMOS串选择晶体管或串选择线。其它方面，图3的EEPROM 10’等同于图1的EEPROM 10。
下面将参考图3和图4A-4B，更加全面地说明编程和擦除期间的EEPROM 10’的操作。具体而言，图4A图示了将参考标号A标识的EEPROM晶体管编程所必须的偏置条件。如图所示，在图4A的右侧，这些偏置条件包括建立从EEPROM晶体管A的沟道区域到控制电极的18V电势以及将对应的位线BSL0偏置在-8V。通过将第一P阱15设置在-8V，将沟道区域设定在-8V。通过以+10V驱动全局控制线GCL0，并且将字节选择线BSL0设定为0V同时将N阱区13偏置在+10V以导通字节选择晶体管BST1_1，从而将控制电极设定为+10V的电势。比较而言，通过将对应的字节线BL7设定在正电源电压(例如，Vcc)来将B标识的EEPROM晶体管维持在最初的擦除状态。因此，如图4A的右侧所示，因为控制电极和漏极端子都保持在正电压(例如，10V和Vcc)，晶体管B没有进行编程操作。类似地，通过以0V驱动控制电极，C标识的EEPROM晶体管没有进行编程操作。这通过以0V驱动全局控制线GCL1和导通字节选择晶体管BST2_1获得。通过将它们对应的字节线(BL8和BL6)以正电压(Vcc)驱动且将它们对应的控制电极以0V驱动(LCL1_2＝0V，LCL1_3＝0V)，第一P阱区15中的EEPROM晶体管D和第二P阱区17中的EEPROM晶体管E类似地没有进行编程操作。因此，如图4A所示，支持编程的偏置条件可以相对于图2A的偏置条件修改，以对应于EEPROM单元大小的减小(即，从3T单元减小到2T单元)。
图4B图示了支持擦除参考标号A所示的EEPROM单元的一个字节但是避免擦除位于相同P阱区15中的EEPROM单元(参考标号B和C)和相邻P阱区17(参考标号D)的其它字节的操作的偏置条件。如图4B的右侧所示，通过以-8V驱动全局控制线GCL0且导通字节选择晶体管BST1_1从而将局部控制线LCL1_1保持在-8V，可以在A组EEPROM单元的控制电极和沟道区域之间建立18V的电势。另外，将第一P阱区15保持在+10V，使得可以将任何A组EEPROM单元的任何浮置栅电极中积累的电荷收回。通过截止字节选择晶体管BST1_2将局部控制线LCL1_2(见图3)设置为浮置条件，B组EEPROM单元可以没有进行擦除操作。通过以正电压(Vcc)驱动对应的全局控制线GCLn-2(例如，GCL6)和对应局部控制线LCLn-1_1(例如，LCL7_1)，同时将第一P阱区15保持在+10V，从而C组EEPROM单元没有进行擦除操作。最后，通过将第二P阱区17偏置在0V并且对应的局部控制线LCL1_3(见图3)布置为浮置状态，D组EEPROM单元没有进行擦除操作。
参考图5，现在将说明图3和图4A-4B的可编程只读存储器(EERPOM)10’的布局示意图。具体而言，图5图示了含有多个P阱区15和17的N阱区13。中间P阱15的图示部分含有连续的两行跨越16列的2T EEPROM。出于讨论的目的，这两行将作为图3左侧所示的前两行，它们设置在P阱区15中。在中间P阱区15中的参考标号LCL_R(R＝对应的P阱区的右侧)对应于图3中的局部控制线LCL1_2和LCL2_2，在中间P阱区15中的参考标号LCL_L(L＝对应的P阱区的右侧)对应于局部控制线LCL1_1和LCL2_1。在中间P阱区15中的参考标号GSL对应于贴附到接地选择线GSL0和GSL1的栅极线段。包括左侧区域33L和右侧区域33R的区域33包括多个N型扩散区域(标识NMOS晶体管和EEPROM晶体管的源极/漏极区域)的布局图案。这些N型扩散区域由参考标号33L1-33L8和33R1-33R8标识。参考标号33s和33CS表示结合的N型扩散区域的布局图案，这些N型扩散区域在公共源极接触经由CSC连接到公共源极线CSL0(见图3)。
布局标号37标识导电布线图案，该导电布线图案将对应的局部控制线的端部连接到位于N阱区13中的对应的字节选择晶体管的源极端子。布局标号36s标识对应于字节选择晶体管的源极区，布局标号36d标识对应于字节选择晶体管的漏极区。这些字节选择晶体管(参见例如图3中的BST1_1)的栅极端子电连接到参考标号BSL_R和BSL_L标识的金属字节选择线。
图5也包括由虚线标识的两个突出区域A和B。图6A完整地图示了区域A，图7A完整地图示了区域B。具体而言，图6A包括两个横截面线6B-6B’和6C-6C’和下面的附加参考标号50D、50S、50S/D、MCU、MCT和GST，它们没有在图5中另外示出。参考标号MCU标识与每个2T EEPROM单元相关联的布局区域，参考标号MCT标识与2T EEPROM单元中的EEPROM晶体管相关联的布局区域，参考标号GST标识与接地选择晶体管(其具有连接到对应的接地选择线GSL的栅电极)相关联的布局区域。
图6B图示了沿图6A的线6B-6B’截取的图3的EEPROM 10’的剖面图。如图6B所示，位线55由导电通路CDC垂直地耦合到位于第一P阱区15中的EEPROM晶体管28a的N型漏极区域50D。第一P阱区15位于较大的N阱区13。该N阱区13可以是位于半导体衬底11中的深N型扩散区域。在对应的MCT布局区域中的每个EEPROM晶体管包括作为较长局部控制线(LCL_L)的部分的控制电极27a，以及浮置栅电极23a、隧穿氧化层21、电极间绝缘层25a和源极/漏极区域(50D和50S/D)。在对应的GST布局区域中的每个接地选择晶体管包括垂直双栅极结构，其包括栅极绝缘层21和电连接在一起的导电区域23b和27b(在第三维中，未示出)。绝缘区域25b没有排除导电区域23b和27b之间的所有接触。导电区域23b和27b总地形成接地选择线GSL的一部分。现在参考图6C，成对的浅沟槽隔离(STI)区域19与电连接到相邻的GST的源极区50s的N型扩散区域33CS一起示出。这些扩散区域33CS通过导电通路CSC连接到各公共源极线CSL 43。
图7A是图5中B部分的放大视图，其包括表示N型扩散区图案(例如，注入掩模图案)的另外的参考标号35，从该N型扩散区图案界定了源极区域36S和漏极区域36D。区域34R和34L表示与伪晶体管相关联的伪扩散图案，其为对应的布线图案37(见图7B)和39(见图7C)的通路接触提供垂直支撑。图7A还包括两条剖面线7B-7B’和7C-7C’，它们分别突出了多个EEPROM晶体管和接地选择晶体管(GST)的布局和剖面结构。具体而言，图7B图示了在较大的N阱区13中的间隔开的P阱区15和17。P阱区含有提供相邻晶体管的电隔离的图案化的浅沟槽隔离区域19。在图7B的左侧，局部控制线(LCL_R)被示为跨过了多个EEPROM晶体管28a和伪晶体管(由区域34R标识)。布线图案37提供了对应的字节选择晶体管BST_R的源极区域36S的电跳线连接，晶体管BST_R具有在下栅极绝缘层22的栅电极。字节选择晶体管BST_R的漏极区域36D电连接到由参考标号40标识的对应的全局控制线(GCL)。类似的，在图7B的右侧，局部控制线(LCL_L)被示为跨过了多个EEPROM晶体管28b和伪晶体管(由区域34L标识)。布线图案37提供了对应的字节选择晶体管BST_L的源极区域36S的电跳线连接。字节选择晶体管BST_L的漏极区域36D共同电连接到相邻的字节选择晶体管BST_R和全局控制线40。
图7C突出了具有沿着对应的接地选择线GSL连接在一起的栅电极的多个接地选择晶体管28b的布局和剖面结构。在图7C中，在参考标号34R和34L标识的位置的伪晶体管在导电通路38下延伸，导电通路38通过接地选择线段39(在图7A中省略了但是在图7C中示出了)连接在一起。接地选择线段39将间隔开的接地选择线连接为跨过多个P阱区的连续布线图案，如图3所示。
在附图和说明书中，已经公开了本发明的典型优选实施例，虽然使用了具体的术语，但是它们仅以上位和描述性意味使用而非出于限制目的，本发明的范围由权利要求阐述。
权利要求
1.一种集成电路器件，包括可字节擦除EERPOM存储器阵列，配置来支持第一和第二多个EEPROM存储器单元的独立擦除，所述第一和第二多个EEPROM存储器单元共享衬底中的第一半导体阱区，并且分别通过第一和第二字节选择晶体管电耦合到全局控制线。
2.根据权利要求1的器件，其中，所述可字节擦除EERPOM存储器阵列包括第一局部控制线，电耦合到所述第一多个EEPROM单元的控制电极和所述第一字节选择晶体管的第一载流端子；以及第二局部控制线，电耦合到所述第二多个EEPROM单元的控制电极和所述第二字节选择晶体管的第一载流端子。
3.根据权利要求2的器件，其中，所述第一和第二局部控制线是共线的。
4.根据权利要求1的器件，其中，所述第一半导体阱区是第一导电类型的区域；以及其中，所述第一字节选择晶体管形成在所述第一半导体阱区的外部。
5.根据权利要求4的器件，其中，所述第一字节选择晶体管形成在第二半导体阱区内，所述第二半导体阱区是第二导电类型的区域，与所述第一导电类型的第一半导体阱区形成P-N整流结。
6.根据权利要求1的器件，其中，所述第一多个EEPROM单元每个是2T或3T EEPROM单元。
7.根据权利要求1的器件，其中，所述第一和第二多个EEPROM单元分别电连接到平行延伸跨过所述第一半导体阱区的第一和第二多条位线。
8.根据权利要求1的器件，其中，所述第一和第二多个EEPROM单元共享与延伸跨过所述第一半导体阱区的公共源极线。
9.根据权利要求8的器件，其中，所述公共源极线包括在所述第一半导体阱区内的第二导电类型的半导体区域。
10.根据权利要求1的器件，其中，所述第一和第二多个EEPROM单元包括共享接地选择线的接地选择晶体管。
11.一种集成电路器件，包括在半导体衬底上的第一导电类型的半导体阱区；以及在所述半导体阱区内的可字节擦除EERPOM存储器阵列，所述字节擦除EERPOM存储器阵列配置来支持其中的第一和第二多个EEPROM存储器单元的独立擦除，所述第一和第二多个EEPROM存储器单元共享与所述半导体阱区相对延伸的接地选择线，并且所述第一和第二多个EEPROM存储器单元具有与所述半导体阱区形成非整流结的第一导电类型的沟道区域的EEPROM晶体管。
12.一种集成电路器件，包括半导体衬底上的第一导电类型的半导体阱区，所述半导体阱区在其中具有第二导电类型的公共源极扩散区，所述公共源极扩散区与所述半导体阱区形成P-N整流节；以及在所述半导体阱区内的可字节擦除EERPOM存储器阵列，所述可字节擦除EERPOM存储器阵列配置来支持第一和第二多个EEPROM存储器单元的独立擦除，所述第一和第二多个EEPROM存储器单元电连接到所述公共源极扩散区。
13.根据权利要求12的器件，其中，所述第一和第二多个EEPROM单元通过第一和第二字节选择晶体管分别电耦合到全局控制线。
14.根据权利要求13的器件，其中，所述可字节擦除EERPOM存储器阵列包括第一局部控制线，电耦合到所述第一多个EEPROM单元的控制电极和所述第一字节选择晶体管的第一载流端子；以及第二局部控制线，电耦合到所述第二多个EEPROM单元的控制电极和所述第二字节选择晶体管的第一载流端子。
15.根据权利要求14的器件，其中，所述第一和第二局部控制线是共线的。
16.根据权利要求12的器件，其中，所述第一多个EEPROM单元每个是2T或3T EEPROM单元。
全文摘要
本发明公开了一种非易失半导体存储器，其包括半导体衬底上的第一导电类型的半导体阱区。该半导体阱区在其中具有第二导电类型的公共源极扩散区，该公共源极扩散区在半导体阱区内延伸且与半导体阱区形成P－N整流节。可字节擦除EERPOM存储器阵列提供在半导体阱区内。该可字节擦除EERPOM存储器阵列配置来支持第一和第二多个EEPROM存储器单元的独立擦除，第一和第二多个EEPROM存储器单元电连接到公共源极扩散区。
文档编号G11C16/06GK1975932SQ20061010151
公开日2007年6月6日 申请日期2006年7月12日 优先权日2005年7月13日
发明者姜盛泽, 田喜锡, 韩晶昱, 李昌勋, 徐辅永, 全昌愍, 洪恩美 申请人:三星电子株式会社