非易失性存储器装置及其操作方法

专利名称：非易失性存储器装置及其操作方法
技术领域：
本发明涉及一 种半导体存储器装置，尤其渉及一种页缓冲区(pagebiiffeir)电路具有双 寄存器(dualregister)的非易失性(iicm-volatile)存储器装置及其操作方法，
脊景技求
发明名称为"页缓冲区具有双寄存器的非易失性存储器装置及其操作方法"的美国 专利第6,671,204号描述一种具有超高速缓存编程写入(cache program)及拷贝回存 (c叩y-baek)功能的页缓冲区设计，國1为一说明页寄存器(page register)及读出放大器 (se加e amp腿er)区块120的示意图，所述页寄存器及读出放大器区块120耦接于一存储器 单元阵列(memory cell array)110与一Y栅控电路130之间，所述页寄存器及读出放大器区 块120包含一位线(Wt Mne)控制电路140及一页缓冲区122,所述爽缓冲区122具有一经由 感应节点E连接至所述位线控制电路140的感应线125。
所述位线控制电路140包含四个NMOS晶体管141、 142、 143及144，所述NMOS晶体 管141及142串联地耦接于位线BLB与BLO之间，且分别由控制信号VBLE及VBLO控制， 所述晶体管141及142的漏极共同地耦接至一信号线V1RPWR,所述NM0S晶体管143耦接 于所述位线BLE与所述感应节点E之间，且由一控制信号BLSHFE控制a所述NMOS晶体 管144耦接于所述位线BL0与所述感应节点E之间，且由一控制信号BLSHFO控制。
所述页缓冲区122具有一主寄存器150及一辅助寄存器n0:所述寄存器均连接至所 述感应线125。所述主寄存器150包含两个NMOS晶体管m及152、两个反相器153及154, 及一PMOS晶体管155,数据存储于由反相器153及154形成的一主镄存器156中，一PMOS 晶体管155用作所述主锁存器156的预充电加e-ctege)电路，所述辅助寄存器170包含两 个NMOS晶体管171及172、两个反相器n3及174,及一PMOS晶体管175,所述反相器173 及H4形成一辅助锁存器176,所述PMOS晶体管n5用作所述辅助锁存器n6的预充电电 路。由一控制信号PDUMP控制的一NMOS晶体管181用作一开关，用于控制所述辅助寄 存器170与所述主寄存器150之间经由所述感应线125的数据传输。NMOS晶体管182及183 分别经由外部控制信号DI及nDI控制自所述数据线131至所述辅助寄存器n0的数据存 储，一PMOS晶体管148在读取(read)期间经由所述感应线125将电流提供至所述位线BLE 及BLO,所述PMOS晶体管148连接于一电源电压与所述感应线125之间，且由一控制信 号PLOAD控制。当待编程写入的数据自所述主寄存器150传送至选定的位线BLE或BLO时，开启一 NMOS晶体管184以连接所述主寄存器150及所述选定的位线BDE或BLO,由一控制信号 PBDO控制的一NMOS晶体管185将读出数据自所述选定的位线输出至所述页缓冲区122 外部，一晶体管l秘用以检査可编程写入的状态，并在所述主寄存器150的节点B处提供 编程写入是通过或失败的信息，所述Y栅控电路130在所述页寄存器及读出放大器区块120与所述数据线131之间，所 述Y栅控电路130由两个NMOS晶体管132及133构成，分别由信号YA及YB所控制。在超高速缓存编程写入操作期间,外部输入数据首先存储于所述辅助寄存器170中， 且接着经由所述感应线i25传输至所述主寄存器150。在拷贝回存操作期间，首先读出 所述存储器单元阵列UO中的数据，并存储至所述辅助寄存器170，在新数据输入至所 述辅助寄存器170后，整页数据传送至所述主寄存器150作为编程写入及验证 (verificati加)，因为数据必须在所述主寄存器150与所述辅助寄存器170之间传送，所以 其编程写入程序相对复杂，并且数据在所述二寄存器之间传送也需耗费更多时间。发明内容本发明的目的在于提供一种页缓冲区电路具有双寄存器的非易失性存储器装置，其 可省略在编程写入时数据在所述两个寄存器之间传送的操作，使得编程写入效率可显著 提高，此外，在拷贝回存的编程写入时，仅一个寄存器即可完成，使得操作得以简化，为达到以上目的，本发明揭示一种页缓冲区具有双寄存器的非易失性存储器装置， 例如一快闪(flash)存储器，所述非易失性存储器装置包含一存储器单元阵列、一选择器 电路及一页缓冲区电路，所述选择器电路耦接至一外部数据线以用于页缓冲区选择，包 含一第一寄存器及一第二寄存器的页缓冲区电路耦接于所述存储器单元阵列与所述选 择器电路之间，且所述第一寄存器与所述第二寄存器共同地经由一感应节点及一数据节 点而并联耦接。在编程写入时，所述第一及所述第二寄存器交替地将数据写入存储器单 元阵列，当所述第--及所述第二寄存器其中之一执行编程写入时，另一寄存器鬨时存储 来自所述数据线的数据。换句话说，当所述第一寄存器在执行编程写入时，所述第二寄 存器存储来自所述数据线的数据，而当所述第二寄存器在执行编程写入时，所述第一寄 存器存储来自所述数据线的数据，所述存储器单元阵列包含至少两个单元串(ceH string),且所述两个单元串经由两个 位线而耦接至所述页缓冲区电路，在第一实施例中，所述单元串包含一经由一位线电连 接至所述页缓冲区电路的第一端，及一电连接至一具有一接地电压的共源极(commoii source)线的第二端。所述两个位线与一位线控制电路的晶体管相连，所述位线控制电路选择所述两个位 线之一，并使得所述选定位线及感应节点相连接a此外，所述位线控制电路提供适当偏 压给所述位线，以存取折述存储器单元阵列中的存储器单元。所述第一及第二寄存器均包含 一锁存器，其用于保持(hold)数据 一第一读取控 制电路，其用于在读取或编程写入验证或拷贝回存的编程写入验证操作期间将位线数据 镄存至所述锁存器；一第一编程写入控制电路，其用于在编程写入操作期间将所述数据 线中的数据传送至所述镄存器 一第二编程写入控制电路，其用于控制自所述锁存器至 感应节点的数据传输及一第一预置(pre-set)控制电路，其用于在编程写入或拷贝回存 操作期简将所述锁存器设定为一预定值，对于一快闪存储器，存在四种操作模式，即编程写入、读取、拷贝回存及擦除验证 (era站verification),后三种操作模式均涉及快闪存储器单元的感应，而编程写入操作涉 及自寄存器驱动快闪存储器单元，所述第一及第二寄存器交替执行编程写入操作，但在 读取、拷贝回存或擦除验证操作期间仅第一寄存器启动，因此，所述第一寄存器进一歩 包含 一第二读取控制电路，其用于在拷贝回存读取或擦除验证操作期间将所述数据线 的数据镄存至所述锁存器一第四读取控制电路，其用于在读取操作期间将所述镄存器 中的数据传送至所述数据线；以及一第二预g控制电路，其用于在读取操作期间将折述 锁存器设定为一预定值。在一编程写入操作期间，对非编程写入的存储器单元需将其相应的位线预充电至一 电源电压，对编程写入的存储器单元将其相应的位线拉低至一接地电压，在读取操作期 间，所述位线首先放电至一接地电压并接着预充电至某一电压电平o当所存取的存储器 单元处于一擦除状态(erased state)时，共源极(eonraion couree)线上的接地电压将相应的 位线拉至一接地电压电平，而所存取的存储器单元处于可编程写入的状态(program依ed state)时，其相应的位线处于某一电压电平，因此，可区别所存取的存储器单元的状态，此外，本发明第二实施例揭示一种可在相反方向上操作的非易失性存储器，即将连 接至一位线的存储器单元串的一側视为一源极节点，且将所述单元串的另一侧视为一漏 极侧，所述漏极侧电连接至一耦接至一电源电压的共漏极(commondrain)线，同样地，在编程写入操作期间，编程写入的存储器单元其相应的位线偏压至接地电 压以进行编程写入，对非编程写入的存储器单元需将其相应的位线偏压至一电源电压以 抑制编程写入，编程写入机制可为F-N隧穿(F-N加加eling)传输或源极側注入(injectkm)，
然而，在读取操作期间，位线放电至一接地电压，且省略随后的位线预充电处理程序， 接着，共漏极线上的电源电压将所读取的单元相应的位线拉至一电源电压电平因所述所 读取的存储器单元因开启而处于擦除状态时，相反地，位线电压将在所述所读取的存储 器单元处于一可编程写入的状态时保持接地电压电平，为达到上述功能性，需要修改此类型非易失性存储器的页缓冲区电路a将一源极接 地的NMOS晶体管添加至所述位线控制电路以在读取操作期闻用于位线放电a添加一由 感应节点控制的反相器以使所述感应节点的逻辑状态相反，因为此类型非易失性存储器在拷贝回存操作时不存在反相读取(inverae read),所以与第一实施例相比，所述第二读 取控制电路连接至所述镄存器的另一側》如上所述，所述页缓冲区电路的所述第一及第二寄存器交替执行编程写入，并且在 所述第一寄存器执行编程写入时，所述第二寄存器同时存储待编程写入的数据，因此， W省略所述页缓冲区的所述二寄存器之间的数据传送，且可简化相关的控制信号，此外, 对于在相反方向上操作的存储器单元阵列，在读取操作期间不霈要预充电处理，因此可 减少存储器存取时间及功率消耗，附罔说明图l为常规的页缓冲区电路的示意國图2(a)为本发明的快闪存储器装置；图2(b)为本发明第一实施例的存储器单元阵列的示意圉罔2(c)为本发明第一 实施例的页缓冲区电路的电路图两3为本发明第一实施例的编程写入操作的时序图颺4为本发明第一实施例的编程写入操作的数据流向示意图；圉5为本发明第一实施例的读取操作的时序图；圉6为本发明第一实施例的读取操作的数据流向示意图图7为本发明第一实施例的拷贝回存操作的时序固；图8为本发明第一实施例的拷贝回存操作的数据流向示意图；面9(a)为本发明第二实施例的存储器单元阵列的示意图；園9(b)为本发明第一实施例的页缓冲区电路的电路圉10为本发明第二实施例的编程写入操作的时序图图U为本发明第二实施例的编程写入操作的数据流向示意圑

图12为本发明第二实施例的读取操作的时序图
图13为本发明第二实施例的读取操作的数据流向示意图 图14为本发明第二实施例的拷贝回存操作的时序图以及 圉15为本发明第二实施例的拷贝回存操作的数据流向示意图， 具俸爽施矛式图2(a)为本发明的快闪存储器装置200的示意图，所述存储器装置200包含一存储器 单元阵列210、复数个页缓冲区电路220、 221、'"及2NN,及一选择器电路230,所述页 缓冲区电路220、 221、…及2NN耦接于所述存储器单元阵列210与所述选择器电路230之间，图2(b)为本发明第一实施例的所述存储器单元阵列210的示意图，所述存储器单元阵 列210包含复数个单元串21W,每一所述单元串2101包含一第一端P及一第二端Q,所述 第一端P经由位线BLE或BLO电连接至相应的所述页缓冲区电路220、 221、 "*或,所 述第二端Q电连接至一共源极线CSL,所述单元串2101包含一耦接至所述位线BLE的串 选择晶体管(string selection tra朋is加r)STl 、 一耦接至共源极线CSL的接地选择晶体管 (gro加d selection transistor)ST2，及串联耦接于所述串选择晶体管ST1与所述接地选择晶 体管ST2之间的存储器单元M1-Mnu所述位线BLE经由所述晶体管ST1连接至所述存储 器单元M1的漏极节点，而所述共源极线CSL经由所述晶体管ST2连接至所述存储器单元 Mm的源极节点，所述串选择晶体管ST1、所述存储器单元Ml-Mni及所述接地选择晶体 管ST2分别耦接至一串选择线(string setecti加line)SSL、字线(word line)WLl-WLm及一接 地选择线(ground selection line)GSL,所述SSL、所述WLl-WLm及所述GSL等线电连接至 —行解码器电路22,所述共源极线CSL连接至接地电压，两个相邻所述位线BLE及BLO 形成连接至所述页缓冲区电路220的一位线对(bitli加pair),且其它位线对分别连接至所 述页缓沖区电路221、 222、""及2NN,图2(c)为所述页缓冲区电路220的电路图，所述页缓冲区电路220包含一位线控制电 路240、一预充电电路290、一第一寄存器250及一第二寄存器270a所述位线控制电路240包含四个NMOS晶体管241、 242、 243及244,所述NMOS晶体 管241及242串联稱接于位线BLE与BLO之间，且由其相应的控制信号VBLE及VBLO控 制。折述晶体管241及242的漏极共同耦接至一信号线VIRPWR,所述NMOS晶体管243 耦接于所述位线BLE与一感应节点SO之闻，且由一控制信号BLSHFE控制。所述NMOS 晶体管244耦接于所述位线BLO与所述感应节点SO之间，且由一控制信号BLSHFO控制，所述预充电电路290包含一PMOS晶体管292,其耦接于一电源电压与所述感应节点SO之间，且由一控制信号PLOAD控制，所述PMOS晶体管292经由所述感应节点SO将电 流提供至所述位线BLE及BLO,所述第一寄存器250包含 一由反相器253a及反相器253b组成的锁存器Ll、一由 NMOS晶体管251a及251b组成的一第一读取控制电路251、 一由NMOS晶体管256a及256b 组成的一第二读取控制电路256、 一由NMOS晶体管257组成的一第四读取控制电路、一 由NMOS晶体管252a及252b组成的一第一编程写入控制电路252、 一由NMOS晶体管255 組成的一 第二编程写入控制电路、一由PMOS晶体管254組成的一第一预置控制电路及一 由PMOS晶体管258组成的一第二预置控制电路，所述NMOS晶体管255耦接于一第二锁存器节点B与所述感应节点SO之闻，且由一控 制信号BLSLT1控制，所述NMOS晶体管252魂接于所述锁存器U的一第一锁存器节点A 与一数据节点DI之间，且由一控制信号DI1控制而所述NMOS晶体管252b耦接于所述 锁存器L1的所述第二镄存器节点B与所述数据节点DI之间，且由一控制信号NDH控制， 所述NMOS晶体管251a及251b串联耦接，且分别由所述感应节点SO及一控制信号 PBLCHM1控制，所述NMOS晶体管256a及25幼串联耦接，且分别由所述感应节点SO及 —控制信号CPLCHM控制，所述PMOS晶体管254耦接于一电源电压与所述第二锁存器节 点B之间，且由一控制信号CPRST1控制，所述PMOS晶体管258稱接于一电源电压与所述 第---锁存器节点A之间，且由--控制信号PBRST控制，所述NMOS晶体管257耦接于所述 第二锁存器节点B与所述数据节点D1之间，且由一控制信号PBDO控制。所述第二寄存器270包含 一由反相器273a及2 3b组成的一锁存器L2、一由NMOS 晶体管271a及271b组成的一第三读取控制电路271、一由NMOS晶体管272a及272b组成的 —第三编程写入控制电路272、 一由NMOS晶体管275组成的一第四编程写入控制电路及 —由PMOS晶体管274组成的一第三预置控制电路，所述NMOS晶体管275耦接于一第三锁存器节点C与所述感应节点SO之间，且由控制 信号一BLSLT2控制，所述NMOS晶体管272a耦接于一第四锁存器节点D与所述数据节点 DI之间，且由一控制信号DE控制而所述NMOS晶体管272b耦接于所述第三镄存器节 点C与所述数据节点D1之间，且由一控制信号NDE控制。所述NMOS晶体管271a及271b 串联耦接，且分别由所述感应节点SO及一控制信号PBLCHM2控制，所述PMOS晶体管 274耦接于一电源电压与所述感应节点SO之间，且由一控制信号CPRST2控制，图3及图4描述本发明的第一实施例的超高速缓存编程写入方法。图3所示为施加至 图2(e)的电路的指令信号，横座标分成9段，分别标为1至9，图4所示为数据如何在图2(c) 的电路中传送，其应根据标记与图3同时参看， 首先(时段l)，将所述锁存器L1及L2预置为预定值，通过在选定闻隔期间启动所述 控制信号CPRSTl及CPRST2为逻辑低电平而开启所述PMOS晶体管254及274,在时段2，所述第一寄存器250的所述锁存器节点B处于逻辑高电平，待编程写入的 第一组数据存储于所述第一锁存器L1中，因此所述数据线DL中的数据"1"或"0"通 过分别启动所述控制信号DI1或NDH为逻辑高电平而存储至所述锁存器L1,换句话说， DH及NDI1处于相反状态，在时段3，所述感应节点SO通过在选定的短时间间隔期间启动所述控制信号PLOAD 为逻辑低电平而预充电。在时段4，所有信号上均不转换。在时段5，所述位线BLE及BLO通过将所述信号VIRPWR拉为逻辑离电平并启动所述 控制信号VBI^及VBLO为逻辑高电平而预充电，此防止非选定的存储器单元不正确操 作，如果所述BLE为选定的位线，则所述信号VBLE在时段5为逻辑高电平，并在随后的 时段6切换为逻辑低电平，而所述信号VBLO在随后的时段6则保持逻辑高电平，在时段6及7，两个动作同时发生，待编程写入的数据通过启动所述信号BLSLT1及 BLSHPE为逻辑高电平而自所述第一寄存器250传送至选定的所述位线BLE,且接着数据 自选定的所述位线BLE传送至所述存储器单元阵列110,同时，来自所述数据线DL的待 编程写入的第二组数据存储于所述第二寄存器270中，所述数据线DL中的数据"1 "或"0" 通过分别启动所述控制信号DI2或NDI2为逻辑髙电平而存储(或载入)于所述第二锁存器 L2中。因为所述第--寄存器执行数据编程写入且所述第二寄存器同时载入数据，此即为 超高速缓存存储器操作，所以可大幅地减少载入及编程写入时间，在时段8，编程写入的验证开始，后文将更详细地描述验证时的读取操作，在时段9，所述位线VBLE及VBLO再次预充电以进行下一次载入/编程写入操作，同样地，在下一次超高速缓存编程写入操作中，待编程写入的数据通过启动所述 BLSLT2信号及所述位线控制电路240的类似操作而自所述第二寄存器270传送至选定的 所述位线BLE或BLO,且同时来自所述数据线DL的待编程写入的第三组数据存储于所述 第一寄存器250中，换句话说，当来自一寄存器的数据正执行编程写入时，待编程写入的下一数据载入 另一寄存器内，且反之亦然。此外，数据直接自寄存器编程写入至所述存储器单元串， 使得本发明不再需要如现有技术中所提及的自一寄存器至另一寄存器的数据传输的中 间处理，图5及面6描述页缓冲区电路220的正常读取操作，其中数据自所述存储器单元阵列 210读出，且待读取的存储器单元的栅极控制信号经由字线来施加适当电压，
國5所示为施加至图2(c)的电路的措令信号，横座标分成6段，分别标为1至6，圉6所 示为数据如何在圉2(c)的电路中传送，其应根据标记与图5同时参看，在时段l,所述位线BLE及BLO首先通过使所述信号V扱PWR归零并启动所述控制信 号VBLE及VBLO为逻辑离电平，而经由所述NMOS晶体管241及242放电，同时，所述 PBRST信号在选定间隔期间自逻辑高电平切换至逻辑低电平以开启所述晶体管258,使 得所述第一寄存器250的锁存器节点A转为逻辑离电平，即将镄存器L1设定为预定值。在时段2，所述PLOA滩号转为逻辑低电平以开肩所述PMOS晶体管292,将近似电 压(例如，1.5V滩加至所述NMOS晶体管243的所述控制信号BLSHFE,以将所述位线BLE 预充电至预充电电压。因此，所述感应节点SO的电压将等于预充电电压。在时段3，所述信号BLSHFE转为接地电压的逻辑低电平，且随后所述信号PLOAD 切换为逻辑高电平，将使所述晶体管243及292关闭。位线的预充电电压根据选定的存储器单元的状态而变化，在选定的存储器单元处于 可编程写入的状态的情况下，位线保持预充电电压。在选定的存储器单元处于擦除状态 的情况下，位线的预充电电压遂渐拉至接地电压，因此，所述感应节点SO的电压根据存 储器单元是处于可编程写入或擦除状态而定，在时段4，所述NMOS晶体管251b的所述栅极控制信号PBLCHMl转为逻辑高电平， 且所述信号BLSHFE在选定的短时间间隔期间偏压于l.OV,而所述NMOS晶体管251a根 据所述感应节点SO的状态开启或关闭，所述晶体管251a在选定存储器单元处于可编程写 入的状态时开启，且在选定存储器单元处于擦除状态时关闭。结果，所述感应节点SO 的状态存储于锁存器W中。换句话说，选定存储器单元的数据状态存储于所述第一寄存 器250中。在时段5，所述NMOS晶体管241、242、243及244开启，即所述控制信号VBLE、 VBLO、 BLSHFE及BLSHFO处于逻辑高电平，使得所述位线BI^及BLO及所述感应节点SO经由 具有逻辑低电平的所述信号V扱PWRm电，在时段6，存储于所述第一寄存器250中的数据经由受所述控制信号PBDO控制所述 的NMOS晶体管257传送至所述数据线DL,图7及图8描述拷贝回存操作，其中数据自所述存储器单元阵列210的一单元读出至 所述第一寄存器250中，并拷贝回存至另一单元中，图7所示为施加至图2(c)的电路的指令信号，横座标分成ll段，分别标为l至ll,时 段l、 2、 3及4为读取操作时期，时段5、 6、 7、 8、 9、 W及ll为编程写入操作时期，首先(时段l),控制信号与图5中所示相同(即读取操作)，除所述PMOS晶体管2S4通
过在一段短时期内启动所述控制信号CFRST1为逻辑低电平而开启以外，使得所述第一 寄存器250的所述锁存器节点B转为逻辑高电平，且所述信号PBRST保持在逻辑离电平-
在时段2及3，所有控制信号与先前在读取操作中所述相同，
在时段4，控制信号与先前在读取操作中所述相同，除所述NMOS晶体管256b的所述 栅极控制信号CPLCHM在一段短时期内转为逻辑寓电平，且所述信号PBLCHM1信号保 持在逻辑低电平以外a所述NMOS晶体管256a根据感应节点SO的逻辑状态而开启或关 闭-因此，所述晶体管256a在选定的存储器单元处于可编程写入的状态时开启，且在选 定的存储器单元处于擦除状态时关闭，结果，所述感应节点SO的状态存储于锁存器Ll 中。换句话说，逸定存储器单元的数据状态存储于所述第一寄存器250中，由所述晶体 管256a及256b组成的所述第二读取控制电路256用于所谓的反向读取(invMseread)操作，
在时段5、 6、 7、 8、 9、 10及li,所有控制信号与说明编程写入操作的图3的时段3、 4、 5、 6、 7、 8及9中的控制信号相同。在时段1至4读取的数据经编程写入所述存储器单 元阵列2i0中的另一单元。
关于第二寄存器270的第三读取控制电路271、第三编程写入控制电路272、第四编 程写入控制电路275及第三预置控制电路274的功能与第-'寄存器250的相应装置的功能 类似，然而，在正常读取操作及拷贝回存操作时仅由所述第一寄存器250执行，使得折 述第三读取控制电路271仅在编程写入验证期间启动，且所述第三预置控制电路274仅在 编程写入操作期间启动。
另外，存在两个PMOS晶体管259及279a所述晶体管259及279的栅极分别连接至所 述第二镄存器节点B及所述第三锁存器节点C,信号NWDDi及NW3DD2用于指示所述第 一寄存器250及所述第二寄存器270的验证结果，
所述第二读取控制电路256亦用于擦除验证操作，在擦除操作后，所述感应节点SO 应处于逻辑低电平，且所述晶体管256b关闭，但如果擦除处理失败，则所述感应节点SO 应处于逻辑高电平，且所述晶体管256b将开启，当所述CPLCHM的脉冲处于逻辑髙电平 时，接着所述第二锁存器节点B拉至逻辑低电平，且所述晶体管259将开启，因此所述信 号NWDD1将拉至逻辑高电平，
所述第一 读取控制电路251还用于所述第一 寄存器250的编程写入验证及拷贝回存 的编程写入验证。在编程写入或拷贝回存的编程写入操作后，所述感应节点SO应处于逻 辑高电平且所述晶体管251a将开启，当所述PBLCHM1的脉冲处于逻辑离电平时，接着 所述第一锁存器节点A拉至逻辑低电平，所述第二锁存器节点B拉至逻辑高电平，因此所 述晶体管259将关闭，所述信号NWDD1将不被拉至逻辑高电平，因此如果信号NWDD1
被拉至逻辑高电平，则编程写入或拷贝回存的编程写入处理即属失败，类似地，如果信号NWDD2被拉至逻辑高电平，则所述第二寄存器270的编程写入处理也为失敗，图9(a)、 9(b)及10至15说明本发明的第二实施例的页缓冲区电路及其方法，其中 NAND快闪存储器的单元在相反方向上操作，参考图9(a),—存储器单元阵列910具有复 数个单元串9101,每一单元串9101包含一经由位线BLE或BLO电连接至相应页缓冲区电 路920的第一端P,及一电连接至共漏极线(CDL)的第二端Q,所述单元串9101包含一耦 接至位线BLE的串选择晶体管ST1、 一耦接至共漏极线CDL的电源电压选择晶体管ST2， 及串联耦接至所述串选择晶体管ST1及所述电源电压选择晶体管ST2的存储器单元 Ml-Mm。所述位线BLE经由所述晶体管ST1连接至所述存储器单元M!的源极节点，所述 共漏极线CDL经由所述晶体管ST2连接至存储器单元Mm的漏极节点，所述串选择晶体管 STK存储器单元Ml-Mm及电源电压选择晶体管ST2分别耦接至一串选择线SSL、字线 WLl-WLm及一电源电压选择线PSL,所述SSL、 WU-WLm及PSL等线电连接至一行解 码器电路92,所述共漏极线CDL连接至电源电压，图9(b)说明根据本发明的第二实施例的页缓冲区电路920,与图2(c)中的电路相比， 由--信号DlS控制的一NMOS晶体管945添加至一位线控制电路940,由NMOS晶体管956a 及956b组成的--第二读取控制电路956放置接近于所述锁存器节点A处而非接近于所述 锁存器节点B处，在所述感应节点SO与所述第一寄存器950的所述第一读取控制电路251 之间添加一反相器9500,在所述感应节点SO与所述第二寄存器970的所述第三读取控制 电路271之间添加一 反相器9700, —NMOS晶体管9501及一PMOS晶体管9502串联耦接以 形成所述反相器9500,所述晶体管251a由反相器9500的输出节点Pl控制，因为所述晶体 管9502的控制信号MP处于逻辑低电平，所以所述节点P1处于所述感应节点S0的相反逻 辑状态，类似地，一NMOS晶体管9701及一PMOS晶体管9702串联耦接以形成所述反相 器9700,所述晶体管271a由所述反相器97加的输出节点Ql控制，晶体管9702的控制信号 MP处于逻辑低电平，因此所述节点Q1处于所述感应节点S0的相反逻辑状态。團10及圉11維述第二实施例的超高速缓存编程写入方法，图10所示为施加至圉9(b) 的电路的指令信号，横座标分成9段，分别标为1至9，图ll所示为数据如何在图9(b)的电 路中传送，其应根据标记与图10同时参看，在时段l,将所述第一寄存器950及所述第二寄存器970预置为预定值，所述PMOS 晶体管254及274分别通过在一 段短时期内启动所述控制信号CPRST1及CPRST2为逻辑 低电平而开启，因此，所述寄存器950及970的锁存器节点B及C处于逻辑高电平，在时段2，所述晶体管252aS252b分别通过所述启动控制信号DH或NDH为逻辑离电
平而开启，因此所述数据线DL中的数据"1"或"0"存储于所述第一镄存器L1中，在时段4，所述晶体管241及242通过启动所述控制信号VBLE及VBLO为逻辑寓电平 而开启，以对所述位线BLE及BLO预充电，在时段5及6，两个动作同时发生，待编程写入的数据通过启动所述信号BLSU1及 BLSHHE为逻辑离电平(即开启晶体管255)而自所述第一寄存器950传送至选定的所述位 线BLE,且接着数据自选定的所述位线BLE传送至所述存储器单元阵列910,同时，所述 晶体管272a或272b分别通过启动所述控制信号DI2或Nm2为逻辑高电平而开启，例如， 所述D12在此实施例中为逻辑高电平，因此，所述数据线DL中的数据"1"或"0"存储 于所述第二镄存器L2中，即，来自所述数据线DL的待编程写入的下一数据存储于所述 第二寄存器970中， 一旦所述信号BLSLT1在时段6返回至逻辑低电平，编程写入的验证 即开始，所述NM0S晶体管945通过启动所述控制信号D1S为逻辑高电平而开启，使所述 位线BLE放电。在时段7，读取操作继续，所述PBLCHM1的脉冲用于锁存位线信号，接着(时段8)， 所述位线BLE及BLO再次预充电以进行下一超高速缓存编程写入操作，参考图12及图13,举例说明所述页缓冲区电路920的正常读取操作，首先(时段1),所述位线BLE首先通过启动所述控制信号BLSHFE及DK为逻辑高电平 而经由所述NMOS晶体管243及945放电，所述晶体管242通过启动控制信号VBLO为逻辑 高电平而开启，以使得当所述信号VIRPWR处于逻辑高电平时将所述位线BLO拉至逻辑 高电平，以防止非选定的存储器攀元不正确操作。同时，所述PBRST信号在一段短时期 内自逻辑高电平切换至逻辑低电平以开启所述晶体管258,因此所述第一寄存器950的镄 存器节点A设定至逻辑高电平。与第一实施例的读取操作相比，第二实施例中不存在位线预充电操作，因此在时段 2及时段3在所有信号上并无转换，在选定的存储器单元处于可编程写入的状态的情况下，位线的电压继续处于逻辑低 电平，在选定的存储器单元处于擦除状态的情况下，位线的电压拉至逻辑高电平，换句 话说，所述感应节点SO具有与存储器单元相反的状态，因此，所述反相器95加用于使SO 的状态相反，以试图指示所存取的单元的正确状态。在时段4，所述PBLCHM1的脉冲用于将位线信号镄存至所述第一寄存器950的所述 锁存器Ll,在时段5，所述位线BLE及BLO与所述感应节点SO通过启动所述控制信号DK、 BLSHFE及BLSHFO为逻辑高电平而经由所述NMOS晶体管945放电，在时段6，存储于所述第一寄存器950中的数据经由受所述控制信号PBDO控制的所 述NMOS晶体管257传送至数据线DL,國14及图15为说明图9(b)的装置的拷贝回存操作,图14所示为施加至國乖)的电路的措令信号。横座标分成ll段，分别标为l至ll,时段l、 2、 3及4为读取操作时期，时段5、 6、 7、 8、 9及10为编程写入操作时期，在时段i、 2及3，所有控制信号与图12中所示相同，即均为读取操作。在时段4，控制信号与读取操作相同，除一CPLCHM的脉冲替代PBLCHM1的脉冲用 于将位线信号镄存至所述第一寄存器950的所述锁存器L1以外。因为在拷贝回存操作中 在读取操作期间并无反相读取，所以与图2(c)中的所述电路256a及256b相比，包含所述 晶体管956a及956b的所述第二读取控制电路956放S于所述镄存器Ll的另一倒上，在时段5、 6、 7、 8、 9及10,所有控制信号与图10中所示的时段3、 4、 5、 6、 7及8 的控制信号相同，即均为编程写入操作，如第一实施例中所述，所述第二读取控制电路956还用于擦除验证操作，在擦除验 证操作后，如果所述信号NWDD1拉至逻辑离电平，则擦除验证处理即属失败*所述第--读取控制电路251还用于所述第一寄存器950的编程写入验证及拷贝回存 的编程写入验证，在编程写入或拷贝回存的编程写入操作后，如果所述信号NWDD1拉 至逻辑高电平，则编程写入或拷贝回存的编程写入处理即属失败，类似地，如果所述信 号NWDD2拉至逻辑高电平，则所述第二寄存器970的编程写入处理亦属失败，如上所述，页缓冲区电路的第一及第二寄存器交替执行编程写入操作，并存储来自 数据线的待编程写入的数据，此可省略页缓冲区的两个寄存器之间的数据传送，且因此 装置可更有效地工作。此外，本发明第二实施例所揭示可在相反方向上操作的存储器单 元阵列，在读取操作期间不霜要预充电处理，因此可减少存储器存取时间及功率消耗，本发明的技术内容及技术特点已揭示如上，然而所属领域的技术人员仍可能基于本 发明的教示及揭示而作种种不背离本发明精神的替换及修改，因此，本发明的保护范围 应不限于实施例所揭示的内容，而应包含各种不背离本发明的替换及修改，并为所附的 权利要求书所涵盖，
权利要求
1. —种非易失性存储器装置，其特征在于包含--存储器单元阵列--选择器电路，其耦接至一数据线以及—页缓冲区电路，其包含一第一 寄存器及一第二寄存器且耦接于所述存储器单元 阵列与所述选择器电路之间，其中所述第一及所述第二寄存器经由一感应节点共同 耦接，且所述第一寄存器包含一用于在读取或编程写入验证或拷贝回存的编程写入 验证操作期间镄存所述存储器单元阵列的数据的第一读取控制电路，及一用于在拷 贝回存的读取或擦除验证操作期间镄存所述存储器单元阵列的数据的第二读取控 制电路；其中所述第一及所述第二寄存器交替地将数据编程写入至所述存储器单元阵列 当所述第一及所述第二寄存器其中的一执行编程写入时，另一寄存器同时存储来自 所述数据线的数据。
2. 如权利要求1所述的非易失性存储器装置，其特征在于仅所述第一寄存器在读取操 作期间启动。
3. 如权利要求l所述的非易失性存储器装置，其特征在于仅所述第一寄存器在拷贝回 存操作期间肩动，
4. 如权利要求1所述的非易失性存储器装置，其特征在于所述页缓冲区电路另外包含 一位线控制电路，所述位线控制电路具有耦接于所述存储器单元阵列与所述感应节 点之间的两个位线。
5. 如权利要求4所述的非易失性存储器装置，其特征在于所述存储器单元阵列包含一 单元串，所述单元串具有一经由所述位线电连接至所述页缓冲区电路的第一端，及 一电连接至一具有一接地电压的一共源极线的第二端，
6. 如权利要求4所述的非易失性存储器装置，其特征在于所述页缓冲区电路另外包含 —预充电电路,所述预充电电路耦接于所述感应节点与所述第一寄存器之间以对所 述位线进行预充电。
7. 如权利要求1所述的非易失性存储器装置，其特征在于所述第一寄存器另外包含. 一用于镄存数据的第一 锁存器,所述第一锁存器具有一 第一 锁存器节点及一第二 锁存器节点—第一编程写入控制电路,其耦接于所述第一及所述第二镄存器节点与一耦接至 所述选择器电路的数据节点之间，用以在一编程写入操作期间将所述数据线上的数 据传送至所述第一锁存器一第二编程写入控制电路，其耦接于所述第二锁存器节点与所述感应节点之间， 用以将所述第一锁存器中的数据传送至所述感应节点—第一预置控制电路，其耦接至所述第二锁存器节点，用以在编程写入或拷贝回 存操作期间将所述第一锁存器设定为一预定值以及一第二预置控制电路，其耦接至所述第一锁存器节点，用以在一读取操作期间将 所述第一锁存器设定为一预定值。
8. 如权利要求7所述的非易失性存储器装置，其特征在于所述第一读取控制电路耦接 于所述第一锁存器节点与接地端之闻-
9. 如权利要求7所述的非易失性存储器装置，其特征在于所述第二读取控制电路耦接 于所述第一及所述第二锁存器节点其中之一与接地端之间，
10. 如权利要求7所述的非易失性存储器装置，其特征在于所述第一寄存器另外包含-一第四读取控制电路，其耦接于所述第二锁存器节点与所述数据节点之间，用以 在读取操作期间将所述第一锁存器中的数据传送至所述数据线，
11. 如权利要求1所述的非易失性存储器装置，其特征在于所述第--读取控制电路包含 串联耦接的两个NMOS晶体管其中一 NMOS晶体管具有一耦接至所述感应节点 的栅极，且另一NMOS晶体管具有一耦接至一控制信号的栅极，
12. 如权利要求7所述的非易失性存储器装置，其特征在于所述第二编程写入控制电路 为一晶体管。
13. 如权利要求7所述的非易失性存储器装置，其特征在于所述第一预置控制电路为一晶体管o
14. 如权利要求7所述的非易失性存储器装置，其特征在于所述第一编程写入控制电蹐 包含两个NMOS晶体管其中一NMOS晶体管耦接于所述第一锁存器节点与所述 数据节点之间，另一NMOS晶体管耦接于所述第二锁存器节点与所述数据节点之 间，且在同一时间所述两个NMOS晶体管仅其中之一开启，
15. 如权利要求1所述的非易失性存储器装置，其特征在于所述第一及所述第二寄存器 并联耦接至所述感应节点及一数据节点，
16. 如权利要求1所述的非易失性存储器装置，其特征在于所述第二读取控制电路包含 两个串联耦接的NMOS晶体管；其中之一NMOS晶体管具有一耦接至所述感齒节 点的栅极，且另一NMOS晶体管具有一耦接至一控制信号的栅极，
17.如权利要求m所述的非易失性存储器装置，其特征在于所述第四读取控制电蹐为 —晶体管，
18. 如权利要求7所述的非易失性存储器装置，其特征在于所述第二预置控制电路为一 晶体管，
19. 如权利要求1所述的非易失性存储器装置，其特征在于所述第二寄存器另外包含-一用于锁存数据的第二锁存器,所述第二锁存器具有一第三锁存器节点及一第四 锁存器节点—第三读取控制电路，其耦接于所述第四锁存器节点与接地端之间，用以在编程 写入验证操作期间将位线数据锁存至所述第二锁存器—第三编程写入控制电路,其耦接于所述第三及所述第四锁存器节点与所述数据 节点之间，用以在编程写入操作期间将所述数据线上的数据传送至所述第二锁存鹏絲s—第四编程写入控制电路，其耦接于所述第三镄存器节点与所述感应节点之间，用以将所述第二镄存器中的数据传送至所述感应节点以及一第三预置控制电路，其耦接至所述第三锁存器节点，用以在一编程写入操作期间将所述第二锁存器设定为一预定值。
20. 如权利要求1所述的非易失性存储器装置，其特征在于另外包含一反相器电踡，所 述反相器电路耦接于所述第一寄存器与所述感应节点之间以使所述感应节点的逻 辑状态相反。
21. 如权利要求20所述的非易失性存储器装置，其特征在于所述存储器单元阵列包含 一单元串，所述单元串具有一经由其位线电连接至所述页缓冲区电路的第一端，及 —电连接至一具有一电压电平的共漏极线的第二端。
22. 如权利要求1所述的非易失性存储器装置，其特征在于另外包含一反相器电路，所 述反相器电路耦接于所述第一读取控制电路与所述感应节点之间以使所述感应节点的逻辑状态相反。
23. 如权利要求22所述的非易失性存储器装置，其特征在于所述第一读取控制电路包 含串联耦接的两个NMOS晶体管其中之一NMOS晶体管具有一经由所述反相器 电路耦接至所述感应节点的栅极，且另一NMOS晶体管具有一耦接至一控制信号 的栅极，
24. 如权利要求20所述的非易失性存储器装置，其特征在于所述反相器电路包含串联 耦接的一PMOS晶体管及一 NMOS晶体管，且所述NMOS晶体管具有一耦接至折 述感应节点的栅极。
25. —种非易失性存储器装置的编程写入方法，其特征在于包含以下步骤将来自 一数据线的第一数据存储至一页缓冲区的一第一寄存器中将所述第一数据编程写入一存储器单元阵列的一存储器单元中，并同时将来自所述数据线的第二数据存储至所述页缓冲区的一第二寄存器中以及将所述第二数据编程写入所述存储器单元阵列的另一存储器单元中，并鬨时将来自所述数据线的第三数据存储于所述页缓冲区的所述第一寄存器中-
26. 如权利要求25所述的非易失性存储器装置的编程写入方法，其特征在于所述第一 数据为一整页数据。
27. 如权利要求25所述的非易失性存储器装置的编程写入方法，其特征在于所述第一 及所述第二数据经由一耦接于并联的所述第一与所述第二寄存器之间的感应节点 而被编程写入所述存储器单元中。
28. 如权利要求25所述的非易失性存储器装置的编程写入方法，其特征在于另外包含 歩驟在将所述第一数据存储至所述第一寄存器中之前，预置所述第一及所述第二 寄存器，
29. 如权利要求27所述的非易失性存储器装置的编程写入方法，其特征在于编程写入 所述存储器单元中的所述第--数据包含以下歩骤-对所述感应节点预充电；以及对耦接于所述页缓冲区电路与存储器单无阵列之间的位线预充电，以防止非选定 的存储器单元不正确操作，
30. —种非易失性存储器装置的拷贝回存方法，其特征在于包含以下歩骤使耦接于一页缓冲区与一存储器单元阵列之间的两个位线放电 选择所述两个位线其中之一将耦接至所述存储器单元阵列的一存储器单元的所述选定位线的数据锁存至所 述页缓冲区的一寄存器以及直接将所述寄存器的所述锁存数据编程写入至所述存储器单元阵列的另一存储器单兀，
31. 如权利要求30所述的非易失性存储器装置的拷贝回存方法，其特征在于另外包含 步骤在选择所述两个位线其中之一后，对所述选定的位线进行预充电，
全文摘要
本发明揭示一种页缓冲区具有双寄存器的非易失性存储器装置，其包含一存储器单元阵列、一选择器电路及一页缓冲区电路，所述选择器电路耦接至一外部数据线，包含一第一寄存器及一第二寄存器的页缓冲区电路耦接于所述存储器单元阵列与所述选择器电路之间，且所述第一及所述第二寄存器经由一感应节点而共同耦接。所述第一及所述第二寄存器交替地将数据编程写入所述存储器单元阵列。当所述第一及所述第二寄存器之一执行编程写入时，另一寄存器同时存储来自所述数据线的数据。换句话说，当所述第一寄存器在执行编程写入时，所述第二寄存器存储来自所述数据线的数据，而当所述第二寄存器在执行编程写入时，所述第一寄存器存储来自所述数据线的数据。
文档编号G11C7/10GK101123117SQ200610109359
公开日2008年2月13日 申请日期2006年8月10日 优先权日2006年8月10日
发明者汪若瑜, 陈宗仁 申请人:晶豪科技股份有限公司