专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及一种具有使用多种阈值电压分布状态来存储数据的存储器单元的非易失性半导体存储器件。
背景技术：
在非易失性半导体存储器件中，有通过改变存储器的阈值电压分布来存储数据的存储器件。以往，在这样的非易失性半导体存储器件中进行数据的重写时，用预编程(preprogram)、擦除、写入这三阶段的重写顺序(sequence)进行数据的重写(例如参照日本特开2001-250388号公报)。
详细而言，将随机数据被写入的状态暂时变成数据全部为“0”的状态(预编程)。之后，使阈值电压分布进行移动以使得数据全部变为状态“1”。然后，按照用户所赋予的数据使阈值电压分布移动，实施随机数据的写入。
然而，在上述那样的以往的重写顺序中，在实施来自用户的随机数据的写入之前，需要进行预编程和擦除这两阶段的动作，因此难以进行高速重写。例如，在预编程、擦除、随机数据写入都花费相同程度的时间的情况下，重写顺序所需要的时间大约为随机数据写入时间的3倍。
发明内容
本发明是着眼于上述问题而做出的，其目的在于实现一种能够缩短用于重写顺序的时间的非易失性半导体存储器件。
为解决上述课题，本发明的一个方案为一种非易失性半导体存储器件，根据所输入的指令来进行数据的写入和读出，其特征在于，包括存储器单元阵列，包含多个在单一的电荷存储部位具有3个以上的阈值电压分布的状态的存储器单元；和编程顺序控制电路，将由多个值的数据构成的数据集(data set)中所含有的各个数据，与上述3个以上的阈值电压分布中的任一个阈值电压分布对应地存储在上述存储器单元，而在重写存储于上述存储器单元的数据时，使在数据的存储中使用的阈值电压分布向一个方向移动来进行数据的重写。
由此，将存储器单元的阈值电压分布向一个方向移动来重写数据，因此不需要擦除动作，能够大幅度减少重写时间。
图1是表示本发明的实施方式1的非易失性半导体存储器件的结构的框图。
图2是表示在本发明的实施方式1中重写数据时的Vt电平分布的变迁状态的图。
图3是表示本发明的实施方式1的写入顺序的流程图。
图4是表示本发明的实施方式2的写入顺序的流程图。
图5是表示在本发明的实施方式2中重写数据时的Vt电平分布的变迁状态的图。
图6是表示本发明的实施方式3的写入顺序的流程图。
图7是表示在本发明的实施方式3中重写数据时的Vt电平分布的变迁状态的图。
图8是表示本发明的实施方式4的非易失性半导体存储器件的结构的框图。
图9是本发明的实施方式4中的读出判断电平的设定的框图。
图10是表示本发明的实施方式5的非易失性半导体存储器件的结构的框图。
图11是表示为存储2值数据而使用的阈值电压分布位置和监控位(monitor bit)的写入位置之间关系的图。
图12是本发明的实施方式5中的读出判断电平的设定的框图。
图13是表示本发明的实施方式5的非易失性半导体存储器件的结构的框图。
图14是表示在本发明的实施方式6中重写数据时的Vt电平分布的变迁状态的图。
图15是表示本发明的实施方式6的写入顺序的流程图。
图16是表示本发明的实施方式7的非易失性半导体存储器件的结构的框图。
图17是本发明的实施方式7中的读出判断电平的设定的框图。
图18是表示本发明的实施方式8的非易失性半导体存储器件的结构的框图。
图19是表示在本发明的实施方式8中重写数据时的Vt电平分布的变迁状态的图。
图20是表示本发明的实施方式8的写入顺序的流程图。
图21是表示本发明的实施方式9的非易失性半导体存储器件的结构的框图。
图22是表示在本发明的实施方式9中重写数据时的Vt电平分布的变迁状态的图。
图23是表示实施方式8的压缩动作的流程图。
图24是表示本发明的实施方式10的非易失性半导体存储器件的结构的框图。
图25是本发明的实施方式10中的读出判断电平的设定的框图。
图26是表示本发明的实施方式11的非易失性半导体存储器件的结构的框图。
图27是表示实施方式11的压缩动作的流程图。
图28是本发明的实施方式11中的读出模式的设定的框图。
图29是表示本发明的实施方式12的非易失性半导体存储器件的结构的框图。
图30是表示在本发明的实施方式12中重写数据时的Vt电平分布的变迁状态的图。
图31是表示实施方式12的初始化顺序的流程图。
图32是表示本发明的实施方式13的非易失性半导体存储器件的结构的框图。
图33是表示实施方式13的初始化顺序的流程图。
图34是表示本发明的实施方式14的非易失性半导体存储器件的结构的框图。
图35是表示在通常写入(长期保证)模式下进行写入时的Vt分布状态的变迁、和在高速写入(短期保证)模式下进行写入时的Vt分布状态的变迁的图。
图36是表示存储器单元阈值电压的总写入时间依赖性的图。
图37是表示在通常写入模式和高速写入模式下的Vt电平分布的变迁状态的图。
图38是表示实施方式14的长期保证化写入顺序的流程图。
图39是表示本发明的实施方式15的非易失性半导体存储器件的结构的框图。
图40是表示实施方式15的长期保证化写入顺序的流程图。
图41是表示本发明的实施方式16的非易失性半导体存储器件的结构的框图。
图42是表示实施方式16的擦除顺序的流程图。
图43是表示本发明的实施方式17的非易失性半导体存储器件的结构的框图。
图44是表示实施方式17的初始化顺序的流程图。
图45是表示实施方式18的初始化顺序的流程图。
图46是表示实施方式19的初始化顺序的流程图。
图47是表示实施方式20的初始化顺序的流程图。
图48是表示本发明的实施方式21的非易失性半导体存储器件的结构的框图。
图49是表示本发明的实施方式21的写入顺序的流程图。
具体实施例方式
下面，参照
本发明的实施方式。在以下各实施方式的说明中，对于与说明过一次的构成要素具有相同功能的构成要素标以相同的附图标记，省略其说明。
《实施方式1》(非易失性半导体存储器件100的结构)图1是表示本发明的实施方式1的非易失性半导体存储器件100的结构的框图。如图1所示，非易失性半导体存储器件100包括存储器单元晶体管阵列1、行译码器2、读出放大器3、输出数据锁存器4、输出数据切换电路5、输入数据锁存器6、检验电路7、写入数据锁存器8、写入电路9、控制电路12、扇区单元判断电平存储电路13、判断电平控制电路14、以及电压控制电路15。非易失性半导体存储器件100根据从外部输入的指令(控制信号)来进行数据的写入动作和读出动作。
存储器单元晶体管阵列1的多个存储器单元配置成阵列状。各存储器单元由阈值电压电平(Vt电平)根据存储在单一的电荷存储部位的电荷量而产生变化的晶体管构成。该存储器单元存储有对应于阈值电压的数据。该存储器单元(晶体管)在单一的电荷存储部位有3个以上的Vt电平的分布。图2是表示存储有数据时的Vt电平分布的变迁状态。在图2中，横轴表示Vt电平。在本实施方式中，使用第1分布～第3分布的Vt电平中的连续的两个分布来存储数据。具体而言，使两个连续的Vt分布中的高位分布侧始终分配数据“0”，低位分布侧分配数据“1”。即，各存储器单元发挥2值存储器的功能。例如，在图2的变迁状态(1)中，第1分布和第2分布用于存储数据，第3分布和第4分布未用于存储数据。在第1分布和第2分布用于存储数据的情况下，作为数据的读出对象的存储器单元的输出电位被与Readl判断电平(参照图2)比较来检测数据是“0”还是“1”。
行译码器2，选择任意的存储器单元行。
读出放大器3，对所选择的存储器单元的输出电位、和成为数据的判断基准的电位(读出判断电平)进行比较，来检测数据是“0”还是“1”。
输出数据锁存器4，锁存读出放大器3的输出数据。
输出数据切换电路5，选择性地切换将输出数据锁存器4的输出向通向外部的输出Dout输出，还是将其反馈到检验电路7。
输入数据锁存器6，锁存来自外部的输入数据Din。
检验电路7，比较从输入数据锁存器6输出的数据、和从输出数据切换电路5输出的数据，输出表示是否存在差别的比较结果信号。而且，检验电路7，对数据“1”和数据“0”的任一个与输出数据切换电路5所输出的数据进行比较，输出表示是否存在差别的比较结果信号。在此，将基于数据“1”的比较都称为“1”判断，将基于数据“0”的比较都称为“0”判断。
写入数据锁存器8，锁存所输入的写入数据。
写入电路9，根据写入数据锁存器8的输出数据内容，在存储器单元晶体管阵列1的任意位进行写入。
控制电路12，包括编程顺序控制电路10和通电顺序控制电路11，控制例如在读出时、指定各扇区单元的读出判断电平信息(后述)等在非易失性存储器件100中的写入、读出的动作。
编程顺序控制电路10，控制在非易失性存储器件100中的写入动作。
通电顺序控制电路11，指定接通电源时的读出判断电平。
扇区单元判断电平存储电路13，存储在通电顺序控制电路11所指定的读出判断电平信息。
判断电平控制电路14，接收扇区单元判断电平存储电路13的输出信息，将读出判断电平设定在电压控制电路15中。
电压控制电路15，根据判断电平控制电路14的输出，对存储器单元晶体管阵列1内的任意扇区的存储器单元行的电压进行控制。
(非易失性半导体存储器件100的动作)在上述非易失性半导体存储器件100中，进行如图3的流程图所示的处理，对重写对象的扇区中的、存储在存储器单元上的数据进行重写。将图3所示的步骤S100～S103称为预编程部分，将步骤S104～S107称为数据编程部分。
首先，说明在预编程部分(S100～S103)中的电路动作。
(步骤S100)如图2的变迁状态(1)所示，在开始重写之前的状态，在存储器单元晶体管阵列1中，第1分布为数据“1”，第2分布为数据“0”。在该状态下，扇区单元判断电平存储电路13存储表示Read1判断电平的信息。
(步骤S101)首先，使作为重写对象的存储器单元暂时变成第2分布状态。
此时，将判断写入状态的写入判断电平设置为PPV电平(后述)，因此从编程顺序控制电路10对判断电平控制电路14送出表示编程检验的信号(输出信息)。判断电平控制电路14将电压控制电路15的输出电压控制成比扇区单元判断电平存储电路13所存储的读出判断电平(Read1判断电平)稍高的电平、即PPV电平。由此，电压控制电路15的输出电压从Read1判断电平上升到PPV电平。电压控制电路15的输出电压，通过行译码器2而被施加到与存储器单元晶体管阵列1的作为重写对象的存储器单元连接的字线。
然后，激活信号被从控制电路12送到读出放大器3和输出数据锁存器4。由此，读出放大器3被激活，字线被激活的存储器单元的数据被读出。并且，在确定了读出放大器3的输出数据的时刻，输出数据锁存器4对数据进行锁存。输出数据锁存器4所锁存的数据通过输出数据切换电路5而被送到检验电路7。
然后，根据来自控制电路12的命令，将由检验电路7进行比较的数据设定为用于全“0”判断的数据。由此，在检验电路7中，对数据“0”和从输出数据切换电路5所反馈的输出数据锁存器4的输出数据进行比较，输出比较结果信号。当比较结果一致时，TRUE信号被从检验电路7送到编程顺序控制电路10。
(步骤S102)在该步骤中，编程顺序控制电路10接收来自检验电路7的比较结果信号来确定下面的动作。即，在来自检验电路7的比较结果信号为TRUE信号时，转到数据编程部(步骤S104～S107)的处理，当比较结果信号为表示不一致的FALSE信号时，进行步骤S103的处理。
(步骤S103)在该步骤中，对存储有数据“1”的存储器单元写入数据“0”(参照图2的变迁状态(2))。即，数据“0”被送到写入数据锁存器8而被锁存，被锁存的数据设定在写入电路9中。由此，写入电路9对所选择的存储器单元实施一定时间的写入。当数据的写入结束时，转到步骤S101的处理。如此，对扇区内的所有数据实施步骤S101～S103的处理，使扇区内的所有存储器单元从低位的阈值电源分布状态暂时移动到高位的阈值电压分布状态(参照图2的变迁状态(3))。如上所述，在以下的说明中，将使阈值电平移动的写入称为预编程。
然后，说明在数据编程部分(步骤S104～S107)的电路动作。
(步骤S104)在预编程部分的处理结束、处理转到数据编程部分时，作为重写对象的扇区内的存储器单元成为第2分布的状态。
在该时刻，读出判断电平为Read1判断电平，所以第2分布的状态表示数据“0”。在该步骤，首先将第2分布的状态的含义改变为数据“1”。具体而言，用来自控制电路12的信号，将扇区单元判断电平存储电路13所存储的读出判断电平信息改变为表示Read2判断电平的信息。
然后，从编程顺序控制电路10向判断电平控制电路14送出表示编程检验的信号。判断电平控制电路14对于第2分布电平存在极限，因此将电压控制电路15的输出电压设置成比读出数据时的判断电平(Read2判断电平)稍高的电平、即PV判断电平。由此，电压控制电路15的输出电压从Read2判断电平上升到PV电平。PV判断电平是在编程检验时用于判断写入状态的电压电平。电压控制电路15的输出电压通过行译码器2被施加到与存储器单元晶体管阵列1的作为重写对象的存储器单元相连接的字线。
然后，激活信号从控制电路12被送到读出放大器3和输出数据锁存器4。由此，读出放大器3被激活，字线被激活的存储器单元的数据被读出。并且，在确定了读出放大器3的输出数据的时刻，输出数据锁存器4对数据进行锁存。输出数据锁存器4所锁存的数据通过输出数据切换电路5而被送到检验电路7。
检验电路7根据来自控制电路12的命令，对由输入数据锁存器6所锁存的输入数据Din、和从输出数据切换电路5所反馈的输出数据锁存器4的输出数据进行比较。当比较结果一致时，TRUE信号从检验电路7被送到编程顺序控制电路10。
(步骤S105)在该步骤中，编程顺序控制电路10接收来自检验电路7的比较结果信号来确定下面的动作。即，在来自检验电路7的比较结果信号为TRUE信号时，转到步骤S107结束处理。此外，当比较结果信号为表示不一致的FALSE信号时，移至步骤S106的处理。
(步骤S106)在该步骤中，对表示检验电路7中的比较结果不一致的存储器单元写入数据“0”。即，数据“0”被送到写入数据锁存器8而被锁存，被锁存的数据被设定在写入电路9中。由此，写入电路9对所选择的存储器单元实施一定时间的写入(参照图2的变迁状态(4))。
当1个数据的写入结束时，移至步骤S104的处理，反复实施上述一系列动作(步骤S104～S106)直到所有的输入数据Din的写入完成。
如上所述，在本实施方式中，使用在单一的电荷存储位置有3个以上的Vt电平的分布的存储器单元。对连续的两个Vt电平分布分配数据“0”和数据“1”。并且，在重写数据时，将第1分布状态或第2分布状态暂时变成第2分布状态后(即，将用于存储的Vt电平分布向一个方向移动后)，重写数据(参照图2的变迁状态(5))。因此，根据本实施方式，在重写数据时，不需要在以往的非易失性存储器件中所进行的擦除动作，大幅度缩短了重写时间。
《实施方式2》实施方式1的非易失性半导体存储器件100，也可以如图4的流程图那样进行控制。其写入顺序的特征在于，根据要写入的信息从第1分布状态、或第2分布状态直接移动到第2分布状态或第3分布状态(使Vt分布变迁)。
下面，说明图4的流程图中的各步骤的处理。将步骤S200～S203称为数据编程部分，将步骤S204～S207称为“0”数据编程部分。
首先，说明在数据编程部分(S200～S203)的动作。
(步骤S200)如图5的变迁状态(1)所示，在开始重写之前的状态，在存储器单元晶体管阵列1中，第1分布为数据“1”，第2分布为数据“0”。
(步骤S201)在该步骤，首先，将第2分布状态改为表示数据“1”。具体而言，用来自控制电路12的信号，将扇区单元判断电平存储电路13所存储的读出判断电平信息改变为表示Read2判断电平的信息。
然后，从编程顺序控制电路10向判断电平控制电路14送出表示编程检验的信号。判断电平控制电路14相对第2分布电平存在极限，因此将电压控制电路15的输出电压设置成比读出数据时的判断电平(Read2判断电平)稍高的电平、即PV判断电平。由此，电压控制电路15的输出电压从Read2判断电平上升到PV电平。PV判断电平是在编程检验时用于判断分布状态的电压电平。电压控制电路15的输出电压，通过行译码器2被施加到与存储器单元晶体管阵列1的作为重写对象的存储器单元相连接的字线。
然后，激活信号从控制电路12被送到读出放大器3和输出数据锁存器4。由此，读出放大器3被激活，字线被激活的存储器单元的数据被读出。并且，在确定了读出放大器3的输出数据的时刻，输出数据锁存器4对数据进行锁存。输出数据锁存器4所锁存的数据通过输出数据切换电路5而被送到检验电路7。
然后，检验电路7根据来自控制电路12的命令，对由输入数据锁存器6所锁存的输入数据Din、和从输出数据切换电路5所反馈的输出数据锁存器4的输出数据进行比较。当比较结果一致时，TRUE信号从检验电路7被送到编程顺序控制电路10。
(步骤S202)在该步骤中，编程顺序控制电路10接收来自检验电路7的比较结果信号而确定下面的动作。即，在来自检验电路7的比较结果信号为TRUE信号时，转到步骤S204的处理。当比较结果信号为表示不一致的FALSE信号时，移至步骤S203的处理。
(步骤S203)在该步骤中，对表示检验电路7中的比较结果不一致的存储器单元写入数据“0”。即，数据“0”被送到写入数据锁存器8而被锁存，被锁存的数据设定在写入电路9中。由此，写入电路9对所选择的存储器单元实施一定时间的写入(参照图5的变迁状态(2))。此时的读出判断电平为PV电平。
数据的写入结束时，处理移至步骤S201。如此，对扇区内的所有数据实施步骤S201～S203的处理。
(步骤S204)在该步骤，使第1分布状态的存储器单位变成第2分布状态。
此时，将读出判断电平设置为PV2电平，所以从编程顺序控制电路10对判断电平控制电路14送出表示编程检验的信号(输出信息)。判断电平控制电路14将电压控制电路15的输出电压控制成比扇区单元判断电平存储电路13所存储的读出判断电平(Read1判断电平)稍高的电平、即PV2电平。由此，电压控制电路15的输出电压从Read1判断电平上升到PV2电平(参照图5的变迁状态(3))。电压控制电路15的输出电压通过行译码器2而被施加到与存储器单元晶体管阵列1的作为重写对象的存储器单元连接的字线。
然后，激活信号从控制电路12被送到读出放大器3和输出数据锁存器4。由此，读出放大器3被激活，字线被激活的存储器单元的数据被读出。并且，在确定了读出放大器3的输出数据的时刻，输出数据锁存器4对数据进行锁存。输出数据锁存器4所锁存的数据通过输出数据切换电路5而被送到检验电路7。
然后，根据来自控制电路12的命令，将由检验电路7进行比较的数据设定为全“0”判断用的数据。由此，在检验电路7中，对数据“0”和从输出数据切换电路5所反馈的输出数据锁存器4的输出数据进行比较，输出比较结果信号。当比较结果一致时，TRUE信号从检验电路7被送到编程顺序控制电路10。
(步骤S205)在该步骤中，编程顺序控制电路10接收来自检验电路7的比较结果信号而确定下面的动作。即，在来自检验电路7的比较结果信号为TRUE信号时，转到步骤S207结束动作。当比较结果信号为表示不一致的FALSE信号时，移至步骤S206的处理。
(步骤S206)在该步骤中，对表示在检验电路7的比较结果不一致的存储器单元写入数据“0”。即，数据“0”被送到写入数据锁存器8而被锁存，被锁存的数据设定到写入电路9。由此，写入电路9对所选择的存储器单元实施一定时间的写入。
当1个数据的写入结束时，移至步骤S204的处理，反复实施上述一系列动作(步骤S204～S206)直到所有的输入数据Din的写入完成。
如上所述，在本实施方式中，通过根据写入信息从使用第1分布和第2分布的状态直接移到使用第2分布和第3分布的状态来进行存储信息的重写。因此，根据本实施方式，在重写数据时，不需要在以往的非易失性存储器件中所进行的擦除动作，大幅度缩短了重写时间。
《实施方式3》实施方式1的非易失性半导体存储器件100，也可以如图6的流程图那样进行控制。其写入顺序的特征在于，根据写入的信息从使用第n个以下的Vt分布的状态扩展变迁所使用的分布状态直到第n+1个Vt分布。
下面，说明图6的流程图中的各步骤的处理。
(步骤S300)在开始重写之前的状态下，第1分布和第2分布用于存储信息。如图7的变迁状态(1)所示，在该情况下，在存储器单元晶体管阵列1中，第1分布为数据“1”，第2分布为数据“0”。
(步骤S301)在该步骤，首先，将第2分布状态的含义改为数据“1”。具体而言，用来自控制电路12的信号，将扇区单元判断电平存储电路13所存储的读出判断电平信息改变为表示Read2判断电平的信息。
然后，从编程顺序控制电路10向判断电平控制电路14送出表示编程检验的信号。判断电平控制电路14相对第2分布电平存在极限，因此将电压控制电路15的输出电压设置成比读出数据时的判断电平(Read2判断电平)稍高的电平、即PV判断电平。由此，电压控制电路15的输出电压从Read2判断电平上升到PV电平。电压控制电路15的输出电压通过行译码器2被施加到与存储器单元晶体管阵列1的作为重写对象的存储器单元连接的字线。
然后，激活信号从控制电路12被送到读出放大器3和输出数据锁存器4。由此，读出放大器3被激活，字线被激活的存储器单元的数据被读出。并且，在确定了读出放大器3的输出数据的时刻，输出数据锁存器4对数据进行锁存。输出数据锁存器4所锁存的数据通过输出数据切换电路5而被送到检验电路7。
然后，检验电路7根据来自控制电路12的命令，对由输入数据锁存器6所锁存的输入数据Din、和从输出数据切换电路5所反馈的输出数据锁存器4的输出数据进行比较。当比较结果一致时，TRUE信号从检验电路7被送到编程顺序控制电路10。
(步骤S302)在该步骤中，编程顺序控制电路10接收来自检验电路7的比较结果信号来确定下一动作。即，在来自检验电路7的比较结果信号为TRUE信号时，转到步骤S304结束处理。当比较结果信号为表示不一致的FALSE信号时，移至步骤S303的处理。
(步骤303)在该步骤中，对表示在检验电路7的比较结果不一致的存储器单元写入数据“0”。即，数据“0”被送到写入数据锁存器8而被锁存，被锁存的数据设定在写入电路9中。由此，写入电路9对所选择的存储器单元实施一定时间的写入(参照图7的变迁状态(2))。此时的读出判断电平为PV电平。
数据的写入结束时，处理移至步骤S301。如此，对扇区内的所有数据实施步骤S301～S303的处理。
如上所述，在本实施方式中，根据写入信息，从使用第n个以下的Vt分布扩展到第n+1个。因此，在本实施方式中，仍然是在重写数据时，不需要在以往的非易失性存储器件中所进行的擦除动作，大幅度缩短了重写时间。
《实施方式4》在上述实施方式1～3的非易失性半导体存储器件中，只要不判断用于信息存储的Vt分布，就无法确定读出判断电平，不能进行正确的读出。为此，在非易失性半导体存储器件100中，在接通电源后，需要根据存储器单元晶体管阵列1所使用的Vt分布来对读出判断电平进行初始化。
本发明的实施方式4的非易失性半导体存储器件400，与用户所使用的存储器单元晶体管阵列1区别设置非易失性存储器区域，在上述非易失性存储器区域(以下，称为使用分布位置存储区域)预先存储表示在存储器单元晶体管阵列1所使用的阈值电压分布位置的信息(使用分布位置信息)，在接通电源后马上从上述使用分布位置存储区域读出使用分布位置，设定用户数据存储区域的读出判断电平。
图8是表示非易失性半导体存储器件400的结构的框图。如图8所示，非易失性半导体存储器件400相对于非易失性半导体存储器件100增加了与各扇区对应的使用分布位置存储区域16。
使用分布位置存储区域16，具有与构成存储器单元晶体管阵列1的存储器单元相同种类的存储器单元。使用分布位置存储区域16存储在对应的扇区中的存储器单元所使用的Vt分布的位置。为了使用分布位置存储区域16存储信息而使用的Vt分布是被固定地确定的两个Vt分布。
在上述非易失性半导体存储器件400中，进行图9的流程图所示的处理，设定读出判断电平。
(步骤S400)接通非易失性半导体存储器件400的电源。
(步骤S401)通电顺序电路11对存储于扇区单元判断电平存储电路13的读出判断电平信息进行初始化，使其能够检测在使用分布位置存储区域16中所存储的数据。
(步骤S402)然后，用读出放大器3进行在使用分布位置存储区域16中所存储的使用分布位置信息的读出。输出数据锁存器4锁存读出放大器3输出的使用分布位置信息。
(步骤S403)通电顺序电路11，将与由输出数据锁存器4所锁存的使用分布位置信息对应的读出判断电平信息，通过输出数据切换电路5传输到扇区单元判断电平存储电路13。扇区单元判断电平存储电路13存储传输来的读出判断电平信息。
(步骤S404)然后，判断电平控制电路14控制电压控制电路15的输出电压为扇区单元判断电平存储电路13所存储的读出判断电平。
(步骤S405)最后，当到达步骤S405时读出判断电平设定完成。
如上所述，根据本实施方式，在接通电源后，可适当设定对存储器单元晶体管阵列1的读出判断电平。因此，即便使在信息存储中使用的Vt分布移动，也可以正确读出。
《实施方式5》说明关于读出判断电平的初始化的其他实施方式。
图10是表示非易失性半导体存储器件500的结构的框图。如图10所示，非易失性半导体存储器件500相对于非易失性半导体存储器件100增加了对应于各扇区的监控位17。
监控位17，具有与构成存储器单元晶体管阵列1的存储器单元相同种类的存储器单元。监控位17使用与在对应的扇区中的存储器单元相同的Vt分布，始终存储数据“0”。图11是表示在存储器单元晶体管阵列1中为存储2值数据而使用的阈值电压分布位置和监控位的写入位置之间关系的图。第2分布作为数据“0”而使用时和第3分布作为数据“0”而使用时，将监控位17的写入位置分别用黑点表示。
非易失性半导体存储器件500的特征在于，在接通电源后马上使用监控位17，指定用于存储数据“0”的阈值电压分布位置，设定用户数据存储区域的读出判断电平。具体而言，在非易失性半导体存储器件500中，进行图12的流程图所示的处理，设定读出判断电平。
(步骤S500)接通非易失性半导体存储器件500的电源。
(步骤S501)为了判断监控位17的读出判断电平而使该读出判断电平从最大电平起逐渐变化，通电顺序控制电路11，向判断电平控制电路14送出信号，使得监控位17的读出判断电平成为最大电平。判断电平控制电路14，将电压控制电路15的输出电压控制为最大电平的读出判断电平(参照图11中的Read3判断电平)。
(步骤S502)然后，用读出放大器3进行监控位17的读出。输出数据锁存器4锁存读出放大器3所输出的使用分布位置信息。输出数据锁存器4所锁存的输出数据通过输出数据切换电路5而被送到检验电路7。
通电顺序控制电路11将检验电路7中的比较对象数据预先设定为数据“0”。
检验电路7比较数据“0”和输出数据锁存器4的输出数据，将比较结果输出到通电顺序控制电路11。
(步骤S503)在基于检验电路7的比较结果为数据“0”和输出数据锁存器4的输出数据一致时，移至步骤S505的处理。此外，当结果为不一致时，移至步骤S504的处理。
(步骤S504)通电顺序控制电路11将读出判断电平设定为一个较低的电平(例如，图11中的从Read3判断电平到Read2判断电平)。然后，移至步骤S502的处理。
(步骤S505)在该步骤设定读出判断电平。
通电顺序控制电路11控制判断电平控制电路14，使得与现在的读出判断电平对应的读出判断电平信息存储于扇区单元判断电平存储电路13。由此，读出判断电平设定完成。
如上所述，根据本实施方式，也可以在接通电源后，适当设定对存储器单元晶体管阵列1的读出判断电平。因此，即便使在信息存储中使用的Vt分布移动，也可以正确读出。
《实施方式6》
图13是表示本发明的实施方式6的非易失性半导体存储器件600的结构的框图。如图13所示，非易失性半导体存储器件600取代非易失性半导体存储器件100中的编程顺序控制电路10而设有编程顺序控制电路30，还增加了输入数据切换电路20和数据反转切换电路21。
输入数据切换电路20，按照编程顺序控制电路30的控制切换是否将输入数据锁存器6的数据和数据“0”中的某一个数据向检验电路7输出。
数据反转切换电路21，按照编程顺序控制电路30的控制，直接将读出放大器3的输出数据或将读出放大器3的输出数据反转后输出到输出数据锁存器4。
编程顺序控制电路30，控制非易失性半导体存储器件600中的写入动作。
在非易失性半导体存储器件600中，对第1分布～第4分布这4个阈值电压分布交替地分配数据“0”和数据“1”。例如，在图14的变迁状态(1)，第1分布表示数据“1”，第2分布表示数据“2”。
变迁状态(1)下的读出，在扇区单元判断电平存储电路13中设定表示Read1判断电平的信息作为读出判断电平信息。数据反转切换电路21，按照编程顺序控制电路30，设定为直接输出读出放大器3的输出数据的模式。由此，借助读出放大器3，第1分布状态的数据作为数据“1”被读出，第2分布状态的数据作为数据“0”被读出。由读出放大器3所读出的输出数据通过数据反转切换电路21被数据锁存器4锁存。其后，由输出数据锁存器4所锁存的数据通过输出数据切换电路5被输出到输出Dout。
数据的写入是通过图15的流程图所示的处理实施的。如图15所示，写入动作由使随机数据暂时变成一定状态的预编程、和数据编程这2阶段构成。下面说明各步骤的动作。
(步骤S601)如图14的变迁状态(2)所示，编程顺序控制电路30在预编程时通过判断电平控制电路14将写入检验电平(具体而言为电压控制电路15的控制电压)设定为PV1判断电平。PV1判断电平是用于在编程检验时判断分布状态的电压电平。编程顺序控制电路30还使数据锁存器8锁存数据“0”。
另一方面，输入数据切换电路20将数据“0”输入到检验电路7。检验电路7，比较数据“0”和输出数据切换电路5的输出数据，检验输出数据切换电路5的输出数据是否是数据“1”。
(步骤S602)当来自检验电路7的比较结果信号为FALSE信号时，移至步骤S603的处理。此外，当比较结果信号为TRUE信号时，移至步骤S604的处理。
(步骤S603)写入电路9写入数据“0”(预编程)。
如上所述，通过反复进行步骤S601～S603的动作，扇区内的所有存储器单元都成为第2分布状态。
将数据暂时设成第2分布状态后，进行步骤S604～S606的数据写入(数据编程)。
(步骤S604)如图14的变迁状态(3)所示，编程顺序控制电路30在预编程时将电压控制电路15的控制电压设定为PV2。编程顺序控制电路30将数据反转切换电路21设定为将数据反转后输出的模式。由此，第2分布表示数据“0”，第3分布表示数据“1”。
输入数据切换电路20，按照编程顺序控制电路30进行切换，以将输入数据锁存器6的输出数据输出到检验电路7。由此，检验电路7进行输入数据锁存器6的输出数据和输出数据切换电路5的输出数据的检验。
(步骤S605)当来自检验电路7的比较结果信号为FALSE信号时，移至步骤S606的处理。此外，当比较结果信号为TRUE信号时，结束处理。
(步骤S606)要写入由检验动作检测出的数据“1”的存储器单元在被写入数据锁存器8锁存数据“1”后由写入电路9进行写入动作。
在读出如上述那样地被写入的数据时，将存储于扇区单元判断电平存储电路13的读出电平信息从表示Read1判断电平的信息改变成表示Read2判断电平的信息。数据反转切换电路21，按照编程顺序控制电路30，被设定为将数据反转后输出的模式。
在下次写入时，使第3分布对应数据“1”、第4分布对应数据“0”来存储数据。在该情况下，数据反转切换电路21按照编程顺序控制电路30被设定为直接输出读出放大器3数据的模式。读出判断电平设定为Read3判断电平(参照图11)。
如上所述，根据本实施方式，如实施方式4的非易失性半导体存储器件400那样，不需要特别注意使数据“0”等与哪个Vt分布对应，就能进行读出动作和检验动作。因此，不需要使用分布位置存储区域16和监控位17，容易进行写入动作的控制，并且能使非易失性半导体存储器件面积变小。
《实施方式7》图16是表示本发明的实施方式7的非易失性半导体存储器件700的结构的框图。如图16所示，非易失性半导体存储器件700是在非易失性半导体存储器件600中增加通电顺序控制电路31而构成的。
通电顺序控制电路31确定接通电源时的读出判断电平。具体而言，通电顺序控制电路31进行如图17的流程图所示的控制。下面，说明各步骤的动作。
(步骤S701)当检测到接通电源时，通电顺序控制电路31控制判断电平控制电路14，将读出判断电平设定为Read2判断电平。通电顺序控制电路31将数据反转切换电路21设定为正转模式。
(步骤S702)然后，通电顺序控制电路31通过控制检验电路7使其进行检验动作，由此尝试能否从存储器单元晶体管阵列1中读出数据“1”。
(步骤S703)进行检验结果的PASS/FALL判断，当不能从存储器单元晶体管阵列1中读出数据“1”时，移至步骤S704的处理。当能读出数据“1”时，移至步骤S705的处理。
(步骤S704)将读出判断电平重新设定为提高了1级的读出判断电平(例如，若现在的读出判断电平为Read2判断电平，则设定为Read3判断电平)。然后，移至步骤S702的处理。
(步骤S705)关于读出判断电平，将表示降低了1级的读出判断电平(例如，若现在的读出判断电平为Read2判断电平，则设定为Read1判断电平)的读出判断电平信息传输并存储到扇区单元判断电平存储电路13。
根据上述的非易失性半导体存储器件700，在接通电源后自动设定读出判断电平，因此不需要选择读出电平的工夫。因此提高了用户的便利性。
《实施方式8》对能由非易失性半导体存储器件600等进一步实现写入动作的高速化的例子进行说明。
图18是表示本发明的实施方式8的非易失性半导体存储器件800的结构的框图。非易失性半导体存储器件800省略了实施方式6的非易失性半导体存储器件600的扇区单元判断电平存储电路13，并取代输出数据锁存器4而设有数据锁存器23。
数据锁存器23，仅锁存根据从数据反转切换电路21输出的数据中的读出判断电平所选择的数据，当暂时锁存时，保存数据直到下次检验时为止。
在非易失性半导体存储器件800中，对第1分布～第4分布这4个阈值电压分布交替地分配数据“0”和数据“1”。例如，在图19的变迁状态(1)，第1分布表示数据“1”，第2分布表示数据“2”。
变迁状态(1)下的读出，用Read1判断电平、Read2判断电平、Read3判断电平、Read4判断电平这些多个电平作为读出判断电平，由放大器3从存储器单元晶体管阵列1多次读出数据。所读出的数据被输出数据锁存器23锁存，第1分布的数据作为数据“1”被输出，第2分布的数据作为数据“0”被输出。
在非易失性半导体存储器件800中，通过编程顺序控制电路32控制图20所示的流程来进行数据的写入。
首先，写入动作如图19所示，先将写入检验电平设定为PV1、PV2、PV3或PV4。作为期待值数据，输入数据锁存器6的数据通过输入数据切换电路20而被输入到检验电路7。
(步骤S801)通过编程顺序控制电路32控制检验电路7，检验电路7用多个检验电平进行检验动作，进行从第1分布状态(数据“1”)变化到数据“0”的存储器单元、和从第2分布状态(数据“0”)变化到数据“1”的存储器单元的检验。
(步骤S802)当来自检验电路7的比较结果信号为FALSE信号时，移至步骤S803的处理。此外，当比较结果信号为TRUE信号时，结束处理。
(步骤S803)在该步骤中，要向数据发生变化的存储器单元写入的数据被写入数据锁存器8锁存，由写入电路9写入。
通过进行上述的步骤S801～S803的处理，数据发生变化的第1阈值分布的数据“1”被编程为第2阈值分布的数据“0”，第2阈值分布的数据“0”被编程为第3阈值分布的数据“1”。
根据上述那样的本实施方式，由于不需要进行无变化的存储器单元的写入，因此写入位数减少了。因此，可由非易失性半导体存储器件600等进一步实现写入动作的高速化。
《实施方式9》图21是表示本发明的实施方式9的非易失性半导体存储器件900的结构的框图。如图21所示，非易失性半导体存储器件900相对于非易失性半导体存储器件800增加了数据压缩顺序控制电路33，且取代扇区单元判断电平存储电路13而设有扇区专用的判断电平/分布压缩标记存储电路22。该非易失性半导体存储器件900具有使用多个读出判断电平来进行读出的模式(多电平读出模式)、用1个读出判断电平进行读出的模式(1电平读出模式)。为能从外部检测出在后台(background)下的压缩执行状态(后述)而保存后台执行标记，将后台执行标记的值输出到未图示的微计算机(图21中记为BG执行标记)。
扇区专用的判断电平/分布压缩标记存储电路22保存分布压缩标记(后述)。扇区专用的判断电平/分布压缩标记存储电路22也保存读出判断电平信息。
在本实施方式中，输出数据锁存器23具有以下两种模式在用多个读出判断电平进行读出的情况下，输出数据锁存器23仅锁存根据读出电平从由数据反转切换电路21所输出的数据中选择出的数据，一旦锁存就保存锁存直到下次检验时为止的模式；在由一个电平进行读出的情况下，保存来自数据反转切换电路21的数据直到下次检验时为止的模式。
数据压缩顺序控制电路33，减少(压缩)所使用的阈值电压分布数，使得从为存储数据而使用3个以上的阈值电压分布的状态到用2个阈值电压存储信息的状态。由数据压缩顺序控制电路33进行的上述压缩，在数据重写结束后，在未执行操作的状态(即后台)时实施。保存于扇区专用的判断电平/分布压缩标记存储电路22的分布压缩标记，是表示是否进行了阈值电压分布数的压缩的标记。分布压缩标记为数据“0”时，表示压缩完成，为数据“1”时，表示压缩未完成。为了便于说明，对于各标记的值，也将数据“1”称为“L”(低电平)，并将数据“0”称为“H”(高电平)。
下面，使用图22、23详细说明非易失性半导体存储器件900的动作。
图22是表示在非易失性半导体存储器件900中在后台进行压缩动作时的阈值电压分布的变迁状态的图。图23是表示在后台的阈值电压分布数的压缩动作的流程的图。在各步骤的处理由数据压缩顺序控制电路33进行控制。
在图22的变迁状态(1)中，第1分布用于存储数据“1”，第2分布用于存储数据“0”，第3分布用于存储数据“1”，第4分布用于存储数据“0”。
读出动作时，由读出放大器3用Read1判断电平、Read2判断电平、Read3判断电平、Read4判断电平这多个读出判断电平从存储器单元晶体管阵列1读出数据。所读出的数据用输出数据锁存器23锁存，第1分布的数据作为数据“1”输出，第2分布的数据作为数据“0”输出，第3阈值电压分布的数据作为数据“1”输出，第4阈值电压分布的数据作为数据“0”输出。
在后台的数据压缩写入动作中，将位于低位的第1分布的数据“1”、第2阈值电压分布的数据“0”编程为位于高位的第3分布的数据“1”、第4分布的数据“0”(参照图22的变迁状态(2))。
如图23所示，由步骤S901、S902检查当前的写入状态，因此用多电平进行读出动作，通过输出数据锁存器23、输出数据切换电路5和输入数据切换电路20对检验电路7输入期待值数据。其后，在步骤S903写入检验电平被设定为PV2电平，进行检验动作，检查位于第1分布的数据“1”。由检验动作检测出的数据“1”被写入数据锁存器8锁存。
然后，在步骤S905，根据被写入数据锁存器8所锁存的数据，由写入电路9进行数据“1”的编程。在步骤S904中，反复进行步骤S903，直到编程检验合格为止。
数据“1”的写入合格后，检验电平被设定为PV3电平。其后，由步骤S906、S907、及S908对数据“0”也同样地进行写入。
写入结束后，由步骤S909将扇区专用的判断电平/分布压缩标记存储电路22的分布压缩标记设定为数据“0”(“H”)。由此，输出数据锁存器23设定为1电平读出模式。读出判断电平被设定为Read3判断电平，仅用1个电平进行读出(参照图22的变迁状态(3))。
如上所述，在非易失性半导体存储器件900中，在后台对使用的阈值电压分布数进行压缩，使得从为存储数据而使用3个以上的阈值电压分布的状态到用2个阈值电压分布存储了信息的状态。因此，由于能够减少读出时的读出次数，所以能够提供一种不会有使写入速度变差、消除了读出时的损失的非易失性半导体存储器件。
《实施方式10》图24是表示本发明的实施方式10的非易失性半导体存储器件1000的结构的框图。如图24所示，非易失性半导体存储器件1000相对于非易失性半导体存储器件900增加了通电顺序控制电路34。
通电顺序控制电路34在接通了电源时，判断读出模式的设定、和使用的分布数的压缩是否完成。具体而言，通电顺序控制电路34进行如图25的流程图所示的控制。
接通了电源后，通电顺序控制电路34，在步骤S1001将读出判断电平设定为Read2电平。其后，在步骤S1002进行数据“1”的读出动作。
在步骤S1003，当读出动作被判断为不合格时，由步骤S1004将判断电平移动到Read3电平，反复进行步骤S1002，直到合格为止。
步骤S1003合格了后，由步骤S1005从现在的读出判断电平改变到降低了2级的读出判断电平。
在步骤S1006，进行数据“0”的读出动作，在步骤S1007判断为读出动作合格了时，判断成所使用的分布数的压缩完成。
在步骤S1008，使分布压缩标记为数据“0”(“H”)，使读出模式为1电平读出模式。对扇区专用的判断电平/分布压缩标记存储电路22，设定从现在的读出判断电平提高了1级的读出判断电平。
在步骤S1007中，判断读出动作不合格时，判断为所使用的分布数未被压缩，由步骤S1009，将分布压缩标记设为数据“1”(“L”)，将读出模式设为多电平读出模式。
如上所述，在非易失性半导体存储器件1000中，通过在接通电源时进行从存储器单元晶体管阵列1的读出，能够容易判断后台处理是否结束。即，能够自动选择读出方式，因此不需要选择读出方式的工夫，提高了用户的便利性。
《实施方式11》图26是表示本发明的实施方式11的非易失性半导体存储器件1100的结构的图。如图26所示，非易失性半导体存储器件1100相对于非易失性半导体存储器件1000增加了分布压缩标记区域24，并取代数据压缩顺序控制电路33而设有数据压缩顺序控制电路35、取代通电顺序控制电路34而设有通电顺序控制电路36。
分布压缩标记区域24是与存储器单元晶体管阵列1的存储器单元同样的非易失性存储区域。在分布压缩标记区域24中保存表示阈值电压分布数的压缩是否完成了的分布压缩信息作为分布压缩标记。在本实施方式中，在将分布压缩标记设为数据“0”(“H”)时，表示阈值电压分布数的压缩完成，将分布压缩标记设为数据“1”(“L”)时，表示阈值电压分布数的压缩未完成。分布压缩标记区域24中也写入表示读出判断电平的信息。
数据压缩顺序控制电路35，控制阈值电压分布数的压缩动作。
通电顺序控制电路36，使用保存于扇区专用的判断电平/分布压缩标记存储电路22中的、表示阈值电压分布数是否被压缩的信息和读出判断电平的信息，在接通电源时选择读出方式。
在非易失性半导体存储器件1100中，扇区专用的判断电平/分布压缩标记存储电路22存储从分布压缩标记区域读出的信息作为上述分布压缩标记。
图27是表示阈值电压分布数的压缩动作的流程的图。各步骤的处理由数据压缩顺序控制电路35控制。
数据写入时，与实施方式9的非易失性半导体存储器件900同样地，在后台压缩了阈值电压分布数后，在步骤S1100将扇区专用的判断电平/分布压缩标记存储电路22的读出判断电平和分布压缩标记所表示的信息输入到输入数据切换电路20，生成期待值。在步骤S1101进行检验，直到在步骤S1102的判断合格为止，由步骤S1103对分布压缩标记区域24写入数据。
图28是表示由接通电源时的通电顺序控制电路36进行的控制的流程图。
接通电源后，在步骤S1111，读出判断电平被设定为Read1判断电平后，在步骤S1112，读出写入分布压缩标记区域24的读出判断电平和分布压缩信息，将其保存于扇区专用的判断电平/分布压缩标记存储电路22。
在步骤S1113，检查分布压缩标记，在判断为分布压缩标记设定为数据“1”(“L”)时，移至步骤S1114的处理，将读出模式设定为多电平读出模式，进行其后的读出动作。
在步骤S1113中判断为分布压缩标记设定为数据“0”(“H”)时，移至步骤S1115的处理，将读出模式设定为1电平读出模式，进行其后的读出动作。
根据上述的非易失性半导体存储器件1100，在接通电源时读出保存于分布压缩标记区域24的信息，将读出的信息传输到扇区专用的判断电平/分布压缩标记存储电路22，由此能够容易判断后台处理是否结束。即，能够自动选择读出方式，因此不需要选择读出方式的工夫，提高了用户的便利性。
《实施方式12》图29是表示本发明的实施方式12的非易失性半导体存储器件1200的结构的图。如图29所示，非易失性半导体存储器件1200相对于非易失性半导体存储器件1100增加了备用扇区41和初始化顺序控制电路43，并取代分布压缩标记区域24而设有变迁完成标记区域42，还取代写入电路9而设有写入/擦除电路44。
备用扇区41含有多个与存储器单元晶体管阵列1同样的非易失性存储器单元。备用扇区41转移记录在存储器单元晶体管阵列1中的扇区的数据(数据“0”和“1”)，对存储器单元晶体管阵列1的预定扇区内的数据暂时备份。
变迁完成标记区域42，含有多个与存储器单元晶体管阵列1同样的非易失性存储器单元。变迁完成标记区域42在多次写入数据“0”、“1”后，保存按每扇区的表示Vt分布是否完成了变迁到最大Vt分布电平的信息(变迁完成信息)作为变迁完成标记。在本实施方式中，当变迁完成标记设定为数据“0”(“H”)时，表示达到了最大Vt分布电平，当变迁完成标记为数据“1”(“L”)时，表示尚未到达。变迁完成标记区域42的值通过控制电路12而输出到未图示的微计算机，使得上述微计算机能够检测到存储器单元晶体管阵列1中的各扇区的最大Vt分布电平达到了最大Vt分布电平。
初始化顺序控制电路43控制存储器单元的初始化动作(擦除动作)。具体而言，初始化顺序控制电路43，使用备用扇区41控制存储器内的各电路块，使得不损失地址匹配地收集至少1对数据(数据“0”和数据“1”)，并将其初始化(重写)为最低位的“0”、“1”数据分布。
写入/擦除电路44，根据来自控制电路12的控制信号S1，以扇区单元进行存储器单元的数据擦除和数据的写入。具体而言，数据擦除是通过位线对作为擦除对象扇区的全部存储器单元漏极端施加6V。此时，作为擦除对象扇区的所有存储器单元漏极端成为高阻抗。其结果，写入/擦除电路44与被施加负电压的字线连接、且从通过位线在漏极端施加了6V的作为擦除对象扇区的全部存储器单元的电荷存储位置引出电子来进行擦除，存储器单元的阈值向负方向下降。
下面，说明上述的非易失性半导体存储器件1200的动作。
图30表示在Vt分布变迁完成为最大Vt分布电平的扇区重写(初始化)最低位的Vt值分布的数据时的Vt分布状态的变迁。
存储器单元晶体管阵列1中的某个扇区为使用第1分布、第2分布的随机数据分布状态(参照图30的变迁状态(1))时，仅对数据从“0”变化到“1”、和从“1”变化到“0”进行写入。
当占有最大分布电平(第3分布)时，由控制电路12在变迁完成区域42写入变迁完成信息(该情况下为数据“0”(“H”))(参照图30的变迁状态(2))。然后，在由控制电路12检测出至少一个数据“0”(“H”)时，控制电路12向扇区专用的判断电平/分布压缩标记存储电路22输出数据“0”(“H”)作为变迁完成标记，当检测出所有的数据为数据“1”(“L”)时，控制电路12向扇区专用的判断电平/分布压缩标记存储电路22输出数据“1”(“L”)作为变迁完成标记。控制电路12也向未图示的微计算机输出变迁完成信息。变迁完成标记区域42的读出动作和写入动作，与实施方式11中的存储器单元晶体管阵列1的读出动作和写入动作相同，因此在此省略说明。
然后，如图31所示，未图示的微计算机检查变迁完成标记，若变迁完成标记为数据“1”(“L”)，则所有的扇区未达到最大分布电平，因此上述微计算机不指示初始化动作的执行。若变迁完成标记为数据“0”(“H”)，则对需要初始化的至少一个扇区指示初始化动作的执行。
根据上述微计算机的指示，开始初始化时，依照图31所示的初始化顺序流程，初始化顺序控制电路43控制初始化动作。
首先，读出记录于初始化对象扇区的所有数据“0”、“1”，由输出数据切换电路5将读出数据传输到输入数据切换电路20，输入数据切换电路20通过检验电路7使写入数据锁存器8锁存被传输来的数据。
然后，将被锁存的数据写入备用扇区41。即，将初始化对象的扇区的数据转移到备用扇区41(参照图30的变迁状态(3))。对备用扇区41的写入动作与实施方式11的动作相同，因此在此省略说明。
然后，擦除初始化执行中的对象扇区数据，将所有位数据变成最低位分布电平的数据“1”(参照图30的变迁状态(4))。
在此，具体说明擦除动作。由接收来自上述微计算机的控制信号的控制电路12所控制的判断电平控制电路14，对电压控制电路15进行控制。由此，电压控制电路15输出-5V的负电压，提供给行译码器2。此时，由控制电路12的控制信号S1所控制的行译码器2，通过字线对擦除对象扇区的全部存储器单元栅极端施加-5V的负电压。由控制信号S1所控制的写入/擦除电路44，通过字线对作为擦除对象的扇区的全部存储器单元漏极端施加6V电压。此时，擦除对象扇区的全部存储器单元源极端成为高阻抗。其结果，写入/擦除电路44，与被施加有负电压的字线连接，且进行通过字线对漏极端施加6V的擦除对象扇区的整个存储器单元的擦除，从电荷存储位置吸引电子，存储器单元的阈值向负方向下降。
在该初始化对象扇区的擦除动作(参照图30的变迁状态(4))后，读出记录在备用扇区41的所有的数据“0”、“1”，通过输出数据切换电路5将读出的数据传输到输入数据切换电路20。并且，输入数据切换电路20通过检验电路7使写入数据锁存器8锁存被传输的数据。在此，来自备用扇区41的读出数据的动作与实施方式11的存储器单元晶体管阵列1的读出动作相同，因此在此省略说明。
然后，在对被锁存的数据进行初始化执行中的存储器阵列扇区进行初始化(重写)作为最低位分布的数据“0”、“1”。即，写入/擦除电路44将备用扇区41的数据转移到初始化对象扇区(参照图30的变迁状态(5))。转移结束后，通过与存储器单元晶体管阵列1的扇区擦除相同的动作擦除与转移完成后的扇区对应的变迁完成标记区域42的预定位，复位成数据“1”(“L”)。复位后，擦除备用扇区41(存储有数据“1”的状态)，备于下次初始化动作(参照图30的变迁状态(6))。
然后，如图31所示，再次由未图示的微计算机检查变迁完成标记。由此，反复进行初始化动作，直到变迁完成标记为数据“1”(“L”)为止。
根据上述的非易失性半导体存储器件1200，能够由未图示的微计算机进行扇区的初始化。对于数据“1”、“0”的写入，仅用1次擦除动作即可，因此与每次重写数据“1”、“0”时都需要擦除动作的以往的非易失性半导体存储器件相比，减少了擦除次数，因此存储器单元的可靠性提高，能够提高数据的写入次数。
在本实施方式中，说明的是Vt分布状态数为3个的情况，但即便使用N(N3以上的自然数)个Vt分布状态也能得到同样的效果。
在本实施方式中，在变迁完成标记为数据“0”(“H”)时，对该扇区进行初始化，当然，也可以在变迁完成标记为数据“1”(“L”)时，即，在最高位的数据“1”至“0”的Vt分布占有最大的Vt分布电平之前的Vt分布状态时，进行初始化。
《实施方式13》图32是表示本发明的实施方式13的非易失性半导体存储器件1300的结构的图。如图32所示，非易失性半导体存储器件1300取代非易失性半导体存储器件1200的通电顺序控制电路36而设有后台动作顺序控制电路46。非易失性半导体存储器件130具有表示扇区的初始化动作在后台(BG)下是否为执行中的BG执行标记，向未图示的微计算机输出BG执行标记。由此，未图示的微计算机能够检测到扇区的初始化动作是否正在后台(BG)执行。
利用后台动作顺序控制电路46，BG执行标记在扇区的初始化动作时，由于非易失性半导体存储器件1300为忙状态，所以设置成数据“0”(“H”)。在扇区的初始化动作结束后，设置成数据“1”(“L”)。
下面，说明上述非易失性半导体存储器件1300的动作。
在未从未图示的微计算机输入控制信号时，后台动作顺序控制电路46通过输出数据切换电路5读出保存在变迁完成标记区域42的数据。从变迁完成标记区域42读出数据“0”(“H”)时，至少存在一个变迁完成扇区。在该情况下，输出数据“0”(“H”)作为BG执行标记，依照图33的初始化顺序流程在后台(BG)执行变迁完成扇区的初始化动作。
此时，非易失性半导体存储器件1300使用BG执行标记，将不能接收控制信号这一情况传送到未图示的微计算机。在后台(BG)的扇区初始化动作结束后，为了将完成了接收控制信号的准备这一情况传送到未图示的微计算机，后台动作顺序控制电路46输出数据“1”(“L”)作为BG执行标记。
如上所述，根据实施方式13，得到与实施方式12的非易失性半导体存储器件1200同样的效果，并具有后台动作顺序控制电路46和BG执行标记，由此能够在未输入来自未图示的微计算机控制信号的空闲时间，进行扇区初始化动作，不存在明显的初始化动作。即，可缩短数据写入时的初始化时间，可以提高用户的便利性。
《实施方式14》图34是表示本发明的实施方式14的非易失性半导体存储器件1400的结构的图。如图34所示，非易失性半导体存储器件1400在非易失性半导体存储器件1200中增加了短期保证标记区域45。
短期保证标记区域45由与存储器单元晶体管阵列1同样的非易失性存储器单元构成。
在非易失性半导体存储器件1400中，写入/擦除电路44由从控制电路12输出的控制信号S1控制，选择通常写入(长期保证)模式、及用比通常写入模式短的时间进行的高速写入(短期保证)模式中的任一模式的动作来进行动作。具体而言，写入/擦除电路44在通常写入(长期保证)模式时，将写入数据“1”、“0”时的检验电压设定为PV1(＝4.5V)、PV2(＝7.0V)，在高速写入(短期保证)模式时，将写入数据“1”、“0”时的检验电压设定为PVS1(＝3.3V)、PVS2(＝5.8V)。其中，Read1判断电平(＝3V)、Read2判断电平(＝5.5V)在任一种模式下进行写入时都是恒定的。
在高速写入(短期保证)模式下，通过使Vt容限从长期保证容限(margin)变小至短期保证容限，能够减小写入时的Vt分布移动量，进行比通常写入更高速的写入，但这将牺牲Vt容限，因此数据保存特性变差，作为比通常短的短期保证数据而进行处理。
在短期保证标记区域45，保存有这样的信息，即在通常写入(长期保证)模式和高速写入(短期保证)模式中的任一种状态下表示是否保存有数据的每个扇区单元的信息，并将该信息作为短期保证标记。
如图34所示，控制电路12，由控制信号进行控制，将从短期保证标记区域45读出的标记信息通过输出数据切换电路5取入，以使得未图示的微计算机能够检测到存储器单元晶体管阵列1中的至少一个扇区作为短期保证数据而被写入这一情况，在存在至少1个短期保值扇区的情况下，作为数据“0”(“H”)而输出短期保证标记。
下面，说明上述非易失性半导体装置1400的动作。
图35是表示在通常写入(长期保证)模式下写入时的Vt分布状态变迁、和在高速写入(短期保证)模式下写入时的Vt分布状态变迁的图。
在高速写入(短期保证)模式下的写入动作、和在通常写入(长期保证)模式下的写入动作不同点仅在于在写入数据“1”、“0”时的检验电压PVS1(＝3.3V)、PVS2(＝5.8V)。关于其他写入动作，与实施方式11的非易失性半导体装置1100的动作相同，因此在此省略详细说明。
通过使检验电压降低的高速写入(短期保证)模式，例如在从最低位的数据“1”分布写入数据“1”、“0”的情况下，与如图36(表示存储器单元阈值电压的总计写入时间依赖性的图)所示的、在通常写入(长期保证)模式下实施了写入(约10ms)的情况不同，用约1/10的总计写入时间(约1ms)，完成了阈值电压的变迁。即，提高了约1个数量级的写入速度。
然后，为了能够检测到对在这样的高速写入(短期保证)模式下所写入的扇区写入短期保证数据这一情况，而利用控制电路12，对短期保证标记区域45写入短期保证信息(数据“0”(“H”))。
然后，读出与各扇区对应的短期保证标记区域45的数据。在由控制电路12检测出至少1个数据“0”的情况下，控制电路12输出数据“0”(“H”)作为短期保证标记，在检测出所有都是数据“1”的情况下，输出数据“1”(“L”)作为短期保证标记。短期保证标记区域45的读出动作和写入动作，与第1实施方式的存储器单元晶体管阵列1的读出动作和写入动作相同，因此在此省略说明。
然后，使用图37和图38说明长期保证化动作。图38是表示长期保证化写入顺序流程的图。
未图示的微计算机，检查短期保证标记，若其值为数据“1”(“L”)，则所有的存储器阵列扇区在通常写入(长期保证)模式下写入。因此，不执行长期保证化动作。若短期保证标记为数据“0”(“H”)，则至少存在1个需要长期保证化的扇区，因此对该扇区执行长期保证化写入。
然后，读出记录在长期保证化对象的扇区中的所有数据“1”、“0”，通过输出数据切换电路5将读出的数据传输到输入数据切换电路20。输入数据切换电路20，通过检验电路7使写入数据锁存器8锁存传输来的数据。
然后，写入/擦除电路44，在将写入检验电平设定为PV1、PV2的通常写入(长期保证)模式下，向正在进行长期保证化的扇区写入所锁存的数据(图37的(2)长期保证化写入)。对上述正在进行长期保证化的扇区的写入动作，与实施方式11的动作相同，因此在此省略详细说明。
实施了这一连串的长期保证化写入之后，最后与长期保证化写入对象扇区对应的短期保证标记区域45，通过与存储器单元晶体管阵列1的扇区擦除同样的动作而被擦除，预定的位被复位成数据“1”。
然后，如图38的长期保证化写入顺序流程所示，再次由未图示的微计算机检查短期保证标记，反复进行长期保证化写入动作，直到短期保证标记成为数据“1”(“L”)为止。
如上所述，根据本实施方式，设置短期保证标记区域45、和短期保证标记，还设置减少了检验电压的高速写入(短期保证)模式，由此可以减少写入数据“1”、“0”时的阈值电压的移动量(写入时间)、和检验次数(检验时间)。即，能够进行更高速的数据“1”、“0”的重写。
另外，因为可以进行基于未图示的微计算机的扇区长期保证化动作的控制，所以在高速写入(短期保证)模式下实施了写入后，能够在空闲时间实施长期保证化写入。因此，能够实现明显的高速写入并能够实现长期保证。
在短期保证标记为数据“0”(“H”)、且最大Vt分布电平到达预定电平，变迁完成标记成为数据“0”(“H”)的情况下，能够使初始化动作优先，按照图31所示的初始化顺序流程，利用备用扇区41，不会有损地址匹配地在最低位的分布收集并初始化至少一对数据(数据“0”和数据“1”)，使其成为长期保证数据。由此，能够省略长期保证化写入动作，能够降低功耗。
在本实施方式中，全部都在高速写入(短期保证)模式下进行数据的写入，但在第1次写入数据时，在通常写入(长期保证)模式下进行的，在第2次以后的写入数据时，可以在高速写入(短期保证)模式下实施。
《实施方式15》图39是表示本发明的实施方式15的非易失性半导体存储器件1500的结构的图。如图39所示，非易失性半导体存储器件1500取代非易失性半导体存储器件1400的通电顺序控制电路36而设有后台动作顺序控制电路46。
后台动作顺序控制电路46控制扇区的初始化动作，以使得在指令等待接收时间在后台进行扇区的初始化。
非易失性半导体存储器件1500，具有将表示正在后台(BG)执行扇区的长期保证化写入动作的信息作为BG执行标记进行保存的区域(未图示)，未图示的微计算机能够检测到正在后台(BG)执行扇区的长期保证化写入动作这一情况。在进行扇区的长期保证化写入动作时，非易失性半导体存储器件为忙状态，因此BG执行标记通过后台动作顺序控制电路46而被设置为数据“0”(“H”)。在扇区的长期保证化写入动作结束后，BG执行标记通过后台动作顺序控制电路46而被设置为数据“1”(“L”)。
下面，说明上述非易失性半导体存储器件1500的动作。
在控制信号未从未图示的微计算机输入到控制电路12时，后台动作顺序控制电路46通过输出数据切换电路5读出保存在短期保证标记区域45中的数据。若对短期保证标记区域45写入数据“0”(“H”)，则存在至少1个短期保证扇区。后台动作顺序控制电路46在存在短期保证扇区时，输出数据“0”(“H”)作为BG执行标记。短期保证扇区的长期保证化写入动作依照图40的长期保证写入顺序流程，进行控制使得在后台(BG)执行。此时，后台动作顺序控制电路46通过BG执行标记，向未图示的微计算机传输无法接收控制信号这一情况。
在后台(BG)的扇区长期保证化动作结束后，为将完成了接收控制信号的准备这一情况传送到未图示的微计算机，后台动作顺序控制电路46将数据“1”(“L”)作为BG执行标记输出到上述未图示的微计算机。
如上所述，根据本实施方式，得到与实施方式14的非易失性半导体存储器件1400同样的效果，并设有后台动作顺序控制电路46和BG执行标记，由此能够在未输入来自未图示的微计算机控制信号的空闲时间，进行长期保证化写入动作。因此，不存在明显的长期保证化动作。即，能够缩短数据“1”、“0”的写入时间，能提高用户的便利性。
在向短期保证标记区域写入数据“0”(“H”)、且最大Vt分布电平到达预定电平，存在数据“0”被写入到变迁完成标记区域(“H”)的扇区的情况下，能够使初始化动作优先，按照图33所示的初始化顺序流程，利用备用扇区41，不会有损地址匹配地在最低位的分布收集至少1对数据(数据“0”、和数据“1”)，并使其初始化为长期保证数据。由此，能够省略长期保证化写入动作，能够降低功耗。
《实施方式16》图41是表示本发明的实施方式16的非易失性半导体存储器件1600的结构的图。如图41所示，非易失性半导体存储器件1600相对于非易失性半导体存储器件1200增加了擦除完成标记区域50和擦除完成标记存储电路53。
擦除完成标记电路50是与存储器单元晶体管阵列1同样的非易失性存储器区域。在擦除完成标记区域50作为擦除完成标记保存有对每一扇区表示各扇区是否为擦除完成状态的信息(擦除完成标记信息)作为擦除完成标记。
擦除完成标记存储电路53，具有存储在写入擦除完成标记区域50的擦除完成标记信息的寄存器区域，基于写入地址和擦除完成标记的信息，向控制电路12输出写入禁止信号。
下面，说明上述非易失性半导体存储器件1600的动作。
首先，使用图42的擦除顺序流程对基于擦除指令的擦除进行说明。
首先，由上述微计算机，对要擦除的扇区发出擦除指令。(此时，通常是在要擦除的扇区写入数据“0”、“1”的随机数据的状态)然后，初始化顺序控制电路43，将表示要擦除的扇区为擦除状态这一情况的信息写入擦除完成标记区域50，擦除完成标记成为数据“0”(“H”)的状态。其后，将擦除完成标记区域50的信息(擦除完成标记为数据“0”(“H”)的状态)传输到擦除完成标记存储电路53，完成了擦除。此时，写在要擦除的扇区的“0”、“1”的随机数据没有发生变化，只是擦除完成标记的信息发生变化。
然后，使用图42的写入顺序流程说明写入动作。
首先，由上述微计算机对要写入的扇区发出写入指令。
然后，由初始化顺序控制电路43检查擦除完成标记存储电路53的信息。若要写入的扇区的擦除完成标记为数据“1”(“L”)，则用户的数据已被写入，因此向控制电路12输出写入禁止信号。若要写入的扇区的擦除完成标记为数据“0”(“H”)，则能够写入，擦除了擦除完成标记区域50的信息，使擦除完成标记为数据“1”(“L”)的状态。其后，对要写入的扇区实施“0”、“1”的随机数据写入。并且，向擦除完成标记存储电路53传输擦除完成标记区域50的信息，写入完成。在该情况下的“0”、“1”的随机数据写入与实施方式12相同。
如上所述，根据本实施方式，设有擦除完成标记区域50和擦除完成标记存储电路53，由此根据擦除指令进行擦除时，不使阈值电压分布移动，就能通过建立擦除标记实现擦除状态。因此，与以往的擦除相比，能够减少擦除动作本身所需要的时间，能够很大程度地缩短擦除时间。
《实施方式17》图43是表示本发明的实施方式17的非易失性半导体存储器件1700的结构的图。
如图43所示，非易失性半导体存储器件1700的特征在于，在本发明的实施方式16的非易失性半导体存储器件1600的结构，设有交换信息存储区域51、擦除次数存储区域52、地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55，由此使得能够在初始化时，搜索空闲扇区的擦除次数，将需要初始化的扇区和擦除次数最少的空闲扇区交换，对擦除次数最少的空闲扇区转移“0”、“1”所对应的分布，来实施初始化。
交换信息存储区域51是，在初始化时搜索空闲扇区的擦除次数，将需要初始化的扇区和擦除次数最少的空闲扇区交换时，对每一扇区记录表示是否进行了交换的扇区信息(交换扇区信息)的非易失性存储器区域。
擦除次数存储区域52，能够对每一扇区存储向与数据“1”对应的最低位分布移动的移动次数的非易失性存储器区域。
地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55，具有保存写入擦除完成标记区域50的擦除完成标记信息的寄存器区域、保存写入交换信息存储区域51的擦除完成标记信息的寄存器区域、和保存写入擦除次数存储区域52的擦除次数信息的寄存器区域，具有以下的功能基于每一扇区的交换扇区信息和擦除次数和擦除完成标记等信息，进行扇区地址变换的功能，和基于写入地址和擦除完成标记的信息，向控制电路12输出写入禁止信号的功能。
下面，说明上述非易失性半导体存储器件1700的动作。
首先，使用图44的擦除顺序流程进行说明初始化。初始化开始之前的流程与本发明的实施方式12相同。初始化开始后，检查地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的每一扇区的擦除完成标记，若所有扇区都没有空闲扇区(所有扇区的擦除完成标记为数据“1”(“L”))，则对要擦除的扇区实施初始化。若存在空闲扇区(存在擦除完成标记为数据“0”(“H”)的扇区)，则根据地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除次数信息和擦除完成标记信息，选择擦除完成标记为数据“0”(“H”)且擦除次数最少的扇区作为交换对象扇区。
其后，对交换信息存储区域51写入交换扇区信息，将交换信息存储区域51的交换扇区信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55。并且，基于地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的交换信息存储电路的寄存器信息，变换扇区地址，交换擦除对象扇区。对交换后的扇区转移(初始化)数据“0”、“1”。由此，对原本预定要实施初始化的扇区(交换后的扇区)实施了擦除。对交换信息存储区域51的擦除完成标记区域进行写入，将擦除完成标记作为数据“0”(“H”)，将该信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除完成标记存储电路的寄存器。
其后，无论在进行了通常的初始化的情况下，还是在交换后进行初始化的情况下，都进行擦除次数存储区域52的更新，使擦除次数加1，并将擦除次数信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除次数存储电路的寄存器。这样，初始化结束，其后的流程与本发明的实施方式12相同。
如上所述，根据非易失性半导体存储器件1700，在实施方式16的非易失性半导体存储器件1600的结构，设有交换信息存储区域51、擦除次数存储区域52、地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55，由此使得能够在初始化时，搜索空闲扇区的擦除次数，将需要初始化的扇区和擦除次数最少的空闲扇区交换，对擦除次数最少的空闲扇区转移“0”、“1”所对应的分布，来实施初始化。因此，能够对所有扇区使擦除次数平均化，能够实现可靠性高的非易失性半导体存储器件。
《实施方式18》在存在多个擦除次数最少的空闲扇区时，可如图45的流程图所示那样控制实施方式17的非易失性半导体存储器件1700。
实施方式18的特征在于，在本发明的实施方式17的非易失性半导体存储器件1700中，在存在多个擦除次数最少的空闲扇区时，搜索最高位阈值电压分布的位置，使最高位阈值电压分布的最低的扇区与需要进行初始化的扇区交换。下面，说明其动作。
首先，使用图45的初始化顺序流程说明初始化。初始化开始之前的流程与本发明的实施方式12相同。初始化开始后，检查地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的每一扇区的擦除完成标记，若所有扇区都没有空闲扇区(所有扇区的擦除完成标记为数据“1”(“L”))，则对要擦除的扇区实施初始化。若存在空闲扇区(存在擦除完成标记为数据“0”(“H”)的扇区)，则根据地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除次数信息和擦除完成标记信息，搜索擦除完成标记为数据“0”(“H”)且擦除次数最少的扇区。
其后，存在多个擦除完成标记为数据“0”(“H”)且擦除次数最少的扇区时，搜索擦除次数最小的扇区的阈值电压分布的位置，选择最高位阈值电压分布的最低的扇区作为交换对象扇区。其后，对交换信息存储区域51写入交换扇区信息，将交换信息存储区域51的交换扇区信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55。
然后，基于地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的交换信息存储电路的寄存器信息，变换扇区地址，交换擦除对象扇区。对交换后的扇区转移(初始化)数据“0”、“1”。由此，对原本预定要实施初始化的扇区(交换后的扇区)实施了擦除。对擦除完成标记区域50的擦除完成标记区域进行写入，将擦除完成标记作为数据“0”(“H”)，将该信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除完成标记存储电路的寄存器。
其后，无论在进行了通常的初始化的情况下，还是在交换后进行初始化的情况下，都进行擦除次数存储区域52的更新，使擦除次数加1，并将擦除次数信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除次数存储电路的寄存器。这样，结束了初始化，其后的流程与本发明的实施方式12相同。
如上所述，根据实施方式18，在实施方式17的非易失性半导体存储器件1700中，在存在多个擦除次数最少的空闲扇区时，搜索最高位阈值电压分布的位置，使最高位阈值电压分布的最低的扇区与需要进行初始化的扇区交换。由此，不会增加最高位阈值电压分布达到最大电平之前的重写次数。因此，与实施方式17相比，能够进一步实现用户的便利性的提高。
《实施方式19》也可以如图46的流程图所示那样控制实施方式17的非易失性半导体存储器件1700。在本实施方式中，擦除次数存储区域52有无均可。
本实施方式19的特征在于，对本发明的实施方式17的非易失性半导体存储器件1700，构成交换信息存储区域51和地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55，使得在初始化时，搜索最高位阈值电压分布的位置，交换需要进行初始化的扇区与最高位阈值电压分布的最低的扇区，对最高位阈值电压分布的最低的扇区转移数据，来实施初始化。下面，说明其动作。
首先，使用图46的初始化顺序流程说明初始化。初始化开始之前的流程与本发明的实施方式12相同。初始化开始后，检查地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的每一扇区的擦除完成标记，若所有扇区都没有空闲扇区(所有扇区的擦除完成标记为数据“1”(“L”))，则对要擦除的扇区实施初始化。若存在空闲扇区(存在擦除完成标记为数据“0”(“H”)的扇区)，则利用地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除完成标记信息和阈值电压分布搜索，求出擦除完成标记为数据“0”(“H”)且最高位阈值电压分布的最低的扇区，选择最高位阈值电压分布的最低的扇区作为交换对象扇区。其后，写入交换信息存储区域51的交换扇区信息，将交换信息存储区域51的交换扇区信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的交换信息存储电路的寄存器。
然后，基于地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的交换信息存储电路的寄存器的信息，变换扇区地址，交换擦除对象扇区，对交换后的扇区转移(初始化)数据“0”、“1”。由此，对原本预定要实施初始化的扇区(交换后的扇区)实施了擦除。对擦除完成标记区域50进行写入，将擦除完成标记作为数据“0”(“H”)，将该信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除完成标记存储电路的寄存器。这样，结束了初始化，其后的流程与本发明的实施方式17相同。
如上所述，根据实施方式19，能够在初始化时，搜索最高位阈值电压分布的位置，交换需要进行初始化的扇区与最高位阈值电压分布的最低的扇区，对最高位阈值电压分布的最低的扇区转移数据，来实施初始化。由此，不会增加最高位阈值电压分布达到最大电平之前的重写次数，能够进一步实现用户的便利性的提高。
《实施方式20》也可以如图47的流程图所示那样控制实施方式17的非易失性半导体存储器件1700。
实施方式20的特征在于，在本发明的实施方式19的非易失性半导体存储器件中，在存在多个最高位阈值电压分布的最低的扇区时，搜索擦除次数，使擦除次数最少的扇区与需要进行初始化的扇区交换。下面，说明其动作。
首先，使用图47的初始化顺序流程说明初始化。初始化开始之前的流程与本发明的实施方式17相同。初始化开始后，检查地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的每一扇区的擦除完成标记，若所有扇区都没有空闲扇区(所有扇区的擦除完成标记为数据“1”(“L”))，则对要擦除的扇区实施初始化。若存在空闲扇区(存在擦除完成标记为数据“0”(“H”)的扇区)，则根据地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除完成标记信息和阈值电压分布搜索，求出擦除完成标记为数据“0”(“H”)且最高位阈值电压分布的最低的扇区，在存在多个最高位阈值电压分布的最低的扇区时，根据地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除次数信息，选择擦除次数最少的扇区作为交换对象扇区。
其后，对交换信息存储区域51写入交换扇区信息，将交换信息存储区域51的交换扇区信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55。然后，基于地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的交换信息存储电路的寄存器信息，变换扇区地址，交换擦除对象扇区，对交换后的扇区转移(初始化)数据“0”、“1”。由此，对原本预定要实施初始化的扇区(交换后的扇区)实施了擦除。对擦除完成标记区域50进行写入，将擦除完成标记作为数据“0”，将该信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除完成标记存储电路的寄存器。其后，无论在进行了通常的初始化的情况下，还是在交换后进行初始化的情况下，都进行擦除次数存储区域52的更新，使擦除次数加1，并将擦除次数信息传输到地址变换电路/交换信息存储电路/擦除次数存储电路/擦除完成标记存储电路55的擦除次数存储电路的寄存器。这样，初始化结束，其后的流程与本发明的实施方式17相同。
如上所述，根据实施方式20，在本发明的实施方式19的非易失性半导体存储器件中，在存在多个最高位阈值电压分布的最低的扇区时，搜索擦除次数，使擦除次数最少的扇区与需要进行初始化的扇区交换。由此，与本发明的实施方式19的非易失性半导体存储器件相比，能够对所有扇区使擦除次数平均化，能够实现可靠性高的非易失性半导体存储器件。
《实施方式21》图48是表示本发明的实施方式21的非易失性半导体存储器件2100的结构的图。
如图48所示，该实施方式21的特征在于，对本发明的实施方式16的非易失性半导体存储器件1600，设有数据地址管理表56，能够对在数据地址管理表56所示的区域的数据，将其固定。具体而言，数据地址管理表56由非易失性存储器区域构成。
非易失性半导体存储器件2100，根据擦除完成标记对数据“0”、“1”混在一起的擦除完成扇区进行少数位的写入时，不需要对某地址范围(对该范围的写入数据为“1”的范围)的数据进行写入，因此具有读出写入到数据地址管理表中的地址范围的数据时始终使其为数据“1”的功能，以使得能够高效地进行写入，下面，说明非易失性半导体存储器件2100的动作。
使用图49的写入顺序流程说明写入动作。首先，从未图示的微计算机发出对要写入的扇区进行写入的指令。然后，利用初始化写入控制电路43，检查擦除完成标记存储电路53的信息。若要写入扇区的擦除完成标记为数据“1”，用户的数据被写入，因此擦除完成标记存储电路53向控制电路12输出写入禁止信号。若要写入扇区的擦除完成标记为数据“0”(“H”)，则可进行写入，对擦除完成标记区域50的信息进行擦除，使擦除完成标记为数据“1”(“L”)的状态。
其后，检查写入是否是要写入扇区内的所有位对象，若是要写入扇区内的所有位对象，则实施随机数据写入。若不是，则对写入对象地址的位进行随机数据写入，对于写入对象之外的位，将写入对象外的地址信息写入数据地址管理表56。在该情况下，例如仅对写入对象外的地址的起始地址和最后地址信息进行写入。在任何情况下，都将擦除完成标记区域50的信息传输到擦除完成标记存储电路53，写入完成。在该情况下，数据“0”、“1”的随机数据写入与实施方式12相同。
然后，使用图49的读出顺序流程说明读出。首先，从上述微计算机发出读出指令，开始读出。然后，上述微计算机读出数据地址管理表56，若读出对象的地址未进入从数据地址管理表56读出的地址范围内，则进行通常的读出。若读出对象的地址进入从数据地址管理表56读出的地址范围内，则从读出放大器3输出固定数据(在该例中为数据“1”)作为读出数据。对于通常的读出与本发明的实施方式12相同。
如上所述，根据实施方式21，对本发明的实施方式16的非易失性半导体存储器件1600设有数据地址管理表56，由此能够对在数据地址管理表56所示的区域的数据，固定读出数据。由此，对数据“0”、“1”混在一起的擦除完成扇区进行少数位的写入时，能够不移动对写入对象以外的位的阈值电压分布，能够实现写入时间短的非易失性半导体存储器件。
如上所述，本发明的非易失性半导体存储器件在重写数据时，不需要在以往的非易失性半导体存储器件中所进行的数据的擦除动作，因此具有能够大幅度缩短重写时间的效果，作为使用多种阈值电压分布状态来存储数据的非易失性半导体存储器件等是有用的。
权利要求
1.一种非易失性半导体存储器件，根据所输入的指令来进行数据的写入和读出，其特征在于，包括存储器单元阵列，包含多个在单一的电荷存储部位具有3个以上的阈值电压分布的状态的存储器单元；和编程顺序控制电路，将由多个值的数据构成的数据集中所含有的各个数据，与上述3个以上的阈值电压分布中的任一个阈值电压分布对应地存储在上述存储器单元，而在重写存储于上述存储器单元的数据时，使在数据的存储中使用的阈值电压分布向一个方向移动来进行数据的重写。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，使上述数据集内的始终相同的数据与上述3个以上的阈值电压分布中的最低位或最高位的阈值电压分布相对应，来使上述存储器单元存储数据。
3.根据权利要求2所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，使用上述3个以上的阈值电压分布中连续的两个阈值电压分布来存储数据。
4.根据权利要求3所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，在重写使用第n-1分布和第n分布这两个分布所存储的数据时，将其变成仅使用第n分布的状态后，根据所赋予的数据，将使用的阈值电压分布移动到第n+1分布，其中，n为自然数。
5.根据权利要求3所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，在重写使用第n-1分布和第n分布这两个分布所存储的数据时，根据所赋予的数据，将使用的阈值电压分布直接移动到第n分布和第n+1分布，其中，n为自然数。
6.根据权利要求2所述的非易失性半导体存储器件，其特征在于上述数据集由2值数据构成，上述编程顺序控制电路，使用3个以上的阈值电压分布，使上述存储器单元存储上述2值数据。
7.根据权利要求6所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，使上述数据集中的一个数据与最高位或最低位的阈值电压分布固定对应，而在重写所存储的数据时，仅使需要向上述最高位或最低位的阈值电压分布变化的存储器单元移动阈值电压分布。
8.根据权利要求1所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，使多组数据集与上述3个以上的阈值电压分布对应，使上述存储器单元存储数据。
9.根据权利要求8所述的非易失性半导体存储器件，其特征在于上述数据集由2值数据构成，上述编程顺序控制电路，使得将上述2值数据分别与连续的两个阈值电压分布对应地存储。
10.根据权利要求9所述的非易失性半导体存储器件，其特征在于，还包括预先写入单元，将第n分布状态的存储器单元变为第n+1分布状态；和数据写入单元，仅使要写入与对应于第n+1分布状态的数据不同的数据的存储器单元移动到第n+2分布状态。
11.根据权利要求8所述的非易失性半导体存储器件，其特征在于上述数据集由2值数据构成，上述编程顺序控制电路，使用3个以上的阈值电压分布，使上述存储器单元存储上述2值数据。
12.根据权利要求11所述的非易失性半导体存储器件，其特征在于上述编程顺序控制电路，在重写数据时，仅使数据发生变化的存储器单元的阈值电压分布移动到高位。
13.根据权利要求11所述的非易失性半导体存储器件，其特征在于，还包括数据压缩顺序控制电路，在数据重写结束后的操作未执行状态下，在后台用上述存储器单元阵列从使用三种以上的阈值电压分布的状态到使用了第m阈值电压分布和第m+1阈值电压分布这两个阈值电压的状态，对所使用的分布数进行压缩，其中，m为自然数。
14.根据权利要求13所述的非易失性半导体存储器件，其特征在于，还包括分布压缩标记存储电路，存储表示基于上述数据压缩顺序控制电路的分布数的压缩是否完成的压缩完成信息；读出电路，基于存储在分布压缩标记存储电路中的上述压缩完成信息，依次使用多个读出判断电平，从上述存储器单元读出数据的多电平读出模式、和使用1个读出判断电平读出数据的1电平读出模式中选择任一个读出模式，从上述存储器单元读出数据。
15.根据权利要求14所述的非易失性半导体存储器件，其特征在于，还包括判断电平存储电路，存储表示从上述存储器单元读出数据时的判断电平的判断电平信息；通电顺序控制电路，在接通电源时，使上述压缩完成信息存储在上述分布压缩标记存储电路中，并使上述判断电平信息存储在上述判断电平存储电路中。16.根据权利要求14所述的非易失性半导体存储器件，其特征在于还包括判断电平存储电路，存储表示从上述存储器单元读出数据时的判断电平的判断电平信息；非易失性的分布压缩标记区域，存储上述压缩完成信息；非易失性的判断电平存储区域，存储上述判断电平信息；以及通电顺序控制电路，在上述数据压缩顺序控制电路对分布数进行了压缩后，向上述分布压缩标记存储电路写入存储在上述分布压缩标记区域的压缩完成信息，并将存储在上述判断电平存储区域的判断电平信息写入上述判断电平存储电路，上述数据压缩顺序控制电路，在压缩了分布数后，使上述压缩完成信息存储在上述分布压缩标记区域中，并使上述判断电平信息存储在上述判断电平存储区域中。
17.根据权利要求1所述的非易失性半导体存储器件，其特征在于，还包括判断电平存储电路，存储表示从上述存储器单元读出数据时的判断电平的判断电平信息；通电顺序控制电路，通过对各存储单元进行读出动作，来选择要使用在数据的读出的判断电平，将其作为上述判断电平信息存储在上述判断电平存储电路。
18.根据权利要求17所述的非易失性半导体存储器件，其特征在于还包括非易失性的使用分布位置存储区域，其存储表示在上述存储器单元中所使用的阈值电压分布的位置的阈值电压分布位置信息，上述通电顺序控制电路，使与上述使用分布位置存储区域所存储的阈值电压分布位置信息对应的判断电平信息存储在上述判断电平存储电路中。
19.根据权利要求17所述的非易失性半导体存储器件，其特征在于还包括监控位，其具有与上述存储器单元相同的结构，始终存储相同的数据，上述通电顺序控制电路，通过从上述监控位进行读出，来指定上述阈值电压分布的位置，将根据所指定的位置求得的判断电平信息存储在上述判断电平存储电路中。
20.根据权利要求1所述的非易失性半导体存储器件，其特征在于还包括初始化顺序控制电路，该初始化顺序控制电路使在数据的存储中使用的阈值电压分布向与数据写入时的移动方向相反的方向进行移动，以使得存储在各存储器单元的数据，从最低的阈值电压分布起依次对应、或从最高的阈值电压分布起依次对应。
21.根据权利要求20所述的非易失性半导体存储器件，其特征在于还包括变迁完成标记，其表示在使用了可使用的最大电压的阈值电压分布的情况下，完成了阈值电压分布向上升方向的移动。
22.根据权利要求20所述的非易失性半导体存储器件，其特征在于上述初始化顺序控制电路，在上述指令的输入等待时间在后台进行上述初始化动作。
23.根据权利要求1所述的非易失性半导体存储器件，其特征在于，还包括写入单元，在重写上述存储器单元所存储的数据时，分别具有对应于各写入数据，将第1写入电平作为目标而进行写入的第1写入功能；和对应于各写入数据，将与上述第1写入电平不同的第2写入电平作为目标而进行写入的第2写入功能；写入电平选择单元，对每一数据写入选择上述第1写入电平和上述第2写入电平中的任一者。
24.根据权利要求23所述的非易失性半导体存储器件，其特征在于，还包括判别单元，判别利用上述第1写入功能所写入的数据；数据保存单元，保存由上述判别单元所判别的数据；长期保证化写入单元，使用上述数据保存单元所保存的数据进行追加写入动作。
25.根据权利要求23所述的非易失性半导体存储器件，其特征在于还包括写入功能识别标记，其表示在利用上述第1写入功能写入了数据后，所写入的数据为利用上述第1写入功能所写入的数据。
26.根据权利要求24所述的非易失性半导体存储器件，其特征在于上述长期保证化写入单元，在上述指令的输入等待时间，在后台进行上述追加写入动作。
27.根据权利要求23所述的非易失性半导体存储器件，其特征在于还包括初始化顺序控制电路，该初始化顺序控制电路使在数据的存储中使用的阈值电压分布向与数据写入时的移动方向相反的方向移动来进行初始化，以使得存储在各存储器单元的数据，从最低的阈值电压分布起依次对应，上述数据集，由2值数据构成。
28.根据权利要求27所述的非易失性半导体存储器件，其特征在于上述初始化顺序控制电路，在上述指令的输入等待时间，在后台进行上述初始化动作。
29.根据权利要求1所述的非易失性半导体存储器件，其特征在于还包括表示上述存储器单元的数据是否为擦除状态的擦除完成标记，上述编程顺序控制电路，在使上述存储器单元为擦除状态的情况下，不重写上述存储器单元的数据，而重写上述擦除完成标记以使得上述擦除完成标记表示存储器单元为擦除状态。
30.根据权利要求29所述的非易失性半导体存储器件，其特征在于还包括以扇区单元使存储器单元初始化为擦除状态的初始化顺序控制电路，上述初始化顺序控制电路，在初始化时，搜索擦除次数最少的空闲扇区，交换作为初始化对象的扇区的数据与上述擦除次数最少的空闲扇区的数据，并对上述擦除次数最少的空闲扇区进行初始化。
31.根据权利要求30所述的非易失性半导体存储器件，其特征在于上述初始化顺序控制电路，在初始化时，在存在多个上述擦除次数最少的空闲扇区时，搜索最高位的阈值电压分布的位置，交换最高位阈值电压分布最低的扇区的数据与需要上述初始化的扇区的数据。
32.根据权利要求29所述的非易失性半导体存储器件，其特征在于上述初始化顺序控制电路，搜索最高位的阈值电压分布的位置，交换需要上述初始化的扇区的数据与最高位阈值电压分布最低的扇区的数据，对上述最高位阈值电压分布最低的扇区进行初始化。
33.根据权利要求32所述的非易失性半导体存储器件，其特征在于上述初始化顺序控制电路，在初始化时，在存在多个上述最高位阈值电压分布最低的扇区的情况下，搜索擦除次数，交换擦除次数最少的扇区的数据与作为初始化对象的扇区的数据。
34.根据权利要求1所述的非易失性半导体存储器件，其特征在于还包括存储表示上述存储器单元阵列内的区域的数据地址管理表，上述编程顺序控制电路，固定由存储在上述数据地址管理表中的信息所表示的区域的数据。
35.根据权利要求25所述的非易失性半导体存储器件，其特征在于上述长期保证化写入单元，在上述指令的输入等待时间，在后台进行上述追加写入动作。
全文摘要
本发明提供一种非易失性半导体存储器件，由多个在单一的电荷存储部位具有3个以上的阈值电压分布的状态的存储器单元构成存储器单元阵列。利用编程顺序控制电路，将由多个值的数据构成的数据集中所含有的各个数据与上述3个以上的阈值电压分布中的任一个阈值电压分布对应地存储在上述存储器单元，而在重写存储于上述存储器单元的数据时，将在数据的存储中使用的阈值电压分布向一个方向移动来进行数据的重写。
文档编号G11C16/34GK1975931SQ20061016291
公开日2007年6月6日 申请日期2006年11月29日 优先权日2005年11月29日
发明者河合贤, 东亮太郎, 川原昭文, 诹访仁史, 春山星秀 申请人:松下电器产业株式会社