专利名称：纳米级移位寄存器和使用微米级/纳米级移位寄存器的信号解复用的制作方法
技术领域：
本发明涉及分子电子学，具体来说涉及采用多对纳米级锁存器和 共用锁存器控制和门信号的交流电连接的纳米级移位寄存器，纳米级 移位寄存器可以用于将输入信号分发到多个单独纳米级线的每一个 纳米级线。
背景技术：
在过去70年间，在计算机科学的理论基础、材料科学和集成电 路制造以及系统设计和集成方面的巨大发展促成了计算能力、灵活性 和计算机的可购买性上极大的提升，以及促成了现代计算机系统在尺
寸和功耗以及损耗上的令人吃惊且同样极大的下降。目前可购买的廉 价桌面个人计算机提供比二十年前的超级计算机更强大的计算能力。 计算方面的大发展可以归因于可在集成电路中制造的电路的密度稳 步提高，而电路密度的提高又源于光刻工艺能制造的信号线宽度和亚 微米级电子元件的尺寸的稳定降低。遗憾的是，能够制造信号线和亚 微米级电子元件的微小尺寸可能正在达到进一步缩减大小的物理极 限。所制造的亚微米级电子元件的密度进一步提高取决于采用完全不 同的制造策略，而不采用基于光刻的方法。计算的持续发展或取决于 开发新的集成电路制造方法和材料，或取决于寻找全新的计算策略， 例如量子计算、大M^莫并行计算机体系结构或其他此类创新。
在过去十年间，已经开始开发用于纳米级电子电路和纳米级电子 元件的全新制造方法，并且此方法已经成为新兴的分子电子学领域的 基础。 一种前景看好的纳米级元件制造工艺是基于由纳米线构成的纳 米级交叉杆，以及由具有无源和有源电子元件(包括电阻器、二极管 和多种晶体管)的纳米级信号线和纳米线构成的混合级交叉杆，在纳米线交叉杆的情况中，这些电子元件制作于堆叠形式的近似垂直的纳 米线、垂直朝向的平行纳米线层之间选定的重叠点处，或者在混合级 交叉杆的情况中，这些电子元件制作于堆叠形式的微米级信号线与纳 米线之间、垂直朝向的交错平行纳米线层与平行微米级信号线层之间 选定的重叠点处。工作中的纳米线交叉杆电路和混合级交叉杆电路已 经在研究所的实验室里制作，并已经与常规亚微米级电路集成来制作 微小且高密度存储器和逻辑电路。虽然纳米级交叉杆表示计算机组件 在分子尺度的制造有了令人激动且可展望前景的进步，但是要实现商 业生产和集成基于纳米线交叉杆的计算机组件仍需要大量进一步的
研究和开发工作。许多问题停留在担心在纳米线结点(nanowire junction)制作无源和有源电子元件的可靠性上，并需要做更多的工作 来有效率地在分子尺度上构造密集的电路。而且，还存在制造鲁棒的 且便宜的纳米级和混合级元件(包括将输入信号分发到一组纳米线的 各个纳米线的解复用元件)的挑战。针对这些原因，亚微米级电子学 的研究人员、开发人员和制造人员已经认识到需要简单的纳米级电路 和混合级电路元件(例如解复用器或其他信号分发元件)，以便能够 将信号导向到纳米级或混合级电路内的个别纳米线上。
发明内容
本发明的一个实施例是可以在某些纳米级和混合级逻辑电路中 用于将输入信号分发到逻辑电路的个别纳米线的纳米级移位寄存器。 在描述的实施例中，纳米级移位寄存器包括两个纳米级锁存器串联， 每个串联由共用锁存器控制信号来控制。每个锁存器串联的内部锁存 器交替地通过两个门串联与另一个串联的前一个锁存器和另一个串 联的下一个锁存器互连，每个门串联由门信号线控制。
图1A-1C提供电阻纳米线结点的不同图示。 图2示出滞后电阻纳米线结点的双稳态电阻率状态和工作控制电 压下电阻率状态的转变。图3A-3B以示意图形式图示滞后电阻纳米级结点内的单个数据 位的存储。
图4示出纳米级锁存器。
图5A-5E图示图4所示的纳米级锁存器的操作。 图6A-6B图示在纳米线数据总线上将数据值从笫一纳米级锁存 器传输到第二纳米级锁存器。
图7A-7C图示同相纳米级锁存器的才喿作。
图8A-8B图示沿着将同相锁存器互连的纳米线数据总线将数据
从源纳米级锁存器传输到目标纳米级锁存器。
图9A-9C图示可以在本发明的纳米级移位寄存器实施例中采用
的 一 种类型的场效应晶体管。
图IO示出表示本发明一个实施例的纳米级移位寄存器。
图11A-11N图示用于制作上迷纳米级移位寄存器的一种方法。
图12A-12J示出描述的本发明的纳米级移位寄存器实施例的操作。
图13示出表示本发明一个实施例的多纳米级移位寄存器解复用 电路。
具体实施例方式
本发明的实施例针对纳米级移位寄存器和用于制作移位寄存器 的方法。本发明的纳米级移位寄存器可以找到用于将输入信号解复用 到混合的纳米级电路或纳米级电路的个别纳米线的具体应用。术语 "纳米级，，是指小于100 nm的元件尺寸。在某些情况中，元件尺寸 可以小于50nm,而在另一些情况中，元件尺寸可以小于10 nm。某 些描述的实施例是混合级移位寄存器，其中一个或多个锁存器控制或 门信号线是微米级或亚微米级信号线，而非纳米级信号线。在此论述 中，短语"纳米级移位寄存器"是指包含大量纳米级元件的混合级移 位寄存器、多数包含纳米级元件的混合级移位寄存器或仅包含纳米级 元件的移位寄存器。在下文描述的实施例中，单个数据位在纳米级锁存器对之间连续地传输。下文在段落中，首先描述基于滞后电阻器， 以及成对的纳米级锁存器之间的数据传输操作。应该注意的是，这些 描述的纳米级锁存器仅仅是许多种可能的纳米级锁存器实现的其中 之一。其他类型的纳米级锁存器可以基于非线性电阻器、多种类型的 纳米级二极管、晶体管和处于纳米级的以及新类型的装置上的其他类 型的熟知电子元件和微米级电子元件模拟。虽然第 一段落描述纳米级 锁存器，但是在包含微米级锁存器控制信号线的本发明描述的实施例 中釆用的纳米级锁存器的操作和功能本质上是完全相同的。在第一段 落之后，第二段落描述纳米级移位寄存器的一个实施例，和制作该纳 米级移位寄存器的方法。最后 一个段落描述混合级或纳米级逻辑电路 中使用表示本发明一个实施例的纳米级移位寄存器进行的信号解复 用。
通过数据信号总线联接的成对的纳米级锁存器
图1A-1C提供电阻纳米线结点的不同图示。在图1A中，提供电 阻纳米线结点的物理表示以表示如果足够倍数的光学显微镜可对纳 米线结点成像，则能够获得的电阻纳米线结点的图片。如图1A所示， 第一纳米线102位于第二纳米线104下方，其中这两个纳米线102和 104近似地彼此垂直。电阻单元106位于这两个纳米线之间，具体为 这两个纳米线之间的重叠区域中。纳米线可以由导电聚合物、碳纳米 管、金属或半导体原子或分子的类聚合物链或能够在分子尺度上制作 的其他导电或半导体材料的几个平行线构成。纳米线的形状和横截面 几何形状由构成它们的分子确定,但是通常在分子尺度上是复杂的，而 非图1A所示的简单矩形。位于这两个纳米线之间最接近的接触点处 的电阻单元106可以由表现为电阻器的一个或少量分子构成。可以在 纳米线结点两端施加电压，以-使一定量的电流流过该结点，4i定是线 性电阻，根据欧姆定律，该电流的量与所施加的电压成正比与电阻单 元106的电阻成反比。通常，电阻纳米线结点呈现非线性电阻，其中 电流与所施加的电压之间存在更为复杂的关系。图1B示出图1A所示的电阻纳米线结点的更简要示意的图示。图1C示出图1A所示的电阻 纳米线结点的完全示意的图示。在表示电阻纳米线结点的余下附图
中，采用图1C所示的示意图约定。
可通过目前可用技术制作的电阻结点的 一种特别重要类型是滞 后电阻纳米线结点。滞后电阻纳米线结点的电阻可以通过对滞后电阻 纳米线结点施加转态电压来控制，该电阻在两个双稳态电阻率状态之 间交替转换。在一个电阻率状态中，纳米线结点具有相对低电阻或阻 抗，而在另一个电阻率状态中，该纳米线结点具有相对高电阻或阻抗。 在目前论述中，忽略纳米线结点因内部电容和其他属性所致的时间相 关行为，并且因此术语"电阻"和"阻抗"是可互换的。
图2示出滞后电阻纳米线结点的双稳态电阻率状态和工作控制电 压下电阻率状态的转变。图2示出关于垂直电流轴202与水平电压轴 204绘制的电流/电压关系。垂直电流轴以微安培(juA)递增，电压 轴204按伏特(V)递增。滞后电阻纳米线结点的高电阻率状态称为 "断开"状态，由负电压轴部分上方的纳米线结点的断开开关形206 表示。滞后电阻纳米线结点的低电阻率状态称为"闭合"状态，由图 2中电压轴的正数部分上方的闭合开关形示意208表示。图2示出实 验室中制备的实际滞后电阻纳米线结点的工作特征。闭合状态的电流 /电压关系绘制为直线段210,断开状态的电-J电压关系绘制为直线段 212,相对于水平轴正向倾斜。在闭合的状态中，滞后电阻纳米线结 点具有约兆欧姆数量级的电阻，而在断开状态中，滞后电阻纳米线结 点具有吉欧姆数量级的电阻。
滞后电阻纳米线结点的最大工作电压范围214从刚好负击穿电压 巳-216以上到刚好正击穿电压^ 218以下。当滞后电阻纳米线结点 处于断开，即高电阻率状态时，其电压可以处在最小工作电压范围220 上，而滞后电阻纳米线结点不会进行电阻率状态向闭合状态的转变。 该最小工作范围从负电压r, 222到正电压F;』224。随着所施加的电压增加到K^ 224，滞后电阻纳米线结点突变地转换226到闭合状 态，图2中这由将两个电压线段230和232的端点互连的虚线箭头226 表示，而电压线段230和232分别表示断开和闭合电流/电压关系的工 作电压范围线段。可以将电压提升到以上而刚好在正击穿电压^ 以下，此点之后进一步的电压提升会不可逆转地击穿滞后电阻纳米线 结点。在滞后电阻纳米线结点处于闭合状态时，随着电压下降，对应 的电流下降到零，然后电流在正方向上提升。随着所施加的负电压在 量值上达到r"时，滞后电阻纳米线结点突变地从闭合状态转换到断
开状态，如图2中虚线垂直箭头234所示。还可以进一步降低电压， 而滞后电阻纳米线结点仍处于断开状态，直到达到负电压F;为止，在 此点之后电压进一步降低会不可逆转地击穿滞后电阻纳米线结点。 因此，滞后电阻纳米线结点在电压^-与r"之间(在最大工作电
压范围的负极限电压部分中)处于断开状态或高电阻率状态，而在最
大工作电压范围的正极限电压部分中(即在电压&w与F;之间)处于
闭合状态，而在最小工作电压范围220上时可能处于断开或可能处于 闭合状态，具体取决于所处在的上一个状态转换，闭合状态到断开状 态的转换234或断开状态到闭合状态的转换226。
图3A-3B以示意图形式图示滞后电阻纳米级结点(nanoscale junction)内的单个数据位的存储。表示为断开开关的断开状态302 对应于滞后电阻纳米线结点的高电阻率状态，并且可以对其赋予逻 辑值"1"或逻辑值"0"。对于此论述的开始部分，随意对断开状态 赋予逻辑值"1"。在一个实施例中，实验室中制备的断开状态具有 1GQ的电阻。在制备的实施例中，闭合状态304具有1MQ的电阻， 并对其赋予逻辑值"0"。
可以釆用滞后电阻纳米线结点以及附加的元件作为纳米级锁存 器或一位寄存器。图4示出纳米级锁存器。纳米级锁存器包括控制线 402和单个位数据总线404。在垂直控制线402与单个位纳米线总线404之间的重叠处是滞后电阻纳米线结点406。另外，还经由并联电
据总线连接到地线408。混合级纳米线锁存器可以采用微米级控制线， 而不采用纳米线控制线。此类混合级纳米线锁存器4皮用在下文描述的 表示本发明 一个实施例的纳米级移位寄存器中。
图5A-5E图示图4所示的纳米级锁存器的才喿作。为了将逻辑值存 储在纳米级锁存器中，首先通过如下操作将纳米级锁存器断开，在数 据总线404经由与V为负时正向偏压二极管并联的甚高电阻连接连到 地线时，对控制线402施加小于r" + ^^的负电压(其中巳^是正向 偏压二极管两端的电压降)，或在数据总线404不与其他元件或信号 线耦合(称为"浮动"状态)时向控制线402施加小于F"的负电压。 对于硅二极管，；。&可以具有约为0.7伏特的值。当纳米级锁存器处 于闭合状态时，施加负电压以强制将状态转向断开状态406 (图2中 的234)。当纳米级锁存器处于断开状态时，它保持在断开状态。在图 5A所示的断开步骤期间，需要二极管412。如杲没有该二极管，则电 阻器410和电阻纳米线结点414 一起构成分压器，并且为了降低纳米 线结点414两端的r，，在该结点与电阻器410的电阻相等的情况中， 需要对控制线402施加负电压2 x 。但是，纳米级锁存器一开始断 开，整个2x r。"负电压将在电阻纳米线结点两端下降而结束。 一般来 说，大量值的负电压会超过负击穿电压^，并且会击穿电阻纳米线结 点。因此，与电阻器410并联的二极管412确保在对控制线402施加 负电压时，电压降在二极管与滞后电阻纳米线结点之间分压。二极管 412仅在电流从地线408流到驱动控制线402的负电压驱动器时才允 许电流通过。
一旦断开，纳米级锁存器就准备接收信息位。当数据总线404与 地线418互连时，表示逻辑值O,而当对垂直控制线402施加大于电 压^。M的写电压巳^时，在滞后电阻结点两端有足够的正电压降，从而使状态从断开状态转换(图2中的226)到闭合状态。正如参考图 3B论述的，闭合状态表示逻辑0。因此，当将逻辑"1"值输入到数 据总线404时，逻辑值"0" ^皮存储在纳米级锁存器中。因此，纳米 级锁存器是反相锁存器，存储与输入到数据总线的值相反的值。相反 地，如图5C所示，当对数据总线404施加由大于F^与F^之差的P; 表示的逻辑值"0"时，滞后电阻纳米线结点420两端的电压降小于K^， 并且纳米级锁存器保持断开状态。换言之，将逻辑"0"值输入到数 据总线404,会促使在反相纳米级锁存器中存储逻辑值"1"。
如图5D-5E所示，读取纳米级锁存器。当数据总线被置于浮动状 态404时，将读电压^"输入到垂直控制线402。当纳米级锁存器闭合 时，或处于低电阻状态时，输出422由稍微小于读电压r—的某个正 电压表示的逻辑值"0"。另一方面，如图5E所示，如果纳米级锁存 器是断开的，则数据总线的输出值是表示逻辑值"1"的浮动状态。 因此，可以响应在垂直控制线上施加读电压^。d,而将纳米级锁存器 的内容作为数据总线上的电压状态来访问。
图5A-5C图示通过经由数据总线从外部源输入数据位以将数据 位存储在纳米级锁存器。还可以将数据值从数据总线上的第 一纳米级 锁存器传输到数据总线上的第二纳米级锁存器。图6A-6B图示在纳米 线数据总线上将数据值从笫一纳米级锁存器传输到第二纳米级锁存 器。在6A中，第二或目标纳米级锁存器602处于断开位置以准备接 收数据值，上文参考图5A描述的方法已将纳米级锁存器断开。源或 第一纳米级锁存器604闭合，并且对源纳米级锁存器的控制线606施 加读电压^。"数据总线允许浮动608。因为源纳米级锁存器是闭合的， 这表示逻辑值"0"，所以在电阻器610具有大约与滞后电阻纳米线结 点604相同的电阻值的情况中，将电压、。,/2输出到数据总线608。 对目标纳米级锁存器602的垂直控制线612施加正电压「 ，以便将 数据总线上的该值P—/2存储到纳米级锁存器中。因为目标滞后电阻纳米线结点两端的总电压降7w te - /2 602小于，所以目标纳米级 锁存器仍处于断开位置，表示逻辑值"1"。因此，反相目标纳米级锁 存器存储与源纳米级锁存器604中存储的逻辑值相反的值。如图6B 中，当源纳米级锁存器断开，表示逻辑值"1"时，目标纳米级锁存 器两端的电压降602大于巳。m,并且目标纳米级锁存器转换到闭合状 态(图2中的226)，存储与源纳米级锁存器中存储的逻辑值相反的逻 辑值。
纳米级锁存器的第二实施例使用不同的工作电压，并作为同相锁 存器来操作。图7A-7C图示同相纳米级锁存器的操作。为了准备同相 锁存器以接收数据，通过施加大于^^的电压将同相锁存器闭合。当 通过电阻器706将表示逻辑值"0"的低电压输入到数据总线，并且 对垂直控制线704施加大于2x r"但是小于r，的负写电压r时，因
为由于电阻器706和滞后电阻纳米线结点构成的分压器的原因，滞后 电阻纳米线结点708两端的电压降大于r。^，并且纳米级锁存器保持
闭合状态。因此，纳米级锁存器如实地存储输入到纳米级锁存器的逻
辑值"o"。相比之下，当将逻辑值"r输入到数据总线，由数据总
线上的浮动状态表示，并且对垂直控制线704施加写电压时，滞后电 阻纳米线结点两端的电压降小于r"，并发生从闭合状态到断开状态
的转换(图2中的234 )，从而纳米级锁存器以存储输入到数据总线的 逻辑值"1"而结束。
图8A-8B图示沿着将同相锁存器互连的纳米线数据总线将数据 从源纳米级锁存器转移到目标纳米级锁存器。如上文参考图7A论述 的，将目标纳米级锁存器802置于闭合状态。然后，对目标纳米级锁 存器的垂直控制线804施加大于2 x r"但是小于的负写电压r ， 同时将源纳米级锁存器808的垂直控制线806驱动到地线810。如图 8A所示，当源纳米级锁存器闭合时，由于源和目标纳米级锁存器构 成的分压器的原因，在目标纳米级锁存器的两端获得大于的电压，而目标纳米级锁存器保持闭合状态。相比之下，如图8B所示，当源 纳米级锁存器808处于断开状态时，整个负写电压在目标纳米级锁存 器802两端下降而结束，这导致目标纳米级锁存器的断开以反映源纳 米级锁存器的状态。因此，可以沿着数据总线组装反相和同相纳米级锁存器，可以将 逻辑值从外部源传输到数据总线以便存储在目标纳米级锁存器中，可 以将源纳米级锁存器中存储的逻辑值读出到数据总线上的外部目标， 以及可以沿着数据总线将逻辑数据值从源纳米级锁存器传输到目标 纳米级锁存器。纳米级锁存器、锁存器阵列和锁存器操作在"利用滞后电阻器交叉才干i十算，，("Computing with hysteretic resistor crossbars," G Snider,Appl. Phys.A80、 1165-1172 (2005))中有所描述。本发明的微米级/纳米级移位寄存器实施例和用于制作 微米级/纳米级移位寄存器的方法实施例在前面的段落中，描述了基于滞后电阻器的纳米级锁存器和在纳 米级锁存器之间的数据传输，以便为理解本段落中描述的本发明的纳 米级移位寄存器实施例提供基础。描述的纳米级移位寄存器除了采用 纳米级锁存器外，还采用纳米级场效应晶体管来控制多对纳米级锁存 器的电互连，每个电互连实质上构成两个锁存器之间的数据总线，如 前面段落所论述的。在描述的纳米级移位寄存器中，采用微米级锁存 器控制和门信号线，因此该锁存器和场效应晶体管实际是混合级装 置。但是，在其中之一或这两种情况中，均可采用纳米线信号线来制 作纯纳米级移位寄存器。所述移位寄存器的混合级特性具体用于在微 米级元件控制下将信号解复用到一组纳米线。提供混合级电路或装置 内的微米级与亚微米级元件与纳米级元件之间的接口 。图9A-9C图示可以在纳米级移位寄存器中用作门的一种类型的 场效应晶体管。在图9A中，示出纳米级场效应晶体管的透^L图。场 效应晶体管("FET")包括敷设在两个导电纳米线904和906之间的 耗尽型半导体902。耗尽型半导体902和纳米线904和906 —起在绝缘电介质(例如二氧化硅)层908下构成内部层。导电微米级信号线 910敷设在电介质层908上，而其上涂覆封装或密封层以便将装置与 空气、水汽和其他环境中的有害物质隔离开。由耗尽型半导体902和 纳米线904构成的内部层位于二氧化硅层912上，而二氧化硅层912 在晶体硅层914上形成。晶体管作为开关或门来操作，可以将其控制 以在开启状态中将两个纳米线904和906电互连或在关闭状态中将两 个纳米线彼此电隔离。图9A中虚线矩形916和透视箭头918指示图 9B-C中示出的FET剖面图。图9B示出图9A中的以4黄截面透视的FET。 -毛尽型半导体902 位于两个纳米线902和904之间，构成绝缘电介质层908和导电信号 线910下的内部层。图9B图示处于关闭状态中的FET，其中两个纳 米线彼此电隔离。在有利的状况下，电流可以在半导体902由空穴来 载送。但是，对半导体掺杂处理，以使在没有电场的情况下，空穴载 体往往与带负电荷的实体复合，因此相对稳定。在图9B中，空穴用 空心圆指示，例如空穴920,带负电荷的实体由点(例如点922)指 示。可以通过对微米级信号线910施加电压或电流以在FET内生成电 场。图9C图示参考图9A-B描述的开启状态中的FET，其中两个纳米 线电互连。如图9C所示，将电势或电流施加到导电信号线层910产 生穿过电介质层908的电场，该电场吸引半导体902内的空穴载体以 形成邻近电介质层908的密集空穴层924。所施加的电场还将带负电 荷的实体排斥到半导体902内带负电荷的远侧层926。空穴层924中 解复合的空穴具有相对较高的移动性，并且可以在两个纳米线902和 904之间产生电流，如图9C中箭头928所示。因此，对FET的导电 信号线910施加电压或电流会将FET开启，并将这两个纳米线电互连。 没有施加的电势或电流导致两个纳米线的逻辑隔离。上文描述的FET ^叉仅是本发明的纳米级移位寄存器实施例中可 釆用来控制多对纳米线的互连的大量不同类型的信号控制门的 一 个 示例。例如还可以采用其他类型的晶体管。还可以采用其他类型的可控门，包括纳米级机电门、基于非晶体管的电子门和其他类型的门。 图10示出表示本发明一个实施例的纳米级移位寄存器。纳米级移位寄存器包括(1)第一纳米级锁存器控制信号线1002; (2)第一 微米级门控制信号线1004; (3)第二微米级门控制信号线1006; (4) 第二微米级锁存器控制信号线1008; (5) 8个纳米线1010-1917; (6) 村底(图10中未示出)；(7)在两个微米级锁存器控制信号线1002 和1008上方以及作为锁存器电阻单元的纳米线1010-1017下方的可配 置电阻层1018-1019; (8)在两个微米级门信号线1004和1006上方 以及10个纳米线1010-1019下方的绝缘电介质层1020;以及(9 )各 控制一对纳米线之间的电连接的8个FET 1022-1029。图10所示表示 本发明一个实施例的纳米级移位寄存器的特征在于，纳米线与锁存器 控制信号线之间的每个最接近触点处的纳米级锁存器。因此，图10 的纳米级移位寄存器包括位于纳米线1010、 1012、 1014和1016与微 米级锁存器控制信号线1002之间的最接近触点处的4个纳米级锁存 器1030-1033，以及相似地还包括沿着微米级锁存器控制信号线1008 的4个纳米级锁存器1034-1037。在本文档中，短语"内部纳米线" 是指通过两个不同门互连到前一个纳米线和下一个纳米线的那些纳 米线。例如，纳米线1011-1016均是内部纳米线。相比之下，纳米线 IOIO不是内部纳米线，因为纳米线IOIO仅通过单个门1022连接到一 个其他纳米线，纳米线1011。如果在图10未示出的装置中有另外的 纳米线，则纳米线1017可能是内部纳米线，但是如图10所示，纳米 线1017不是内部纳米线，因为它与纳米线IOIO—样仅连接到一个其 他纳米线。纳米级移位寄存器按如下方式操作。首先，所有纳米级锁存器^支 置于断开位置。接着，在数据输入线1010上将单个数据位输入到第 一纳米级锁存器1030。这样就完成信号解复用操作的初始化，其中输 入到第一纳米级锁存器1030的数据连续纟皮输出到其余纳米线信号线 1011-1017的每一个。在下一个步骤中，对第一微米级门信号线1004施加电压或电流信号以将FET 1022、 1024、 1026和1028置于开启状 态，从而电互连纳米线1010与1011、 1012与1013、 1014与1015以 及1016与1017。然后，对两个锁存器控制信号线施加信号以将纳米 级锁存器1030中存储的数据复制到纳米级锁存器1034以及同时地将 该数据输出到纳米线1011。接着，断开对第一微米级门信号线1004 施加的信号，并对第二微米级门信号线1006施加电压或电流信号， 从而将FET 1023、 1025、 1027和1029的每一个置于开启状态，以及 将FET 1022、 1024、 1026和1028置于关闭状态。因此，在此点处， 在多对纳米线1011与1012、 1013与1014、 1015与1016以及图10 中未示出的任何另外这种的纳米线对之间建立了逻辑互连。然后，对 微米级锁存器控制信号线施加信号，以将锁存器1034中存储的数据 复制到锁存器1031以及同时地将该数据输出到纳米线1012。这种交 替过程不断将最初输入的数据连续地存储到纳米级锁存器1035、 1032、 1036、 1033、 1037以及图10中未示出的任何另外的锁存器， 并连续地将该数据输出到纳米线信号线1013、 1014、 1015、 1016和 1017。 一旦通过上述的交替数据控制和锁存器控制过程将输入的数 据分发到每个纳米线，则可以重新初始化锁存器，并可以将新数据位 接收到第一纳米级锁存器1030中，并完全重新开始该过程。下个段落中提供所描述的纳米级移位寄存器的操作的更详细描 述。应该注意，门和锁存器控制信号的确切定时取决于納米级移位寄 存器元件的尺寸和间距，取决于这些元件的材料组成以及取决于纳米 级移位寄存器的其他特征和特点。而且，输入到微米级锁存器控制信 号线的信号的数量、定时和量值取决于纳米级信号线中所采用的锁存 器的类型。可以将任意数量的纳米线信号线接合到本发明的纳米级移 位寄存器中，并附设用于控制任意数量的纳米线之间的互连的对应 FET门。最后，备选实施例可以釆用亚微米级或纳米级锁存器控制线 和/或门信号线。图11A-11N图示用于制作上述纳米级移位寄存器的一种方法。如图11A所示，该过程开始于绝缘体上硅("SOI")表面1102包括在较 厚的晶体硅村底1106上形成的二氧化硅层1104上的相对较薄的晶体 硅层1102。假定相对较薄晶体硅层1102较好掺杂为提供适合用作控 制纳米级移位寄存器中纳米线对之间的电连接的FET晶体管的源极/ 漏极单元的耗尽型半导体。在如图IIB所示的第一步骤中，应用纳米 压印抵抗层(nanoimprinting-resist layer) 1108以在较薄晶体珪层1102 上形成一个层。 一旦沉积纳米压印抵抗层，则使用纳米级压印冲压来 压印纳米压印抵抗层，如图11C所示。纳米级压印在纳米压印抵抗层 内以特定图案制作一系列相对较长的槽1110-1113或通渠以及较短的 槽段1114-1116。接着，如图IID所示，采用蚀刻技术将槽或槽段底 部暴露的相对较薄硅层1102向下蚀刻到底部二氧化硅层。在图11D 中的槽1113的端部1118处最佳地显示出这一点。无论纳米压印抵抗 还是纳米压印抵抗下方的硅层1102的那些部分均不会^皮蚀刻技术移 除掉。然后如图11E所示，通过汽相沉淀技术将导电材料敷i殳到纳米 压印抵抗层并敷设在纳米压印的槽中。蚀刻或整平(planarized)所得 到的结构以制作嵌入到纳米压印^^抗层内的纳米线1120-1123,以及 短纳米线段1124-1126，如图11F所示。在一个备选实施例中，通过 剥离(lift-off)工艺来移除掉过多敷设的导电材料和纳米压印抵抗层。 在图11F中，纳米线示出为稍微突起超过硅层1102的表面，并通过 硅层延伸到底部二氧化硅层1104。
接着，通过多种不同方法的任何一种将纳米线1120-1123而不是 纳米线段1124-1126连接到电压源。在一种方法中，沿着y方向(x 和y方向如图例1128所示)按与纳米线段行相距合理的微米级距离， 将微米级信号线制作于纳米线上且与纳米线垂直，并对微米级信号线 施加电压。纳米线和纳米线段暴露在电镀溶液中，同时对纳米线施加 电压，而不对纳米线段施加电压，从而对納米线电镀，而不对纳米线 段电镀，如图11G所示。在本发明一个实施例中，利用导电聚合物对 纳米线电镀，导电聚合物在纳米线^皮暴露的表面上形成外壳或镀层。电镀层耐金属蚀刻技术，而接着就是应用金属蚀刻技术以移除纳米线 段，如图IIH所示。然后，在后续蚀刻步骤中，从纳米线移除电镀层， 如图lll所示。在此点处，还可以移除用于施加电镀的电压的微米级 信号线。
在后续一系列步骤中，其结果如图11J所示，使用基于光刻掩才莫
的工艺来蚀刻掉薄硅层(图11A的1102)中沿着y方向朝向的除2 个列1130和1131的所有部分。这些列被先前金属蚀刻步骤中从其中 移除纳米线段(参考图IIH论述的)的槽段1114-1116切断。这样在 相邻纳米线之间形成矩形电隔离的耗尽型硅FET晶体管源极/漏极单 元，如FET晶体管源极/漏极1132。
接着，如图11K所示，通过基于光刻掩才莫的方法形成电介质层 1134以覆盖FET单元。接着，如图IIL所示，敷设并整平可配置电 阻层1136和1138，以与电介质层1134 —起形成二氧化硅层上的其中 嵌入纳米线和FET源极/漏极单元的连续层。然后，如图11M所示， 将两个锁存器控制微米级信号线1142和1144以及两个微米级门信号 线1146和1148制作于可配置电阻层1136和138以及电介质层1134 上，以形成纳米级移位寄存器。如图11N所示，然后可以添加保护涂 层或密封层，以保护纳米级移位寄存器以免暴露于空气、水汽、UV 光线和其他此类环境中的有害物质。
上文描述的工艺可以结合到较大的纳米级和混合级装置制造工 艺中，以便作为更复杂的电路和装置的部分来制作纳米级移位寄存 器。在此类情况中，可以将许多纳米级移位寄存器连同附加类型的元 件和特征(包括纳米线交叉杆和信号线)同时制作于大量的行和列中。
虽然在上述工艺中使用电镀步骤来将压印的槽和槽段分成两个 不同分段，通过后续步骤生成两种不同类型的特征，^旦是可以更通用 性地应用电镀步骤以将纳米级压印的特征(例如导电纳米级信号线) 分成不同方式处理的特征集合。例如，通过将压印的纳米级特征组织 成三个不同组，可以分别对其中两个施加电压，并使用不同的电镀层，可以在后续处理步骤之后产生三种不同类型的特征。
上述工艺用于制作图10所示的纳米级移位寄存器，连同长、直
纳米线和多列的FET开关，但是可以使用相似的工艺产生几乎无限数
量的不同纳米级移位寄存器，具有不同几何形状、不同尺寸、不同化 学成分和其他不同的特征和参数。 表示本发明一个实施例的上述微米级/纳米级移位寄存器用于将 输入信号分发到多个纳米线的每一个纳米线的操作
在前一个段落中，描述表示本发明一个实施例的纳米级移位寄存 器的实现、制造和操作。在本段落中，对本发明的纳米级移位寄存器 实施例的操作提供更详细的描述。
图12A-12J示出描述的本发明的纳米级移位寄存器实施例的操 作。图12A-12J全部使用相同的图示约定，接下来参考图12A进行描 述。纳米级移位寄存器包括第一锁存器控制信号线1202和第二锁存 器控制信号线1204，每个锁存器控制信号线控制一个锁存器串联。锁 存器控制信号线1202控制锁存器1206-1209，锁存器控制信号线1204 控制锁存器1210-1213。纳米级移位寄存器包括第一门信号线1216和 第二门信号线1218。每个门信号线控制一个门串联。门信号线1215 控制门1220-1223,以及门信号线1218控制门1224-1226。纳米级移 位寄存器包括一个输入信号线1230和7个输出信号线1232-1238。在 下面的附图中，^_定是同相锁存器，但是也容易实现采用反相锁存器 的纳米级移位寄存器，这两种类型的纳米级移位寄存器以相似的方式 ^皮控制来分发输入信号。例如可以在一组锁存器或输出信号线上制作 反相器，以便在采用反相锁存器的纳米级移位寄存器中将反相的数据 反相回同相的值。或者，可以在交流信号线接收的反相值的假设下， 构造电路。
起初，如图12A所示，以实际随机的模式，锁存器的状态为断开 或闭合。起初，所有门处于关闭状态，如图表示门的断开圆圏所示， 例如断开圓圈1220。在第一步骤中，如图12B所示，通过对两个锁存器控制信号线
1202和1204施加断开信号以断开所有锁存器。接着，如图12C所示， 在输入信号线1230上将单个数据位输入到锁存器1206,并且同时地 对第一锁存器控制信号线1202施加写信号。在图12C-12G的第一序 列中，假定输入位是"1"位，将同相锁存器的断开状态视为表示布 尔值"0"。因此，在图12C中，布尔值"1"在输入信号线1230上的 输入导致锁存器1206闭合，以表示布尔值"1"。接着，如图12D所 示，在称为"t=l"的时间点上，给第一门信号线1216施加信号以将 第一门信号线控制的门置于开启状态，图12D由表示门的断开圆圏内 的互连线段(例如互连线段1240)表示。对第一锁存器控制线1202 施加读信号，并对第二锁存器控制线1204施加写信号。这导致锁存 器1206的内容输出到锁存器1210和信号线1232。因为以相似方式控 制所有其余锁存器，则在此步骤中还将锁存器1207-1209的内容输出 到锁存器1211-1213。但是，使用描述的纳米级移位寄存器实施例执 行的解复用操作是基于时间的解复用，并且因此理解为在时间t=l处， 将起初在输入信号线1230上输入的布尔值输出到信号线1232。接着， 如图12E所示，移除施加到门信号线1216的信号，并改为对门信号 线1218施加信号。因此，将第一组门1220-1223置于关闭状态，而将 第二组门1224-1226置于开启状态。对笫二锁存器控制线1204施加读 信号，并对第一锁存器控制线1202施加写信号。这导致锁存器1210 中存储的值传输到锁存器1207,并同时地将数据值输出到信号线 1233。将数据值输出到信号线1233在时间t=2处发生。这种门的交替 断开和闭合的;f莫式以及将数据从一组锁存器传输到另一组锁存器持 续进行，如图12F和12G所示，以在时间t=3处将数据值输出到信号 线1234，如图12F所示，并在时间t=4处将数据值输出到信号线1235。 图12H-12J示出将数据值"0"输入并分发到输出信号线的几个第一步 骤，这与图12C-12E所示的输入和分发数据值"1"相似。
许多操作变化是可能的。例如，可以在将数据值分发到所有锁存器和纳米线之前，中断将输入的数据值从锁存器传输到锁存器以及从 纳米线传输到纳米线，在已知无需将数据值分发到任何其余的锁存器 和纳米线的点处。换言之，可以截断分发操作以便仅将数据分发到第 一子集的锁存器和纳米线。在备选实施例中，并不将输入的数据值分 发到所有纳米线，而是通过在接收用于分发的下一个数据值之前执行 锁存器至锁存器的顺序操作，可以在仍分发前一个数据值的同时，4矣 收下一个数据值，从而同时将多个接收的数据值分发到不同的纳米 线。因此，例如可以将第一接收的数据值分发到第4个纳米线，同时 将第二接收的数据值分发到第2纳米线。 一般来说，本发明的纳米级 移位寄存器在被用作解复用器时呈现时间/空间的权衡、时间/制造成 本的权衡和时间/可靠性的权衡。针对将信号解复用到一组纳米线已经 开发了纳米级交叉杆复用器。但是，纳米线交叉杆可能占用相当大的 空间，且难以制造且成本高，而且与本发明的较小的、更直接制作的 纳米级移位寄存器相比，不够可靠。但是，混合级交叉杆解复用器可 以立即将信号分发到一组纳米线的所有纳米线，同时如上文参考图
12A-12J论述而工作的纳米级移位寄存器在一段时间上一次将信号分 发到一个纳米线。
虽然当用于输出任意和一般性无才莫式的信号时，使用纳米级移位 寄存器可以呈现判决的时间/空间的权;銜，存在如下情况本发明的纳 米级移位寄存器可以提供比传统解复用器的情况下可能达到的更有 效率的信号复用。例如，在使用两个纳米级移位寄存器来将信号从两 个方向x和y输入到纳米线交叉杆，以便更改纳米线交叉杆结点的状 态的情况中，以及在纳米线结点的期望状态呈现规则的模式，例如'T， 和"0"值的棋盘或对角线矩阵或其他此类模式的情况中，可以使用 读电压通过x方向和y方向^莫式指定来加载纳米级寄存器，然后可以 在一个步骤中通过同时对两个纳米级移位寄存器施加写电压来生成
该模式。
本发明的纳米级移位寄存器可以接合到更复杂的移位寄存器中，以便在时间上更有效率地为大数量组的纳米线分发信号。图13图示 一个此类解复用电路。在图13中，通过共享的锁存器控制和门信号
线1306-1309将四个纳米级解复用器1302-1305链接在一起。输入数 据线1310在输入上分接到四个纳米级移位寄存器的每一个。因此， 在给定的时间点上，可以通过这四个纳米级移位寄存器将输入的数据 值分发到四个不同纳米线，而不是在采用单个纳米级移位寄存器时仅 分发到一个纳米线。因此，通过采用n个纳米级移位寄存器， 一般可 以将向m个信号线分发数据值的总时间从m减少到m除以n。
虽然本发明是参考特定实施例来描述的，但是无意将本发明限于 此实施例。在本发明精神内的修改对本领域技术人员是显见的。例如， 如上文论述的，可以在表示本发明实施例的纳米级移位寄存器的多种 实施例中使用许多不同类型的锁存器。可能需要对锁存器控制信号线 施加不同的断开、读和写信号，以便初始化纳米级移位寄存器并且将 数据从一个锁存器传输到另一个锁存器，具体取决于纳米级移位寄存 器中采用的锁存器的类型。还可以采用多种不同类型的FET门。本发 明的纳米级可以制作为将数据值分发到任意数量的纳米线信号线，并 且可以组合到更复杂的纳米级和混合级逻辑电路和装置中，以导丸行这 些电路和装置所需的移位寄存器功能。锁存器控制线和门信号线的其 中之一或二者均可以制作为纳米线，而不是制作为微米级线，从而产 生纯纳米级移位寄存器。上述的混合级移位寄存器特别有用于将微米 级和亚微米级电子器件和电路与纳米级电子器件和电路接口 ，但是混 合级和纯纳米级移位寄存器可以发现多种使用和应用。
前文描述中，为了解释的目的，使用了特定术语，以便提供对本 发明的透彻理解。但是，对于本领域人员来说，显然实施本发明并不 一定需要这些特定细节。前文对本发明的特定实施例的描述是出于说 明和描述的目的来提出的。它们不意味着是穷举的或将本发明限制于 所公开的具体形式。显然，根据上面的原理，许多修改和变化都是可 能的。示出和描述这些实施例，以便最佳地解释本发明的原理和实践应用，从而使本领域技术人员能够最佳地通过适于具体应用而设想的 多种修改来利用本发明和多种实施例。本发明的范围应该由所附权利 要求及其等效物限定。
权利要求
1.一种纳米级移位寄存器，包括第一组纳米线(1010、1012、1014、1016)，所述第一组纳米线(1010、1012、1014、1016)通过第一组锁存器(1030-1033)互连到第一锁存器控制信号线(1002)；以及第二组纳米线(1011、1013、1015、1017)，所述第二组纳米线(1011、1013、1015、1017)通过第二组锁存器(1034-1037)互连到第二锁存器控制信号线(1008)，所述第二组纳米线的每个内部纳米线通过第一门信号线(1006)控制的第一组门(1023、1025、1027、1029)中的门互连到所述第一组纳米线的前一个纳米线以及通过第二门信号线(1004)控制的第二组门(1022、1024、1026、1028)中的门互连到所述第一组纳米线的下一个纳米线。
2. 如权利要求1所述的纳米级移位寄存器，其中所述第一锁存器 控制信号线(1002)、所述第二锁存器控制信号线(1008)、所述第一 门信号线(1006 )和所述第二门信号线(1004 )全部是微米级信号线、 全部是纳米级信号线、或包括微米级信号线和纳米级信号线的组合。
3. 如权利要求1所述的纳米级移位寄存器，其中每个锁存器 (1010-1017 )是滞后电阻器，所述滞后电阻器包括通过以可逆方式可切换的层与所述第一锁存器控制信号线(1002)或所述第二锁存器控 制信号线(1008 )分开的纳米线。
4. 如权利要求1所述的纳米级移位寄存器，其中每个门 (1022-1029 )是场效应晶体管，所述场效应晶体管包括通过半导体层连接到第二纳米线的第一纳米线，第一纳米线和第二纳米线以及半导 体层通过电介质绝缘层与所述第一门信号线或所述第二门信号线分 开。
5. 如权利要求1所述的纳米级移位寄存器，其中通过在所述锁存器控制信号线(1002、 1008)上输入一个或多个 信号，以将所述锁存器(1010-1017)全部置于表示两个布尔值的其中 一个布尔值的第一状态，来对所述纳米级移位寄存器初始化；以及通过将单个位数据值输入到与所述第一组锁存器(1030-1033 )的第一锁存器互连的第一纳米线，以及将一个或多个控制信号输入到 所述第一锁存器控制信号线，以将所输入的单个位数据值存^^在所述 第一锁存器中，以利用下一个单个位数据值加载所述纳米级移位寄存 器。
6. 如权利要求5所述的纳米级移位寄存器，其中操作所述纳米级 移位寄存器以通过如下操作连续地将单个位数据值输出到所述第一 纳米线之后的每个纳米线将信号输入到所述第一门信号线和所述第二门信号线(1004、 1006)的其中之一以电互连多对纳米线，每对或者多个納米线包括所 述第一组纳米线(1010、 1012、 1014、 1016)中的纳米线，所述第一 组纳米线(1010、 1012、 1014、 1016)通过所述笫一门信号线和所述 第二门信号线(1004、 1006)的其中之一控制的门(1022-1029)以可 逆方式连接到所述第二组纳米线(1011、 1013、 1015、 1017)的相邻 纳米线，以及将一个或多个控制信号输入到所述锁存器控制信号线(1002、 1008 )以便通过多对互连的纳米线将数据从所述第一组锁存器 (1030-1033 )和所述第二组锁存器(1034-1037 )的其中之一传输到 所述第一组锁存器(1030-1033 )和所述第二组锁存器(1034-1037 ) 的其中另一组。
7. 如权利要求6所述的纳米级移位寄存器，其中交替地将数据从 所述第一组锁存器(1030-1033 )中的锁存器传输到所述第二组锁存器(1034-1037 )中的后续锁存器，并从所述第二组锁存器中的锁存器传 输到所述第一组锁存器中的后续锁存器，以便按规律的间隔，将最初 置于所述第一锁存器中的数据值连续地输出到所述第一组纳米线和所述笫二组纳米线中的每个纳米线。
8. —种用于将接收的数据值分发到一组纳米线(1011-1017)中 的每个纳米线的方法，所述方法包括将所述接收的数椐值输入到纳米级移位寄存器的笫 一锁存器中；以及将信号输入到所述纳米级移位寄存器的锁存器控制信号线 (1002、 1008 )以及门信号线(1004、 1006 )，以便连续地将所述接 收的数据值输出到所述一组纳米线中的每个纳米线。
9. 如权利要求8所述的方法，其中所述納米级移位寄存器包括 第一组纳米线(1010、 1012、 1014、 1016)，所述第一组纳米线(1010、 1012、 1014、 1016)通过第一组锁存器(1030-1033 )互连到 第一锁存器控制信号线(1002);以及第二组纳米线(1011、 1013、 1015、 1017),所述第二组纳米线(1011、 1013、 1015、 1017)通过第二组锁存器(1034-1037)互连到 第二锁存器控制信号线(1008),所述第二组纳米线的每个内部纳米 线通过第一门信号线(1006)控制的第一组门(1023、 1025、 1027、 1029)中的门互连到所述第一组纳米线的前一个纳米线，以及通过第 二门信号线(1004)控制的第二組门(1022、 1024、 1026、 1028)的 中门互连到所述第一组纳米线的下一个纳米线。
10. 如权利要求9所述的方法，其中将所述接收的数据值输入到纳米级移位寄存器的第 一锁存 器中还包括；在所述锁存器控制信号线(1002、 1008 )上输入一个或多个信号 以将所述锁存器全部置于表示两个布尔值的其中一个布尔值的笫一 状态；以及将所述接收的数据值输入到与所述第一组锁存器(1030-1033 ) 中的第 一锁存器互连的第 一纳米线，以及将一个或多个控制信号输入 到所述第一锁存器控制信号线(1002),以将所接收的数据值存储在所述第一锁存器中，以及其中将信号输入到所述纳米级移位寄存器的锁存器控制信号线(1002、 1008 )和门信号线(1004、 1006),以便连续地将所述接收 的数据值输出到所述一组纳米线(1011-1017)的每个纳米线还包括交 替地将信号输入到所述第一门信号线(1006)以电互连多对纳米线， 每对或者多个纳米线包括所述第一组纳米线(1010、 1012、 1014、 1016) 中的纳米线，所述第一组纳米线(1010、 1012、 1014、 1016)通过所 述第一门信号线(1006)控制的门以可逆方式连接到所述第二组纳米 线(1011、 1013、 1015、 1017)中的后续纳米线，以及将一个或多个 控制信号输入到所述锁存器控制信号线(1002、 1008 )，以便通过多 对互连的纳米线将数据从所述第一组锁存器(1030-1033 )传输到所述 第二组锁存器(1034-1037)，以及将信号输入到所述笫二门信号线(1004)以电互连多对纳米线， 每对或者多个纳米线包括所述第二组纳米线(1011、 1013、 1015、 1017) 中的纳米线，所述第二组纳米线(1011、 1013、 1015、 1017)通过所 述第二门信号线(1004)控制的门(1022-1029)以可逆方式连接到所 述第一组纳米线(1010、 1012、 1014、 1016)的后续纳米线，以及将 一个或多个控制信号输入到所述锁存器控制信号线(1002、 1008)， 以便通过多对互连的纳米线将数据从所述第二组锁存器(1034-1037) 传输到所述第一组锁存器(1030-1033 )。
全文摘要
本发明的一个实施例是可以在某些纳米级和混合级逻辑电路中用于将输入信号分发到逻辑电路的个别纳米线(1011-1017)的纳米级移位寄存器。在描述的实施例中，纳米级移位寄存器包括两个纳米级锁存器(1030-1037)串联，每个串联由共用锁存器控制信号来控制。锁存器(1030-1033)的每个串联的内部锁存器交替地通过两个门串联(1023、1025、1027、1029、1022、1024、1026、1028)与另一个串联(1034-1037)的前一个锁存器和另一个串联的下一个锁存器互连，每个门串联由门信号线(1006和1004)控制。
文档编号G11C19/00GK101292300SQ200680039080
公开日2008年10月22日 申请日期2006年7月21日 优先权日2005年10月21日
发明者G·S·斯尼德, P·J·屈克斯 申请人:惠普开发有限公司