专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，特别涉及可以改写的非易失性半导体存储装置。
背景技术：
在现有技术的非易失性半导体存储装置中，图9～11所示的那种可以改写的非易失性半导体存储装置，已经广为人知(参照专利文献1；现有技术例1)。现有技术涉及的非易失性半导体存储装置，在存储单元阵列中，具有第1扩散区域107、选择栅103、第2扩散区域(图9的121)、浮置栅106和控制栅111(参照图9、10)。
第1扩散区域107，在基板101的表面，沿着一个方向延伸，相互离开地并列设置。第1扩散区域107，被作为局部的位线(LB)使用。选择栅103(SG)，隔着绝缘膜102，设置在相邻的第1扩散区域107之间的区域的基板101上，沿着第1扩散区域107的延伸方向延伸。第2扩散区域(图9的121)，设置在选择区域外的选择栅103下的基板101的表面，在选择区域外的两外侧，向着和选择栅103交叉的方向延伸。第2扩散区域(图9的121)，被作为共同源极(CS)使用。浮置栅106(FG)，是存储节，隔着绝缘膜102，设置在第1扩散区域107和选择栅103之间的区域，从对于平面而言的法线方向看，成为岛状的排列。控制栅111(CG)，隔着绝缘膜108，设置在浮置栅106和选择栅103上，相互离开地并列设置，向着和选择栅103交叉的方向延伸。控制栅111，被作为字线使用。
位于选择栅103两侧的第1扩散区域107中的一个第1扩散区域107、浮置栅106、控制栅111和选择栅103，构成第1单位单元；位于选择栅103两侧的第1扩散区域107中的另一个第1扩散区域107、浮置栅106、控制栅111和选择栅103，构成第2单位单元。第1扩散区域107在多个单位单元中共有。在该非易失性半导体存储装置中，向选择栅103施加正电压后，在选择区域外的选择栅103下的基板101的表面，形成反转层120。
施加给第1扩散区域107、选择栅103、第2扩散区域121、控制栅111、基板101(阱101a)的电压，被半导体存储装置中的周边电路的一部分——驱动电路控制。
选择栅103，在一个消去块123内，具有一对SG0及SG1(参照图11)。SG0及SG1，从对于平面而言的法线方向看，分别梳状形成，SG0的梳齿部分，在SG1的梳齿间隙中，隔开规定的间隔配置，SG1的梳齿部分，则在SG0的梳齿间隙中，隔开规定的间隔配置。SG0及SG1，与消去块123内所有的单位单元电连接。因此，消去块123由多个单位单元构成，是由在进行消去动作时，同时被浮置栅106拉出电子的所有的单位单元构成的块(关于消去动作，将在后文讲述)。这种消去块123，在一个半导体存储装置中存在多个。
接着，使用附图，讲述现有技术例1涉及的非易失性半导体存储装置的动作。图12是为了讲述现有技术例1涉及的非易失性半导体存储装置的读出动作的示意图。图13是为了讲述现有技术例1涉及的非易失性半导体存储装置的写入动作的示意图。图14是为了讲述现有技术例1涉及的非易失性半导体存储装置的第1消去动作的示意图。图15是为了讲述现有技术例1涉及的非易失性半导体存储装置的第2消去动作的示意图。
参照图12，在读出动作中，在浮置栅106中没有积蓄电子的状态(消去状态；阈值电压低)下，向控制栅111、选择栅103、第2扩散区域(图9的121)施加正电压后，电子e就从第1扩散区域107出发，在浮置栅106正下方的沟道中行走，而且在选择栅103下形成的反转层120中行走，向第2扩散区域(图9的121)移动。另一方面，在浮置栅106中积蓄电子的状态(写入状态；阈值电压低)下，即使向控制栅111、选择栅103、第2扩散区域(图9的121)施加正电压，也由于在浮置栅106下没有沟道，所以电子e不能流动。电子是否流动，通过判断数据(0/1)后进行读出。
参照图13，在写入动作中，向控制栅111、第1扩散区域107施加正的高电压，向第2扩散区域(图9的121)施加选择栅103的存储单元中1μA的电流流动程度的正的低电压后，电子e就从第2扩散区域(图9的121)出发，在选择栅103下形成的反转层120中行走，流入第1扩散区域107。这时，由于一部分电子e在选择栅103和浮置栅106的边界的电场的作用下，具有高能，所以通过浮置栅106下的绝缘膜105(通道氧化膜)，注入浮置栅106。
参照图14，在第1消去动作中，向控制栅111施加负的高电压、向基板101(阱101a)施加正的高电压。例如向控制栅111施加电压Vcg＝-9v、向基板101(阱101a)施加电压Vsub＝9v，使选择栅103及第2扩散区域(图9的121)成为开路状态(open)。这样，电子e就被基板101(阱101a)从浮置栅106拉出。
参照图15，在第2消去动作中，向控制栅111施加负的高电压、向选择栅103施加正的电压。例如向控制栅111施加电压Vcg＝-9v、向选择栅103施加电压Vsg＝3v，使第1扩散区域107、基板101(阱101a)及第2扩散区域(图9的121)成为开路状态(open)。这样，电子e就被选择栅103从浮置栅106拉出。
此外，消去动作在消去块(图11的123)内统一进行，对于阈值电压Vt低于消去下限值的位，进行写回(写入)动作。 专利文献1日本国特开2005-51227号公报 可是，伴随着存储器单元的细微化，存储器单元的特性的离差(不一致性)增大后，进行统一的消去时的阈值电压Vt的离差就要变大，有可能不能确保足够的动作冗余(写入状态(参照图16(A))和消去状态(参照图16(C))的阈值电压Vt之差)。另外，如果为了确保足够的动作冗余而降低消去电平，那么消去块内的许多任意的存储器单元，就有可能成为耗尽状态(阈值电压Vt成为0V以下；参照图16(B))，而不能选择性地进行写回动作，不能进行动作。在选择位线上的非选择字线的存储单元成为耗尽状态的情况下，写回(write-back)动作时，因电流通过该耗尽状态的单元流动，所以即使在选择位线上施加电压位线电压也不会上升，就无法对写回对象单元进行写回动作。
发明内容
本发明的主要课题，是即使存储器单元被细微化，也能确保足够的动作冗余。
在本发明的观点中，在半导体存储装置中，其特征在于具备存储节(该存储节设置在基板上)、控制栅(该控制栅配置在所述存储节之上)、驱动电路(该驱动电路控制施加给所述基板及所述控制栅的电压)；所述驱动电路，在改写动作之际，控制所述电压，从而进行将与选择的控制栅连接的位，置于包含耗尽状态的低阈值电压状态的第1控制，和按照所述位，设定成所需的增强状态的低阈值电压状态或高阈值电压状态的第2控制。
采用本发明第1～9的半导体存储装置后，能够使低阈值电压分布狭窄，确保动作冗余，提高可靠性。其理由是由于除了被选择的控制栅(字线)的单元(位)以外，不成为耗尽状态，所以能够采用可以选择位的电子注入方式，将低阈值电压状态、高阈值电压状态的两者，调整、设定成各位的阈值电压。
图1是示意性地表示本发明的第1实施方式涉及的半导体存储装置的结构的局部平面图。
图2是示意性地表示本发明的第1实施方式涉及的半导体存储装置的结构的图1的X-X’之间的局部剖面图。
图3是为了讲述本发明的第1实施方式涉及的半导体存储装置从初始状态向L’状态变化的动作的第1例的示意图。
图4是为了讲述本发明的第1实施方式涉及的半导体存储装置从初始状态向L’状态变化的动作的第2例的示意图。
图5是为了讲述本发明的第1实施方式涉及的半导体存储装置从L’状态向H/L状态变化的动作的第1例的示意图。
图6是为了讲述本发明的第1实施方式涉及的半导体存储装置从L’状态向H/L状态变化的动作的第2例的示意图。
图7是为了讲述本发明的第1实施方式涉及的半导体存储装置的检验动作的示意图。
图8是表示本发明的第1实施方式涉及的半导体存储装置的存储器单元中的阈值电压分布的示意图，(A)是H状态，(B)是L’状态，(C))是L状态。
图9是示意性地表示现有技术例1涉及的半导体存储装置的结构的局部平面图。
图10是示意性地表示现有技术例1涉及的半导体存储装置的结构的图9的Y-Y’之间的局部剖面图。
图11是示意性地表示现有技术例1涉及的半导体存储装置的消去块中的选择栅的结构的局部平面图。
图12是为了讲述现有技术例1涉及的非易失性半导体存储装置的读出动作的示意图。
图13是为了讲述现有技术例1涉及的非易失性半导体存储装置的写入动作的示意图。
图14是为了讲述现有技术例1涉及的非易失性半导体存储装置的第1消去动作的示意图。
图15是为了讲述现有技术例1涉及的非易失性半导体存储装置的第2消去动作的示意图。
图16是表示现有技术例1涉及的半导体存储装置的存储器单元中的阈值电压分布的示意图，(A)是H状态，(B)是耗尽状态，(C))是L状态。
具体实施例方式(第1实施方式)下面，参照附图，讲述本发明的第1实施方式涉及的半导体存储装置。图1是示意性地表示本发明的第1实施方式涉及的半导体存储装置的结构的局部平面图。图2是示意性地表示本发明的第1实施方式涉及的半导体存储装置的结构的图1的X-X’之间的局部剖面图。
第1实施方式涉及的半导体存储装置，是每个单元存储2比特信息非易失性半导体存储装置。半导体存储装置，具有基板1、绝缘膜2、选择栅3、绝缘膜4、绝缘膜5、浮置栅6、第1扩散区域7、绝缘膜8、绝缘膜9、控制栅11、第2扩散区域(图1的21)。半导体存储装置中的一个单位单元，如图2中的点划线所示，由一个第1扩散区域7、一个浮置栅6、控制栅11和选择栅3构成。半导体存储装置中的2比特单元，将一个选择栅3作为共同、将2个单位单元作为轴对称地配置后构成。就是说，在图2中，2比特单元的另一个单位单元由一个第1扩散区域7、一个浮置栅6、控制栅11和选择栅3构成。
基板1是P型硅基板。基板1在选择栅3及浮置栅6之下具有阱1a。阱1a是P-型硅基板。阱1a又称作“共同源极扩散区域”。
在基板1中，成为连接第1扩散区域7和第2扩散区域21的通路的沟道，作为从上看基板1时的形状，具有与选择栅3的平面形状关联，沿着规定的一个方向，从一个第2扩散区域21侧延伸的第1路径L，从一个第2扩散区域21侧延伸的第1路径L的端部曲折，沿着与第1方向构成规定的角度(例如直角)的第2方向，延伸到第1扩散区域7侧为止的第2路径S。第1路径L中的单元区域内的选择栅3下的通道，在向选择栅3施加正电压时，形成反转层20。在第2路径S中，浮置栅6下也作为通道使用区域。
绝缘膜2设置在选择栅3和基板1之间。在绝缘膜2中，例如能够使用硅氧化膜。绝缘膜2又称作“选择栅绝缘膜”。
选择栅3，是在绝缘膜2上设置的导电膜。在选择栅3中，例如能够使用多晶硅。选择栅3例如和现有技术例1(参照图11)一样，在一个消去块123内，具有一对SG0及SG1。SG0及SG1，从对于平面而言的法线方向看，分别梳状形成，SG0的梳齿部分，在SG1的梳齿间隙中，隔开规定的间隔配置，SG1的梳齿部分，则在SG0的梳齿间隙中，隔开规定的间隔配置。SG0及SG1，与消去块123内所有的单位单元电连接。此外，选择栅3只要是能够将从对于平面而言的法线方向看，设置在第1扩散区域7的两邻的各选择栅控制成不同的施加电压的结构，那么在一个消去块123内分割成3个以上也行。
绝缘膜4设置在选择栅3上(参照图2)。在绝缘膜4中，例如能够使用硅氧化膜、硅氮化膜。
绝缘膜5设置在绝缘膜4的侧壁、选择栅3的侧壁、绝缘膜2的侧壁、基板1上和浮置栅6之间。在绝缘膜5中，例如能够使用硅氧化膜(参照图2)。绝缘膜5又称作“隧道氧化膜”。
浮置栅6是存储节，隔着绝缘膜5，设置在由选择栅3及绝缘膜4的层叠体构成的选择栅结构的两侧(参照图2)。在浮置栅6中，例如能够使用多晶硅。从断面上看，浮置栅6侧壁状形成(参照图2)，从平面方向看，则成为岛状的排列(参照图1)。也可以取代浮置栅6，作为捕获(trap)型的存储节使用。
第1扩散区域7，是设置在基板1的规定区域(相邻的浮置栅6之间)的n+型扩散区域，沿着选择栅3(的梳齿部分)延伸的方向设置(参照图1、图2)。第1扩散区域7和选择栅3的关系，在写入时，成为单元晶体管的漏极区域；在读出时成为源极区域。第1扩散区域7，又称作“局部的(local)位线”。
绝缘膜8，是设置在浮置栅6和控制栅11之间的绝缘膜(参照图2)。在绝缘膜2中，例如能够使用由具有高绝缘性、介电常数高、宜于薄膜化的硅氧化膜8a、硅氮化膜8b、硅氧化膜8c构成的ONO膜。
绝缘膜9，是设置在绝缘膜8和第1扩散区域7之间的绝缘膜(参照图2)。在绝缘膜9中，例如能够使用热氧化后的硅氧化膜(热氧化膜)或CVD法成膜的硅氧化膜。
控制栅11，沿着和选择栅3的长度方向正交的方向延伸，和选择栅3立体交叉(参照图1)。控制栅11，在和选择栅3的立体交叉部，与在选择栅3的上层设置的绝缘膜8的上面相接(参照图2)。控制栅11，隔着绝缘膜5、浮置栅6及绝缘膜8，设置在由选择栅3及绝缘膜4的层叠体构成的选择栅结构的两侧(参照图2)。控制栅11由导电膜构成，例如能够使用多晶硅。可以在控制栅11的表面，设置高熔点金属硅化物(未图示)，作为低电阻化的结构。控制栅11，成为字线。
第2扩散区域21，是n+型扩散区域，成为单元晶体管的源/漏区域(参照图1)。第2扩散区域21，在单元区域外，朝着和选择栅3的长度方向正交的方向延伸，和选择栅3立体交叉。第2扩散区域21，在和选择栅3的立体交叉部中，在与在选择栅3的下层设置的绝缘膜2正下方的基板1的表层形成(未图示) 驱动电路22，是周边电路的一部分，在控制施加给第1扩散区域7、选择栅3、控制栅11、基板1(阱1a)的电压的同时，检验存储器单元的阈值电压。驱动电路22的电压控制，至少在改写动作中和现有技术例1涉及的非易失性半导体存储装置的驱动电路的电压控制不同。在驱动电路中，包含读出放大器、基准单元、译码器等。此外，关于驱动电路22的改写动作中的电压控制、检验，将在后文讲述。
此外，第1实施方式涉及的半导体存储装置，除了驱动电路22外，和现有技术例1涉及的非易失性半导体存储装置的结构相同。另外，第1实施方式涉及的半导体存储装置，从阱1a的形成到控制栅11的形成，能够采用和现有技术例1涉及的非易失性半导体存储装置的制造方法相同的制造方法制造。
接着，使用附图，讲述第1实施方式涉及的半导体存储装置的动作。图3是为了讲述本发明的第1实施方式涉及的半导体存储装置从初始状态向L’状态变化的动作的第1例的示意图。图4是为了讲述本发明的第1实施方式涉及的半导体存储装置从初始状态向L’状态变化的动作的第2例的示意图。图5是为了讲述本发明的第1实施方式涉及的半导体存储装置从L’状态向H/L状态变化的动作的第1例的示意图。图6是为了讲述本发明的第1实施方式涉及的半导体存储装置从L’状态向H/L状态变化的动作的第2例的示意图。图7是为了讲述本发明的第1实施方式涉及的半导体存储装置的检验动作的示意图。在这里，“L”表示增强状态(Vt＞0)的低阈值电压状态的单元，“H”表示高阈值电压状态的单元，“L’”表示包含耗尽状态(Vt≤0)的低阈值电压状态的单元。另外，初始状态只要各单元的阈值电压状态不处于低阈值电压的下限以下(例如耗尽状态)，则既可以是高阈值电压状态，也以是低阈值电压状态。
先讲述从初始状态向H/L状态变化的改写动作。在这里，以初始状态是H、H状态为例，进行讲述。
首先，进行浮置栅6的电子拉出动作。参照图3，向消去块中的一个控制栅11施加负电压、向选择栅3施加正电压。例如向控制栅11(CGn)施加电压V CGn＝-9v、向选择栅3(SG0、SG1)施加电压VSG0＝VSG1＝9v，使第1扩散区域7(LB1、LB2、LB3)及基板1成为开路状态(open)。这样，电子e就被选择栅3通过浮置栅6侧壁的通道氧化膜5，从选择的控制栅11(CGn)下的所有的浮置栅6拉出，选择的控制栅11(CGn)下的所有的浮置栅6涉及的单元，成为包含耗尽状态的低阈值电压状态。
此外，进行电子拉出动作之际，可以取代图3的那种电压控制，如图4所示，向消去块中的一个控制栅11施加负电压、向基板1施加正的高电压。例如向控制栅11(CGn)施加电压VCGn＝-9v、向基板1施加电压Vsub＝VSG1＝5v，使第1扩散区域7(LB1、LB2、LB3)及选择栅3成为开路状态(open)。这样，电子e就被基板1通过浮置栅6下的通道氧化膜5，从选择的控制栅11(CGn)下的所有的浮置栅6拉出，选择的控制栅11(CGn)下的所有的浮置栅6涉及的单元，成为包含耗尽状态的低阈值电压状态。
使单元成为耗尽状态后，进行浮置栅6的电子注入动作。参照图5，向耗尽状态的单元涉及的控制栅11(例如CGn)、规定的第1扩散区域7(例如LB2)施加正的高电压，向规定的选择栅3(例如SG0)施加在存储器单元中有1μA的电流流动程度的正的低电压，向第1扩散区域7(LB3)施加接地电位。例如向控制栅11(CGn)施加电压VCG＝9V，向成为漏极侧的第1扩散区域7(LB2)施加电压V LB2＝5V，向选择栅3施加阈值电压(或比阈值电压高的规定的电压；1V)，向成为源极侧的第1扩散区域7(LB3)及基板1施加接地电位(GND＝0V)。这样，电子e就与浮置栅6(FG5)下的沟道的数据状态无关，在选择栅3(SG0)下形成的沟道中行走，在浮置栅6(FG4)下的沟道中行走，从第1扩散区域7(LB2)流入第1扩散区域7(LB2)。这时，由于一部分电子e在选择栅3(SG0)和浮置栅6(FG4)的边界的电场的作用下，具有高能，所以通过浮置栅6(FG4)下的隧道氧化膜5，注入浮置栅6(FG4)。这样，能够设定成所需的增强状态的低阈值电压状态或高阈值电压状态。
此外，进行电子注入动作之际，可以取代图5的那种电压控制，如图6所示，向耗尽状态的单元涉及的控制栅11(例如CGn)、规定的第1扩散区域7(例如LB2)施加正的高电压，向规定的选择栅3(例如SG0)施加在存储器单元中有1μA的电流流动程度的正的低电压，向第2扩散区域7(图1的21)施加接地电位。例如向控制栅11(CGn)施加电压V CG＝9V，向选择栅3(SG0)施加电压VSG0＝阈值电压(或比阈值电压高的规定的电压；1V)，向成为漏极侧的第1扩散区域7(LB2)施加电压V LB2＝5V，向成为源极侧的第2扩散区域21(埋入扩散层)及基板1施加接地电位(GND＝0V)。这样，电子e就在选择栅3(SG0)下形成的反转层20中行走，在浮置栅6(FG4)下的沟道中行走，从第2扩散区域(图1的21)流入第1扩散区域7(LB2)。这时，由于一部分电子e在选择栅3(SG0)和浮置栅6(FG4)的边界的电场的作用下，具有高能，所以通过浮置栅6(FG4)下的隧道氧化膜5，注入浮置栅6(FG4)。这样，能够设定成所需的增强状态的低阈值电压状态或高阈值电压状态。
在这里，在电子注入动作中施加电压时，分作2次以上的脉冲后施加，对FG4进行检验，使其与所需的阈值电压一致。施加脉冲和检验交替进行。在检验中，参照图7，向消去块中的一个控制栅11施加负电压、向选择栅3施加正电压。例如向选择的控制栅11(CGn)施加5V(非选择的控制栅11(CG1、CG2等)施加0V)，向第2扩散区域(图1的21；CS)施加1.4V，向第1扩散区域7(LB1、LB2、LB3等)施加0V，利用与第1扩散区域7(LB1、LB2、LB3等)相接的驱动电路(图1的22)内的读出放大器(未图示)，比较FG4的阈值电压状态、驱动电路(图1的22)内的基准单元(未图示)，判定电子e是否流入FG4之下，FG3的阈值电压是否达到目标靶的电压。在电子e没有流入FG4之下的阶段，就判定FG4的阈值电压达到目标靶的电压，结束施加脉冲。通过该动作，能够将FG4设定成所需的增强状态的低阈值电压状态或高阈值电压状态(参照图8(B))。另外，即使存储器单元的特性有离差，也能够使其与所需的阈值电压状态一致。
然后，对在耗尽状态中没有进行电子注入动作的其它单元，进行电子注入动作，从而设定成所需的增强状态的低阈值电压状态或高阈值电压状态。规定的控制栅11(例如CGn)涉及的所有的单元的设定结束后，就对别的控制栅11(例如CGn+1)进行电子拉出动作、电子注入动作。
此外，上述动作可以按照块内的每个字码结束动作。另外，还可以在消去块内，按照控制栅11的每一个，在进行了所有的单元的电子拉出动作后，再进行电子注入动作。
采用第1实施方式后，能够使低阈值电压分布狭窄，确保动作冗余，提高可靠性。其理由是由于除了被选择的控制栅11(字线)的单元(位)以外，不成为耗尽状态，所以能够采用可以选择位的电子注入方式，将低阈值电压状态、高阈值电压状态的两者，调整、设定成各位的阈值电压。
此外，在第1实施方式中，成为具有选择栅、局部的位线等的结构。但是如果能够以字线单位实施电子拉出动作，按照各位实施电子注入动作，那就可以采用没有选择栅、局部的位线等的结构。
权利要求
1.一种半导体存储装置，其特征在于，具备存储节，该存储节设置在基板上；控制栅，该控制栅配置在所述存储节之上；以及驱动电路，该驱动电路控制施加在所述基板及所述控制栅上的电压，所述驱动电路，在进行改写动作时，通过控制所述电压，从而进行使与选择的控制栅连接的位，成为包含耗尽状态的低阈值电压状态的第1控制，和设定成按照各所述位所需的增强状态的低阈值电压状态或高阈值电压状态的第2控制。
2.如权利要求1所述的半导体存储装置，其特征在于具备在与配置有所述存储节的第1区域邻接的第2区域配置的选择栅；所述驱动电路，控制施加在所述选择栅上的电压。
3.如权利要求1所述的半导体存储装置，其特征在于具备在与配置有所述存储节的第1区域邻接的第3区域配置的局部的位线；所述驱动电路，控制施加在所述局部的位线上的电压。
4.如权利要求2所述的半导体存储装置，其特征在于具备在与配置有所述存储节的第1区域邻接的第3区域配置的局部的位线；所述驱动电路，控制施加在所述局部的位线上的电压。
5.如权利要求1所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第1控制时，分别对所述控制栅施加负电压、对所述基板施加正电压，从而将电子从所述存储节向所述基板拉出。
6.如权利要求2所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第1控制时，分别对所述控制栅施加负电压、对所述基板施加正电压，从而将电子从所述存储节向所述基板拉出。
7.如权利要求3所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第1控制时，分别对所述控制栅施加负电压、对所述基板施加正电压，从而将电子从所述存储节向所述基板拉出。
8.如权利要求2所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第1控制时，分别对所述控制栅施加负电压、对所述选择栅施加正电压，从而将电子从所述存储节向所述选择栅拉出。
9.如权利要求3所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第1控制时，分别对所述控制栅施加负电压、对所述选择栅施加正电压，从而将电子从所述存储节向所述选择栅拉出。
10.如权利要求5所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第2控制时，通过控制所述电压，从而向所述存储节选择性地注入电子。
11.如权利要求8所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第2控制时，通过控制所述电压，从而向所述存储节选择性地注入电子。
12.如权利要求10所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第2控制时，将电压分作2次以上的脉冲后施加，对所述存储节进行检验，使其与所需的阈值电压一致。
13.如权利要求11所述的半导体存储装置，其特征在于所述驱动电路，在进行所述第2控制时，将电压分作2次以上的脉冲后施加，对所述存储节进行检验，使其与所需的阈值电压一致。
14.如权利要求1所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的一个所述控制栅进行所述第1控制后，对该一个所述控制栅进行所述第2控制。
15.如权利要求2所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的一个所述控制栅进行所述第1控制后，对该一个所述控制栅进行所述第2控制。
16.如权利要求3所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的一个所述控制栅进行所述第1控制后，对该一个所述控制栅进行所述第2控制。
17.如权利要求1所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的所有的所述控制栅进行所述第1控制后，对任意的所述控制栅进行所述第2控制。
18.如权利要求2所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的所有的所述控制栅进行所述第1控制后，对任意的所述控制栅进行所述第2控制。
19.如权利要求3所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的所有的所述控制栅进行所述第1控制后，对任意的所述控制栅进行所述第2控制。
20.如权利要求14所述的半导体存储装置，其特征在于所述驱动电路，对规定的块内的所有的所述控制栅进行所述第1控制后，对任意的所述控制栅进行所述第2控制。
全文摘要
一种半导体存储装置，具备选择栅(3)，该选择栅(3)设置在基板(1)上；浮置栅(6)，该浮置栅(6)设置在与第1区域邻接的第2区域上；第1扩散区域(7)，该第1扩散区域(7)设置在与第2区域邻接的第3区域上；驱动电路(22)，该驱动电路(22)控制施加给基板(1)、选择栅(3)、第1扩散区域(7)及控制栅(11)的电压。驱动电路(22)，在改写动作之际，控制电压，从而进行将与选择的控制栅(11)连接的位，置于包含耗尽状态的低阈值电压状态的第1控制，和按照各位，设定成所需的增强状态的低阈值电压状态或高阈值电压状态的第2控制。即使存储器单元被细微化，也能确保足够的动作冗余。
文档编号G11C16/04GK101022116SQ20071000529
公开日2007年8月22日 申请日期2007年2月14日 优先权日2006年2月14日
发明者金森宏治 申请人:恩益禧电子股份有限公司