专利名称：高密度半导体器件的制作方法
技术领域：
4^Hf涉及一种高密度半导体器件，且更具体地，涉及一种能够使将 数据加栽至全局输入/输出(I/O)线所消耗的时间降低的高密度半导体器 件。
背景技术：
一般来说，DRAM的密度越高，芯片尺寸就越大，导致DRAM特性 的劣化。特别是，如果DRAM具有至少8个排组(bank)，则会大大地延 长全局输"输出(global input/output， GIO)线的长度，并且延长的GIO 线会增加GIO线的加栽时间，导致地址存取时间(tAA)特性的劣化。
通常，在从DRAM读取数据的情况下，单元数据由列选择信号来选 择，并由主放大器来进行放大，接着被加载至全局输^/输出(GIO)线。然 而，如果GIO线的长度较长，则要消耗长时间和大量电流信号以便经由 长GIO线来传输数据，使得读取或者写入操作特性不可避免地劣化。长 GIO线的典型实例就是2GDDR2 DRAM，因为包括8个排组的2GDDR2 DRAM必须共享8个排组，所以其具有约42000nm的长度。
发明内容
根据本发明的一个方面，提供了一种高密度半导体器件，其包括第 一输入/输出线，其在储存有数据的核心区域上连接于多个排组，以便其 传送数据；第二输^/输出线，其在周边区域(Peri-area)连接至能够执行数 据输入/输出操作的数据垫，以便其传送数据；第一中继器，连接在第一 输X/输出线和第二输"输出线之间，用于响应于由读取命令所使能的读 取使能信号，而将第一输X/输出线的数据传送至第二输A/输出线；以及 第二中继器，连接在第一输^/输出线和第二输^/输出线之间，用于响应 于由写入命令所使能的写入使能信号，而将第二输入/输出线的数据传送 至第一输"输出线。
优选地，第一中继器包括延迟部件，用于将读取使能信号延迟一预 定时段；传输部件，緩冲第一输入/输出线的信号，并且响应于延迟部件 的输出信号而传送緩沖的第一输入/输出线信号；以及緩冲器部件，用于 緩冲来自传输部件的信号，并且将緩冲的信号输出至第二输^/输出线。
优选地，传输部件包括緩沖器，用于緩沖第一输"输出线信号； 第一传输元件，用于响应于延迟部件的输出信号，而传输緩沖器的输出信 号作为上拉信号；以及第二传输元件，用于响应于延迟部件的输出信号， 而传输緩冲器的输出信号作为下拉信号。
优选地，緩冲器部件包括上拉元件，用于接收上拉信号，并使用接 收的上拉信号来上拉驱动第二输入/输出线；以及下拉元件，用于接收下 拉信号，并使用接收的下拉信号来下拉驱动第二输^/输出线。
优选地，第一中继器包括上拉元件，用于响应于延迟部件的输出信 号而上拉驱动上拉信号；以及下拉元件，用于响应于延迟部件的输出信号 而下拉驱动下拉信号。
优选地，第二中继器包括延迟部件，用于将写入使能信号延迟一预 定时段；传输部件，响应于延迟部件的输出信号而緩冲第二输入/输出线 的信号，并且传送緩冲的第二输入/输出线信号；以及緩冲器部件，用于 緩冲来自传输部件的信号，并将緩沖的信号输出至笫一输^/输出线。
根据本发明的另一个方面，提供了一种高密度半导体器件，其包括 第 一输入/输出线，其在储存有数据的核心区域上连接于多个排组中的一 些排组，以便其传送数据；第二输/v/输出线，在周边区域连接至能够执 行数据输入/输出操作的数据垫，以便传送数据；以及中继器，连接至第 一输A/输出线和第二输A/输出线之间，用于通过响应于由读取或写入命 令所使能的使能信号，而在第一输"输出线和第二输/v/输出线之间交换 数据。
根据本公开的高密度半导体器件包括全局输入/输出线中继器，其将 用于核心区域的全局输入/输出线与用于周边区域的全局输入/输出线分 开，并且由包括排组信息的脉冲信号来进行操作，因此可以降低因加栽输 入/输出线的数据所消耗的时间。此外，上述高密度半导体器件允许多个 排组共享全局输7W输出线，因此可以降低必要的全局输^/输出线的数量。
根据;^^开的高密度半导体器件将核心区域的第 一全局输入/输出线 (LGIO)与周边区域的第二全局输A/输出线(MGI0)分开，并且降低全局
输X/输出线(GIO)的总长度，因此也可以降低经由全局输/V输出(GIO)线 来执行数据转移所需的时间和电流。
高密度半导体器件包括位于第 一全局输"输出线(LGIO)和第二全局 输A/输出线(MGIO)之间的中继器，使得中继器可根据读取或者写入命令 而在第一全局输7W输出线(LGIO)和第二全局输7W输出线(MGIO)之间交 换数据。在读取或者写入操作期间，可以在第一全局输"输出线(LGIO) 和第二全局输7W输出线(MGIO)之间交换数据。因此，不必对每一个读取 /写入操作都使用第 一全局输入/输出线(LGIO)以及第二全局输入/输出线 (MGIO),从而减小芯片的尺寸。
根据以下结合附图的详细描述，将更清楚地理解本公开的上述和其他 目的、特征及其他优点。
闺1是说明根据4^^开的优选实施例的高密度半导体器件的电路图2是说明根据>^>开的优选实施例的用于读取数据的读取用GIO 线中继器的电路图3是说明根据>^>开的优选实施例的用于写入数据的写入用GIO 线中继器的电路图；以及
图4是说明根据^/>开的优选实施例的当从高密度半导体器件读取 数据时输出数据的过程的时序图。
具体实施例方式
现在将参考附图来详细描述本公开的优选实施例。在附图中，相同或 者相似的元件由相同的参考数字指示，即使它们是在不同的附图中被描 述。在以下描述中，当对在此并入的公知功能及配置的详细说明可能造成 ^/>开的主题不清楚时，将省略该详细说明。
图l是说明根据本公开的优选实施例的高密度半导体器件的电路图。 更详细而言，图1示出包括8个排組、用以执行4位预取(prefetch)操作 的2GDDR2 DRAM。
参考图1，根据本公开的高密度半导体器件包括第一全局输"输出
线(LGIO)，其在包含数据的核心区域上连接至第一至第八排组(Bank 0 ~ 7)，以^更其传送数据；第二全局输A/输出线(MG10)，其在装^^有控制电 路的周边区域连接至能够执行数据输入/输出(1/0)操作的数据垫(DQ)，以 便其传送数据；以及第一至第四中继器l~4(GIO Reps),其连接在第一 全局输入/输出线(LGIO)以及第二全局输入/输出线(MGIO)之间，并响应 于由读取命令所使能的第 一使能信号(MGIO一P)或由写入命令所使能的 第二使能信号(LGI0—P)，而在第一全局输^/输出线(LGIO)以及第二全局 输7W输出线(MGIO)之间交换数据。
第一全局输^/输出线(LGIO)在装备有存储单元的核心区域上连接至 第 一至第八排组(Bank 0 ~ 7)以及第 一至第四中继器(l ~ 4)。更详细而言， 连接在第一排组(Bank O)以及第二排组(Bank l)之间的第一全局输入/输 出线(LGIO)连接至第一中继器(l)。连接至第三以及第四排组(Bank2 3) 的第一全局输入/输出线(LGIO)连接至第二中继器2。连接在第五排组 (Bank 4)以及第六排组(Bank 5)之间的第一全局输7W输出线(LGIO)连接 至第三中继器3。连接至第七以及第八排组(Bank 6~7)的第一全局输/v/ 输出线(LGIO)连接至第四中继器4。
笫二全局输>^/输出线(MGIO)连接至用于控制存储单元的控制电路， 并在周边区域上连接至第一至第四中继器(l 4)以及数据垫(DQ)，使得其 接收来自数据垫(DQ)的数据或者将数据输出至数据垫(DQ)，周边区域不 仅包括用于控制存储单元的控制电路，还包括用于数据输入/输出(i/o)操 作的数据垫(DQ)。
根据本公开的上述全局输入/输出(GIO)线被分成第 一全局输入/输出 线(LGIO)以及第二全局输入/输出线(MGIO)，使得第 一全局输入/输出线 (LGIO)位于核心区域，且第二全局输^输出线(MGIO)位于周边区域。因 此，可使第一全局输入/输出线(LGIO)的长度降至最大值约8000pm，且 可使第二全局输A/输出线(MG10)的长度降至最大值约8000nm，从而可 以降低经由全局输V输出(GIO)线来执行数据转移所需的时间和电流。
根据^L^开的2G DDR2 DRAM包括每个排组8个主放大器输出信 号。如果2G DDR2 DRAM执行4位预取操作，则并行处理4个数据单位， 所以需要32个第一全局输yV/输出线(LGIO)以及32个第二全局输"输出 线(MGIO)来并行处理4个数据单位。因此，对于每个排组，读取或者写 入数据所需的主放大器的数量被设置为"32"，且连接至第一和第二全局输 入/输出线(LGIO)和(MGIO)的第一至第四中继器(1~ 4)的数量被设置为
32。
第 一至第四中继器(l - 4)中的每个都包括读取用全局输入/输出(GIO) 线中继器20以及写入用全局输yV/输出(GIO)线中继器30。
读取用全局输X/输出(GIO)线中继器20包括延迟部件22、传输部件 24以及緩冲器部件26。延迟部件22包括反相器链IV21和IV22，用于将 由读取命令所使能的读取使能信号(MGIO一P)延迟一预定时段。传输部 件24包括第一传输元件T21和第二传输元^ T22。第一传输元件T21响 应于延迟部件22的输出信号而传送由反相器IV24所緩沖的第一全局输入 /输出线(LGIO)信号，并产生上拉信号(PU一R)。第二传输元件T22传送由 反相器IV25所緩冲的第一全局输X/输出线(LGIO)信号，并产生下拉信 号(PD—R)。緩冲器部件26包括PMOS晶体管P22以及NMOS晶体管 N22。 PMOS晶体管P22响应于上拉信号(PU—R)而上拉第二全局输"输 出线(MGIO)。 NMOS晶体管N22响应于下拉信号(PD—R)而下拉第二全 局输/^/输出线(MGIO)。
读取用全局输V输出(GIO)线中继器20还包括PMOS晶体管P21 、 NMOS晶体管N21以及锁存器。PMOS晶体管P21响应于延迟部件22 的输出信号(PP一R)而上拉上拉信号(PU一R)。 NMOS晶体管N21接fel迟 部件22的输出^t号，并经由反相器IV23来反相所接收的延迟部件22的 输出信号，以产生反相信号(PN一R)，并响应于反相信号(PN一R)而下拉下 拉信号(PD—R)。锁存器包括多个反相器IV26和IV27，以^存緩冲器部 件26的输^信号。
写入用全局输>^/输出(GIO)线中继器30包括延迟部件32 、传输部件 34以及緩沖器部件36。延迟部件32包括反相器链IV31和IV32，用于延 迟由写入命令所使能的写入使能信号(LG10—P)。传输部件34包括第一传 输元件T31和第二传输元件T32。第一传输元件T31响应于延迟部件32 的输出信号而传送由反相器IV34所緩冲的第二全局输A/输出线(MG10) 信号，并产生上拉信号(PU—W)。第二传输元件T32传送由反相器IV35 所緩沖的第二全局输入/输S线(MGIO)信号，并产生下拉信号^0_ )。 緩冲器部件36包括PMOS晶体管P32以及NMOS晶体管N32。 PMOS 晶体管P32响应于上拉信号(PU一W)而上拉第一全局输A/输出线(LG10)。 NMOS晶体管N32响应于下拉信号(PD一W)而下拉第一全局输A/输出线 (LGIO)。
写入用全局输X/输出(GIO)线中继器30还包括PMOS晶体管P31、NMOS晶体管N31以及锁存器。PMOS晶体管P31响应于延迟部件32 的输出信号(PP一W)而上拉上拉信号(PILW)。 NMOS晶体管N31接M 迟部件32的输^信号，经由反相器IV33来反相所接收的延迟部件32的 输出信号，以产生反相信号(PN—W)，并响应于反相信号(PN一W)而下拉下 拉信号(PD—W)。锁存器包括多个反相器IV36和IV37，以^存緩沖器部 件36的输Sl信号。
以下将参考附图来说明根据4^Hf的上述高密度半导体器件的操作。
首先，将详细描述在半导体器件中接收到读取命令的示例性情况，所 述读取命令用于读取储存在第一排组(Bank O)中的数据(Q3)。
如果在半导体器件中接收到用于第一排组(BankO)的读取命令，则使 能排组激励信号，从而使第一排组(BankO)被激励。通过列选择信号来选 择列储存数据(Q3)。储存于选择的列中的Q3数据通过主放大器被放大， 并且净iL^载于第一全局输^输出线(LGIO)上。上述的读取操作类似于一 般的DRAM。
如果接收到用于第一排组(BankO)的读取命令，则使能读取使能信号 (MGIO一P)。在此情况下，读取使能信号(MGIC^P)与时钟信号同步，并 且包括^组信息，其中时钟信号对应于能够使能主放大器的j吏能信号。
如先前所述，本公开涉及2GDDR2DRAM，其包括每个排组8个主 放大器输出信号，以执行4位预取操作，使得第一排组(BankO)连接至第 一全局输V输出线(LGIO)。第一排组(Bank O)以及第二排组(Bank l)共享 第一全局输7W输出线(LGIO)，因此可降低将第一和第二排组(Bank0 ~ 1) 连接至第一中继器1所需的第一全局输A/输出线(LGIO)的数量。
每个第 一全局输V输出线(LGIO)连接至图2的读取用全局输7W输出 线中继器20以及图3的写入用全局输^/输出线中继器30。如果接收到用 于第一排组(Bank O)的读取命令，则使能读取使能信号(MGIO—P)。使能 的读取使能信号(MGI0—P)激励第一排组(Bank O)的被选择的列以及连接 至第一全局输V输出线(LGIO)的读取用全局输A/输出线中继器20。
以下将参考图2来说明上述读取用全局输A/输出线中继器20的操作。
参考图2,如果读取使能信号(MGK^P)i^vf氐电平从而使得其被禁 止(disabled)，则节点(al)^低电平且节;、(a2)进入高电平。因此，传输 门T21和T22关断，PMOS晶体管P21和NMOS晶体管N21接通，节
点(a3)iiyV高电平且节点(a4)i^yV低电平。PMOS晶体管P22和NMOS 晶体管N22关断，所以第一全局输A/输出线(LGIO)的数据不会被传送至 第二全局输A/输出线(MGIO)。
同时，如果读取使能信号(MGI0—P)iiX高电平从而被使能，则节点 (al)进入高电平且节点(a2)^Vf氐电平。因此，传输门T21和T22接通， PMOS晶体管P21和NMOS晶体管N21关断，从而使第一全局输A7输 出线(LGIO)的反相信号被传送至节点(a3及a4)。緩冲器部件20使在节点 (a3及a4)接收到的信号反相，从而使第二全局输;V/输出线(LGIO)的数据 被传送至第一全局输yV/输出线(MGIO)。
如上所述，如果读取使能信号(MGIO一P)被使能，则第一全局输入/ 输出线(LGIO)的数据被传送至第二全局输/^/输出线(MGIO)。
因此，经由从32个第一全局输/V输出线(LGIOs)当中连接至被选择 的列的线，来传送储存在由第 一排组(Bank O)所选择的列中的Q3数据。 包含在第一中继器l中的读取用全局输^/输出线中继器20被使能，其中 第一中继器1连接至用于传输Q3数据的第一全局输A/输出线(LG10)， 因此Q3数据被传送至第二全局输A7输出线(MGIO)。经由数据垫(DQ)来 产生被传送至第二全局输A7输出线(MGIO)的Q3数据。
接着，将详细描述在半导体器件中接收到写入命令的示例性情况，所 述写入命令用于写入储存在第二排组(Bank l)中的数据(Q3)。
如果在半导体器件中接收到用于第二排组(Bank l)的写入命令，则使 能排组激励信号，从而使第二排组(Bank 1)被激励。经由数据垫(DQ)来 接收Q3数据，数据被加栽于第二全局输yV/输出线(MGIO)上。
如果接收到用于第二排组(Bank l)的写入命令，则使能写入使能信号 (LGIO_P)。在此情况下，写入使能信号(LGK^P)与一时钟信号同步，并 且包括^M且信息，所述时钟信号对应于能够使能主放大器的使能信号。
每个第二全局输V输出线(MGIO)连接至图2的读取用全局输"输 出线中继器20以及图3的写入用全局输"输出线中继器30。在此情况下， 如果接收到用于第二排组(Bank l)的写入命令，则使能写入使能信号 (LGIO—P)。使能的写入使能信号(LGI0—P)激励连接到第二全局输V输出 线(MGIO)的写入用全局输X/输出线中继器30以及数据垫(DQ)。
以下将参考图3来说明上述写入用全局输^/输出线中继器30的操作。
参考图3，如果写入使能信号(LGI0—P)进入低电平而使得其被禁止， 则节点(bl)i^低电平且节点(a2)i^v高S平。因此，传输门T31和T32 关断，PMOS晶体管P31和NMOS晶体管N31接通，节点(a3)ii^高电 平且节点(a4)ii/v低电平。PMOS晶体管P32和NMOS晶体管N32关断， 从而使第二全局输入/输出线(MGIO)的数据不被传送至第 一全局输入/输 出线(LGIO)。
同时，如果写入使能信号(LGI(^P)iiA高电平而使得其被使能，则 节点(bl)进入高电平且节点(b2)进入低电平。因此，传输门T31和T32接 通，PMOS晶体管P31和NMOS晶体管N31关断，从而使第二全局输入 /输出线(MGIO)的反相信号被传送至节点(b3及b4)。
緩冲器部件20使在节点(b3及b4)接收到的信号反相，从而使第二全 局输V输出线(MGIO)的数据被传送至第一全局输"输出线(LGIO)。
如上所述，如果写入使能信号(LGIO一P)被使能，则第二全局输/V输 出线(MGIO)的数据被传送至第一全局输yV/输出线(LGIO)。
因此，经由从32个第一全局输V输出线(LGIO)当中连接至接收Q3 数据的数据垫(DQ)的第一全局输入/输出线(LGIO)，来传送经由数据垫 (DQ)所接收的Q3数据。包含在第一中继器1中的写入用全局输7W输出 线中继器30被使能，其中第一中继器1连接至用于传送Q3数据的第一 全局输入/输出线(LGI0)，因此Q3数据被传送至第一全局输入/输出线 (LGIO)。被传送至第二全局输7W输出线(MGIO)的Q3数据储存在由排组 激励信号所激励的第二排组(Bank l)的被选择的列中。
虽然为了说明而已公开了本发明的优选实施例，但本领域技术人员将 会理解，在背离所附权利要求中所公开的范围和精神的情况下，可进行各 种修改、增加和替换。
本申请要求于2006年10月27日提交的韩国专利申请 No.10-2006-0105248的优先权，其所有内容通过引用结合于此。
主要器件符号说明
Bank 1 ~ 7排组
1 ~4中继器
DQ数据垫
LGIO第一全局输"输出线
MGIO第二全局输vV/输出线
LGIO_P写入使能信号
MGIO—P读取使能信号
20全局输^J输出线中继器
22延迟部件
24传输部件
26緩冲器部件
IV21反相器
IV22反相器
IV24反相器
IV25反相器
IV26反相器
IV27反相器
T21第一传输元件
T22第二传输元件
P21PMOS晶体管
P22PMOS晶体管
N21NMOS晶体管
N22NMOS晶体管
30全局输A/输出线中继器
32延迟部件
34传输部件
36緩冲器部件
IV31反相器
IV32反相器
IV34反相器
IV35反相器
IV36反相器
IV37反相器
T31第一传输元件
T32第二传输元件
P31PMOS晶体管
P32PMOS晶体管
N31NMOS晶体管
N32NMOS晶体管
PUR上拉信号
PU一W上拉信号
PD_R下拉信号
PD一W下拉信号
PN一R反相信号
PN_W反相信号
PP一R输出信号
PP一W输出信号
al ~ a4节点
权利要求
1.一种高密度半导体器件，其包括第一输入/输出线，在储存有数据的核心区域上连接于多个排组，以便传送数据；第二输入/输出线，在周边区域连接至配置用于数据输入/输出操作的数据垫，以便传送数据；第一中继器，连接在所述第一输入/输出线和所述第二输入/输出线之间，并配置成响应于由读取命令所使能的读取使能信号，而将数据从所述第一输入/输出线传送至所述第二输入/输出线；以及第二中继器，连接在所述第一输入/输出线和所述第二输入/输出线之间，并配置成响应于由写入命令所使能的写入使能信号，而将所述第二输入/输出线的数据传送至所述第一输入/输出线。
2. 如权利要求l的高密度半导体器件，其中，所述第一中继器包括延迟部件，配置成将所述读取使能信号延迟一预定时段；传输部件，配置成緩冲来自所述第一输入/输出线的信号，并且响应 于来自所述延迟部件的输出信号而传送所述緩冲的第 一输入/输出线信 号；以及緩冲器部件，配置成緩冲从所述传输部件接收的信号，并将所述緩冲 的信号输出至所述第二输A/输出线。
3. 如权利要求2的高密度半导体器件，其中，所^迟部件包括反相 器链。
4. 如权利要求2的高密度半导体器件，其中，所述传输部件包括緩冲器，配置成緩冲所述第一输/J输出线信号；第一传输元件，配置成响应于所述延迟部件的所述输出信号，而传输 所述緩冲器的输出信号作为上拉信号；以及笫二传输元件，配置成响应于所述延迟部件的所述输出信号，而传输 所述緩冲器的输出信号作为下拉信号。
5. 如权利要求4的高密度半导体器件，其中，所述緩冲器包括反相器， 且所述第一和第二传输元件包括各自的传输门。
6. 如权利要求2的高密度半导体器件，其中，所述緩冲器部件包括上拉元件，配置成接收上拉信号，并〗吏用所述接收的上拉信号来上拉 所述第二输V输出线；以及下拉元件，配置成接收下拉信号，并使用所述接收的下拉信号来下拉 所述第二输A/输出线。
7. 如权利要求6的高密度半导体器件，其中，所述上拉器件包括PMOS 晶体管，且所述下拉元件包括NMOS晶体管。
8. 如权利要求2的高密度半导体器件，其中，所述第一中继器还包括上拉元件，配置成响应于所i^迟部件的所述输出信号而上拉所述上 拉信号；以及下拉元件，配置成响应于所i^迟部件的所述输出信号而下拉所述下 拉信号。
9. 如权利要求8的高密度半导体器件，其中，所述上拉元件包括PMOS 晶体管，且所述下拉元件包括NMOS晶体管。
10. 如权利要求2的高密度半导体器件，其中，所述第一中继器还包括锁存器，配置成锁存所述緩冲器部件的所述输出信号。
11. 如权利要求1的高密度半导体器件，其中，所述第二中继器包括延迟部件，配置成将所述写入使能信号延迟一预定时段；传输部件，配置成緩冲所述第二输"输出线的信号，并且响应于所 述延迟部件的输出信号，而传送所述緩冲的第二输/W输出线信号；以及緩冲器部件，配置成緩沖来自所述传输部件的信号，并将所述緩沖的 信号输出至所述第一输"输出线。
12. 如权利要求11的高密度半导体器件，其中，所述延迟部件包括反 相器链。
13. 如权利要求11的高密度半导体器件，其中，所述传输部件包括 緩冲器，配置成緩沖所述第二输^/输出线信号；第一传输元件，配置成响应于所述延迟部件的所述输出信号，而传输所述緩冲器的输出信号作为上拉信号；以及第二传输元件，配置成响应于所述延迟部件的所述输出信号，而传输 所述緩冲器的输出信号作为下拉信号。
14. 如权利要求13的高密度半导体器件，其中，所述緩冲器包括反相 器，且所述第 一和第二传输元件分别包括传输门。
15. 如权利要求11的高密度半导体器件，其中，所述緩沖器部件包括上拉元件，配置成接收所述上拉信号，并使用所述接收的上拉信号来 上拉所述第一输A/输出线；以及下拉元件，配置成接收所述下拉信号，并使用所述接收的下拉信号来 下拉所述第 一输V输出线。
16. 如权利要求15的高密度半导体器件，其中，所述上拉元件包括 PMOS晶体管，且所述下拉元件包括NMOS晶体管。
17.如权利要求ii的高密度半导体器件，其中，所述第二中继器包括上拉元件，配置成响应于所述延迟部件的所述输出信号来上拉信号；以及下拉元件，配置成响应于所述延迟部件的所述输出信号来下拉所述下 拉信号。
18. 如权利要求17的高密度半导体器件，其中，所述上拉元件包括 PMOS晶体管，且所述下拉元件包括NMOS晶体管。
19. 如权利要求11的高密度半导体器件，其中，所述第二中继器还包括锁存器，配置成锁存所述緩冲器部件的所述输出信号。
20. 如权利要求1的高密度半导体器件，其中，所述读取使能信号和 所述写入使能信号响应于一排组使能信号而被使能。
21. —种高密度半导体器件，其包括第 一输入/输出线，在储存有数据的核心区域上连接于多个排组中的一些排组，以^f更传送数据；第二输A/输出线，在周边区域连接至配置成执行数据输^/输出操作的数据垫，以^f更传送^t据；以及中继器，连接至所述第一输^/输出线和所述第二输X/输出线之间， 并配置成响应于由读取或写入命令使能的使能信号，而在所述第一输入/ 输出线和所述第二输A/输出线之间交换数据。
22. 如权利要求21的高密度半导体器件，其中，所述中继器包括笫一中继器，连接在所述第一输A/输出线和所述第二输^/输出线之 间，配置成响应于由读取命令所使能的读取使能信号，而传送所述第一输 A/输出线的数据至所述第二输A/输出线；以及第二中继器，连接在所述第一输^/输出线和所述第二输^/输出线之 间，配置成响应于由写入命令所使能的写入使能信号，而将所述第二输入 /输出线的数据传送至所述第 一输A/输出线。
23. 如权利要求22的高密度半导体器件，其中，所述读取使能信号和 所述写入使能信号响应于一排组使能信号而被使能。
全文摘要
一种高密度半导体器件，其包括第一输入/输出线，其在储存有数据的核心区域上连接于多个排组，以便其传送数据；第二输入/输出线，其在周边区域连接至能够执行数据输入/输出操作的数据垫，以便其传送数据；第一中继器，连接在第一输入/输出线和第二输入/输出线之间，用以响应于由读取命令所使能的读取使能信号，而将第一输入/输出线的数据传送至第二输入/输出线；以及第二中继器，连接在第一输入/输出线和第二输入/输出线之间，用以响应于由写入命令所使能的写入使能信号，而将第二输入/输出线的数据传送至第一输入/输出线。
文档编号G11C7/10GK101169964SQ20071009768
公开日2008年4月30日 申请日期2007年4月27日 优先权日2006年10月27日
发明者具岐峰 申请人:海力士半导体有限公司