专利名称：触发器与移位寄存器的制作方法
技术领域：
本发明是有关于 一种触发器，且特别是有关于一种用于数据驱 动器的移位寄存器的触发器。
背景技术：
图1示出现有技术的数据驱动器的移位寄存器的部分结构图。
图1的移位寄存器包括数个传统触发器。请参考图1,触发器110 接收一初始数据信号DT，依据输入时钟信号(或称"时脉信号") CK1于一时钟周期内激活一数据信号Ql。触发器120接收激活的 数据信号Ql后，于下一时钟周期激活数据信号Q2下一级触发器 130。如此类推，移位寄存器于每个时钟周期均输出一激活的数据 信号至之后的电路，如线闩锁器(line latch),以将正确的像素数据 闩锁住。
由上述可知，每次时钟周期仅有两相邻触发器需要工作，其中 一用以输出激活的数据信号，其中另一用以接收此数据信号。例如， 在一时钟周期内，仅触发器IIO输出激活的数据信号至触发器120。 因此，^又触发器110与120需要工作，而其它触发器不需工作。然 而，无论触发器接收或输出激活的数据信号与否，传统触发器均会 工作，因此消耗许多不必要的能量。
发明内容
本发明有关于一种触发器，用于一数据驱动器的一移位寄存 器。此触发器依据输入信号与反馈而来的输出信号激活与否，来决 定是否使核心电路工作。应用此触发器于移位寄存器中，仅输出和 接收激活的数据信号的触发器的核心电路会工作，而其它触发器的 核心电路均不会工作。应用此触发器于移位寄存器，可大幅降低移 位寄存器的能量消耗。
根据本发明(的第一方面)，提出一种触发器(flip-flop),用于
一数据驱动器的一移位寄存器。触发器用以接收一第一时钟信号、 一输入信号与输出一输出信号。输出信号并反4f输入至触发器。触
发器包括一核心电路(flop core),用以接收输入信号，并输出输出 信号。当输入信号与输出信号均为非激活时，核心电路不工作；而 当输入信号与输出信号其中之一为激活时，核心电路工作，以输出 输出信号。
本发明(的第二方面)，提出一种移位寄存器。移位寄存器包 括N个触发器。每个触发器用以接收一第一时钟信号、 一输入信号 与输出一输出信号。输出信号并反馈输入至该触发器。每个触发器 包括一核心电^各(flop core )，用以4妾收llr入信号，并输出#T出信号。 当输入信号与输出信号均为非激活时，核心电路不工作；而当输入 信号与输出信号其中之一为激活时，核心电路工作，以输出输出信
号。其中，N个触发器的第i个触发器的输出信号传送至N个触发 器的第i+l个触发器，作为i+l个触发器的输入信号。其中，N 为一正整数，i为一'卜于N的正整凄史。
各触发器还包括表头电路(flop header ),用以接收第一时钟信 号、输入信号与反馈的输出信号，依据输出信号与输入信号，输出 第二时钟信号，当该输入信号与该输出信号均为非激活时，该第二时钟信号为第 一状态，当该输入信号与该输出信号其中之一为激活
时，该第二时钟信号为第二状态；其中，核心电路接收该第二时钟
信号与该输入信号，输出该输出信号，当该第二时钟信号为该第一 状态时，该核心电3各不工作，当该第二时钟4言号为该第二状态时， 该核心电3各工作，车#出该|#出4言号。
对于每个该触发器，当该输入信号与该输出信号均为非激活 时，无论该第一时钟信号为高位准或低位准，该第二时钟信号均维 持在同 一位准，由此4吏得该核心电3各不工作。
每个触发器的表头电路包括第一与非门(NAND)，接收该 输入信号与该输出信号，输出一判别信号；第二与非门，接收该第 一时钟信号与该判别信号，输出该第二时钟信号。每个触发器的表 头电路还包括第一反相器，接收该第二时钟信号，输出与该第二 时钟信号反相的第三时钟信号。
移位寄存器为双向移位寄存器，每个触发器还包括多任务器， 用以依据一控制信号，选择第一数据信号与第二数据信号其中之一 为输入信号，该第 一数据信号与第二数据信号为每个触发器的相邻 触发器的输出信号。
每个触发器的核心电路还包括延迟线，用以增加该核心电路的 保持时间范围。每个触发器的表头电^各还用以^接收一重置信号，以 重置该触发器。
为让本发明的上述内容更明显易懂，下文特举一优选实施例， 并配合所附附图，作详细说明如下
图1示出现有技术数据驱动器的移位寄存器的部分的结构图。
图2示出依照本发明实施例的触发器的方块图。 图3示出本发明实施例的移位寄存器的部分的结构图。 图4示出双向(bi-directional)移位寄存器的部分的结构图。 图5示出本发明另一实施例的触发器的电路图。
主要组件符号说明
110、 120、 130、 310、 320、 330、 410、 420、 430:触发器 210、 510:表头电^各 220、 520:核心电路 521:延迟线 530:多任务器
具体实施例方式
请参照图2,其示出依照本发明实施例的触发器(flip-flop)200 的方块图。本发明实施例的触发器200用于一液晶显示器的数据驱 动器。触发器200接收一时钟信号CK1、 一输入信号IP并输出一 输出信号OP。输出信号OP还反馈输入至触发器200。触发器200 包括一核心电^各(flop core ) 220,用以4妄收输入信号IP ，并输出#T 出信号OP。当输入信号IP与输出信号OP均为非激活时，核心电路220不工作。而当输入信号IP与输出信号OP其中之一为激活时， 核心电3各220工作，以输出输出信号OP。
触发器200还包才舌一表头电3各(flop header )210。表头电路210 接收输入时钟信号CK1、输入信号IP、与反々贵而来的输出信号OP。 表头电路210依据输出信号OP与输入信号IP，输出 一 内部时钟信 号CK2。核心电路220接收内部时钟信号CK2与输入信号IP，输 出输出信号OP。输出信号OP还反馈至表头电路210。
当触发器200的输入信号IP与输出信号OP均为非激活时，表 示此时触发器200并没有进行状态转换，触发器200并不需工作。 此时，表头电路210接收非激活的输入信号IP与反馈的输出信号 OP，由此未激活内部时钟信号CK2。此时，无论输入时钟信号CK1 为高位准或低位准，内部时钟信号CK2均维持在同一位准。如此一 来，使得核心电路220不工作，从而节省能量。
当触发器200接收激活的输入信号IP或输出激活的输出信号 OP时，触发器200才需要工作。此时，表头电路210输出对应输 入时钟信号CK1的内部时钟信号CK2。如此一来，核心电路220 即依据内部时钟信号CK2与输入信号IP,得到输出信号OP。
其中，在移位寄存器中，触发器200的输入信号IP可以是前 一个触发器所输出的输出信号。触发器200的输出信号OP可以是 后一个触发器接收的输入信号。
图3示出本发明实施例的移位寄存器的部分的结构图。其中， 图3的移位寄存器300的所有触发器的架构(或结构)均与触发器 200的架构相同。移位寄存器300的所有触发器均接收输入时钟信 号CLK。图3仅示出触发器310与320。触发器310在一第一时钟周期内接收激活的数据信号DT，即 触发器310的输入信号为激活的。因此，触发器310的表头电路输 出对应输入时钟信号CLK的内部时钟信号至触发器310的核心电 路。因此，当触发器310接收到激活的输入信号时，其核心电路将 正常工作。
此时，由于触发器320的输入信号与输出信号均为非激活的， 因此触发器320的表头电路未激活内部时钟信号。因此，触发器320 的核心电^各不工作，乂人而节省能量。
之后，于一第二时钟周期内，触发器310输出激活的数据信号 Ql,即触发器310的输出信号为激活的。触发器310的表头电路接 收反馈而来的激活的输出信号，输出对应输入时钟信号CLK的内 部时钟信号至触发器310的核心电^各，佳_得触发器310的核心电3各 持续工作。因此当触发器310输出激活的输出信号时，其核心电^各 将正常工作。
同时，数据信号DT转为非激活，亦即触发器310的输入信号 为非激活的。
同时，于第二时钟周期内，触发器320接收激活的数据信号 Q2，即触发器320的输入信号为激活的。触发器320的表头电^各输 出对应输入时钟信号CLK的内部时钟信号至触发器320的核心电 ^各，使得触发器320的核心电路工作。因此，于第二时钟周期内， 输出激活的数据信号Ql的触发器310与接收激活的数据信号Ql 的触发器320的核心电路均工作。
之后，在一第三时钟周期内，由于数据信号DT已转变为非激 活的，因此，触发器310输出的数据信号Ql转变为非激活的，即 触发器310的输出信号为非激活的。如此一来，触发器310的输出信号与反馈而来的输出信号均为非激活。触发器310的表头电路未 激活内部时钟信号，使得触发器310的核心电路停止工作。
而同时，于第三时钟周期，触发器320输出激活的数据信号 Q2至触发器330。此时，触发器320与330的核心电路均工作，其
原理如上所述，于此不再赘述。
由上述可知，在移位寄存器中，于每个时钟周期仅有两个连续 的触发器输出和接收激活的数据信号。本发明实施例的触发器依据 输入信号与反馈而来的输出信号激活与否，来决定是否使核心电路 工作。因此，应用本发明实施例的触发器于移位寄存器中，于每个 时钟周期中，仅输出和接收激活的数据信号的触发器的核心电路会 工作，而其它触发器的核心电^各均不会工作。所以，应用本发明实 施例的触发器于移位寄存器，可大幅降低移位寄存器的能量消耗。
图4示出本发明另一实施例的移位寄存器400的部分的结构图 (或架构图)。移位寄存器400为一双向(bi-directional)移位寄存 器。双向移位寄存器400包括数个触发器。移位寄存器400的所有 触发器均接收一控制信号SHL、输入时钟信号CK1与一重置信号 RST。控制信号SHL用以选择数据信号的传送方向。其中，双向移 位寄存器400中，位于最左边的触发器，即图4的触发器410，接 收数据信号DL;位于最右边的触发器(未示出)接收数据信号DR (未示出)。
兹以触发器410、 420与430为例说明移位寄存器400的工作。 触发器420依据控制信号SHL，选4奪左边的触发器410输出的数据 信号Ql与右边的触发器430输出的数据信号Q3之一。当依据控 制信号SHL选择左边的触发器所输出的数据信号时，触发器420 4妄收触发器410所输出的凄t据信号Ql,依据数据信号Ql与输入时 钟信号CKl,输出数据信号Q2至触发器430。反之，当依据控制信号SHL选择右边的触发器所输出的数据信号时，触发器420接收 触发器430所输出的数据信号Q3，依据数据信号Q3与输入时钟信 号CK1输出数据信号Q2至触发器410。
图5示出本发明另 一实施例的触发器500的电路图。触发器500 的架构为移位寄存器400的触发器410至430的架构。触发器500 包括表头电路510、核心电路520与多任务器530。
多任务器520接收控制信号SL、两数据信号Dl与D2。其中， 数据信号Dl与D2分别为由触发器500的两相邻触发器传送而来 的数据信号。在本发明实施例中，多任务器530根据控制信号SHL 决定两数据信号Dl与D2之一的反相信号，作为输入信号IP。
与图2的表头电路相同，表头电路520接收输入时钟信号CK1 、 输入信号IP与由核心电^各530反々贵而来的输出信号OP,并依据输 入信号IP与输出信号OP激活与否，输出内部时钟电^各至核心电路 530。核心电路530接收内部时钟信号CK2与输入信号IP，输出输 出信号OP。输出信号OP还反馈至表头电路510。
与图2的触发器相同，当触发器500的输入信号IP与输出信 号OP均为非激活时，表头电路510未激活内部时钟信号CK2,使 得核心电路520不工作，从而节省能量。当触发器500接收激活的 输入信号IP或输出激活的输出信号OP时，表头电路510输出对应 输入时钟信号CK1的内部时钟信号CK2，使得核心电路520得以 依才居内部时钟信号CK2与输入信号IP,输出專lr出信号OP。
在本发明实施例中，表头电路510包括两与非门(NAND闸) 511与512。与非门511接收输入信号与由核心电路520反馈而来的 输出信号OP，据以输出一判别信号DS至与非门512。与非门512接收收判别信号DS与丰餘入时钟信号CK1，据以^r出内部时钟信号 CK2。
在本发明实施例中，当输入信号IP与输出信号OP为非激活时， 输入信号IP与输出信号OP为逻辑位准1,反之，则为逻辑位准o。 当输入信号IP与输出信号OP均为非激活时，与非门511输出判别 信号为逻辑位准0。此时，无i仑输入时钟信号CK1为高位准(逻辑 位准1 )或低位准(逻辑位准0 ),内部时钟信号CK2均维持在同一 位准，由此4吏得核心电3各520不工作。
当输入信号IP与输出信号OP其中之一为激活时，与非门511 输出判别信号为逻辑位准1。此时，内部时钟信号CK2随着输入时 钟信号CK1改变位准，4吏得核心电3各520工作。
此外，表头电路510还包括反相器513。反相器513接收内部 时钟信号CK2,输出与内部时钟信号CK2反相的另 一 内部时钟信 号CK3至一亥心电^各520。
此外，表头电^各510还用以接收一重置信号RST，以重置反相 器500。表头电路510还包括一反相器514,接收此重置信号RST。
另外，核心电3各520还包4舌一延迟线521，用以增加核心电3各 520的4呆持时间范围(hold time margin )。
本发明实施例的表头电路，并不限于上述逻辑闸组合。任何表 头电路，依据触发器的输入信号与由核心电路反馈而来的输出信 号，以内部时钟信号来控制核心电^各工作与否，由此达到省电效果， 均在本发明范围内。本发明实施例所揭露的触发器，通过表头电路判断触发器的输 入信号与由核心电路反馈而来的输出信号激活与否，决定核心电路
是否工作。当触发器的输入信号与输出信号均为非激活时，表头电 路未激活内部时钟信号，使得核心电路不工作。当触发器接收激活 的输入信号或输出激活的输出信号时，表头电路输出对应输入时钟 信号的内部时钟信号，使得核心电路得以依据内部时钟信号与输入 信号，输出输出信号。
因此，应用上述触发器的本发明实施例的移位寄存器，于每个 时钟周期中，仅输出和接收激活的数据信号的触发器的核心电路会 工作，而其它触发器的核心电^各均不会工作。比4交之下，应用传统 触发器的传统移位寄存器中，无论触发器接收或输出的数据信号激 活与否，其核心电3各均会工作，而消耗不必要的能量。因此，本发
明实施例的移位寄存器，可大幅降低能量消耗。
综上所述，虽然本发明已以一优选实施例揭露如上，然其并非 用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发 明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保 护范围当视后附的权利要求书所界定的范围为准。
1权利要求
1.一种触发器，用于一数据驱动器的一移位寄存器，所述触发器用以接收一第一时钟信号、一输入信号与输出一输出信号，所述输出信号还反馈输入至所述触发器，包括核心电路，用以接收所述输入信号，并输出所述输出信号，当所述输入信号与所述输出信号均为非激活时，所述核心电路不工作，而当所述输入信号与所述输出信号其中之一为激活时，所述核心电路工作，以输出所述输出信号。
2. 根据4又利要求1所述的触发器，所述触发器还包括表头电路，用以接收所述第一时钟信号、所述输入信号与所述反馈的输出信号，依据所述输出信号与所述输入信号， 输出 一第二时钟信号，当所述输入信号与所述输出信号均为非激活时，所述第二时钟信号为第一状态，当所述输入信号与所 述输出信号其中之一为激活时，所述第二时钟信号为第二状态；其中，所述核心电路接收所述第二时钟信号与所述输入 信号，输出所述输出信号，当所述第二时钟信号为所述第一状 态时，所述核心电3各不工作，当所述第二时钟信号为所述第二 状态时，所述核心电路工作，输出所述输出信号，所述输出信 号反馈输入至所述表头电路。
3. 根据权利要求2所述的触发器，其中当所述输入信号与所述输 出信号均为非激活时，无论所述第 一时钟信号为高位准或低位 准，所述第二时钟信号均维持在同一位准，由此4吏得所述核心 电3各不工^f乍。
4. 根据权利要求2所述的触发器，其中所述表头电路包括第一与非门(NAND)，接收所述输入信号与所述输出信 号，输出一判别信号；第二与非门，接收所述第 一 时钟信号与所述判别信号， 输出所述第二时钟信号。
5. 根据权利要求2所述的触发器，其中所述表头电路还包括第一反相器，接收所述第二时钟信号，输出与所述第二 时钟信号反相的第三时钟信号。
6. 4艮据权利要求1所述的触发器，所述触发器用于一双向(bi-directional)移位寄存器，所述触发器还包括多任务器， 用以依据一控制信号，选择一第一数据信号与一第二数据信号 其中之一为所述输入信号，所述第 一数据信号与所述第二数据 信号为所述触发器的相邻触发器的输出信号。
7. 根据权利要求1所述的触发器，其中所述核心电路还包括延迟 线，用以增加所述核心电路的保持时间范围。
8. 根据权利要求2所述的触发器，其中所述表头电路还用以接收 一重置信号，以重置所述触发器。
9. 一种移位寄存器，包括N个触发器，用以接收第一时钟信号、及各自对应的输 入信号与输出各自对应的输出信号，各输出信号还反馈输入至 各触发器，各触发器包括核心电^各(flop core)，用以4妄收所述输入信号，并输出 所述输出信号，当所述输入信号与所述输出信号均为非激活时，所述核心电^各不工作，而当所述输入信号与所述输出信号其中之一为激活时，所述核心电路工作，以输出所述输出信号；其中，所述N个触发器的第i个触发器的所述输出信号 传送至所述N个触发器的第i + 1个触发器，作为所述i— 1个 触发器的输入信号；其中，N为一正整凄t, i为一'J、于N的正整凄t。根据权利要求9所述的移位寄存器，其中，各触发器还包括表 头电路(flop header),用以接收所述第一时钟信号、所述输入 信号与所述反馈的输出信号，依据所述输出信号与所述输入信 号，输出第二时钟信号，当所述输入信号与所述输出信号均为 非激活时，所述第二时钟信号为第一状态，当所述输入信号与 所述输出信号其中之一为激活时，所述第二时钟信号为第二状 态；其中，所述核心电赠-接收所述第二时钟信号与所述输入 信号，输出所述输出信号，当所述第二时钟信号为所述第一状 态时，所述核心电路不工作，当所述第二时钟信号为所述第二 状态时，所述核心电路工作，输出所述输出信号。
全文摘要
一种触发器(flip-flop)，用于一数据驱动器的一移位寄存器，用以接收一第一时钟信号、一输入信号与输出一输出信号。输出信号还反馈输入至触发器。触发器包括一核心电路(flop core)，用以接收输入信号，并输出输出信号。当输入信号与输出信号均为非激活时，核心电路不工作；而当输入信号与输出信号其中之一为激活时，核心电路工作，以输出输出信号。
文档编号G11C19/00GK101295970SQ200710097449
公开日2008年10月29日 申请日期2007年4月29日 优先权日2007年4月29日
发明者左克扬, 苗蕙雯, 赵晋杰 申请人:瑞鼎科技股份有限公司