专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及设置由多个存储器单元构成的存储器单元阵列、并利用字线选择电路及字线驱动电路选择驱动该存储器单元阵列以存储数据的半导体存储装置。
背景技术：
以往，作为半导体存储装置，广泛使用设置由多个存储器单元构成的存储器单元阵列、对该存储器单元阵列存储数据的动态随机存储器(以下，简称为DRAM)。
在这样的DRAM中，多条字线与存储器单元阵列连接，与这些字线的各字线分别连接构成字线选择电路的多个存储器选择晶体管、以及构成字线驱动电路的字驱动器的一个字驱动器。
在上述DRAM中，若选择某字驱动器，则字线电压通常使用比驱动位线的电压或驱动控制电路的电压要高的电压VPP。作为该字驱动器的功能，希望字驱动器的输出高速地转移为高电平或低电平，再有，希望字驱动器的电路构成为小面积及低功耗。
以下，用
以上那样的以往的半导体存储装置(DRAM)(例如，参照日本国专利公开公报的特开2001-344969号公报)。
图15为以往的半导体存储装置的字驱动器模块及行译码器的电路构成图。这里说明的字驱动器模块及行译码器如图15所示，由第1～4字驱动器单元1501～1504、与门元件1505、以及反相器1506构成。
在该构成中，对前述第1～4字驱动器单元1501～1504分别输入字线预译码信号XPW0～3。与前述第1字驱动器单元1501连接多条字线WL(4n)(n＝0～63)。与前述第2字驱动器单元1502连接多条字线WL(4n+1)(n＝0～63)。与前述第3字驱动器单元1503连接多条字线WL(4n+2)(n＝0～63)。与前述第4字驱动器单元1504连接多条字线WL(4n+3)(n＝0～63)。
在前述行译码器中，配置64个由前述与门元件1505及与其输出连接的前述反相器1506构成的行译码器单元。前述与门元件1505的输入各连接来自行预译码信号XPA的1个信号及来自行预译码信号XPB的1个信号。若不重复地组成前述行预译码信号XPA与前述行预译码信号XPB的一对信号，则形成64个。
另外，与前述与门元件1505的输出连接行译码信号ANd(n＝0～63)，与前述反相器1506的输出连接行译码信号/ANd(n＝0～63)。该前述行译码信号ANd、/ANd分别输入前述第1～4字驱动器单元1501～1504。
图16为以往的半导体存储装置中的字驱动器的布局图。在前述字驱动器单元1501中，构成驱动前述字线WL(4n)(n＝0～63)的64个字驱动器1601。同样，在前述字驱动器单元1502～1504中，分别构成驱动前述字线WL(4n+1)、WL(4n+2)、WL(4n+3)(n＝0～63)的64个字驱动器1601。这样，配置共计256个前述字驱动器1601，使得不和与同一前述字线预译码信号XPW0～3连接的前述字驱动器1603相邻。
图17为以往的半导体存储装置中的字驱动器的电路构成图。这里说明的字驱动器如图17所示，由电平移位器1701、第1级驱动器1702、以及第2级驱动器1703构成。
前述电平移位器1701的输入是前述字线预译码信号XPMm(m＝0～3)，将输出向前述第1级驱动器1702输入。前述第1级驱动器1702的输出即字线选择信号WD、/WD向前述第2级驱动器1703输入。前述第2级驱动器1703的输出与前述字线WLn(n＝0～255)连接。
对于以上那样构成的以往的半导体存储装置，以下说明其动作。若前述字线预译码信号XPMm为高电平，则通过前述电平移位器1701及前述第1级驱动器1702，前述字线选择信号WD及/WD分别成为前述DRAM的第1电源即VPP及接地电平。另外，与前述行预译码信号XPA及前述行预译码信号XPB都成为高电平的译码器连接的前述行译码信号ANd及/ANd分别成为高电平及低电平。
前述字线选择信号WD及/WD分别成为前述DRAM的第1电源即VPP及接地电平、而且前述行译码信号ANd及/ANd分别成为高电平及低电平的第2级驱动器1703同时只存在一个。与该前述第2级驱动器1703连接的选择字线WLn的电位成为前述DRAM的第1电源即VPP。剩下的非选择字线WLn的电位是接地电平。
但是，在使用上述那样的构成时，若前述DRAM的第2电源即VDD的电位降低，则电平移位器1701不能动作。这是由于，若前述DRAM的第2电源即VDD的电位降低，则对电平移位器中的N沟道晶体管的栅极所加的电压降低，N沟道晶体管的能力下降。
另外，为了弥补前述栅极电压低的情况，若增大N沟道晶体管与P沟道晶体管的晶体管尺寸比(N/P的尺寸比)，则即使在低电压下也能够进行电平移位。但是，若增大N/P的尺寸比，则N沟道晶体管断开、而P沟道晶体管导通时的动作速度变慢。这是由于，对P沟道晶体管的负载增大。
如上所述，在以往的半导体存储装置的电平移位器中，难以兼顾高速动作与低电源电压动作。
发明内容
本发明正是解决上述以往的问题，其目的在于提供一种半导体存储装置，该半导体存储装置能够以小面积实现字驱动器的电路构成，即使在低电源电压下，也能够使字驱动器的输出以高速进行电平移位，同时能够进一步降低功耗。
为了解决上述问题，本发明的半导体存储装置具有由配置在多条位线与多条字线的交点的多个存储器单元构成的存储器单元阵列；接通断开(ON-OFF)驱动前述多条字线的字驱动器模块；以及生成指定利用前述字驱动器模块进行接通驱动的字线用的行译码信号的行译码器，利用前述字驱动器模块，接通驱动用来自前述行译码器的行译码信号指定的字线，使与前述指定的字线相对应的存储器单元为激活状态，其中，前述字驱动器模块对每条前述字线，在具有比前述位线的电压要高的电压的第1电源与接地电平之间，串联连接P沟道晶体管与N沟道晶体管，对前述P沟道晶体管的栅极，输入控制字驱动器模块的动作状态的字驱动器P沟道控制信号，对前述N沟道晶体管的栅极，输入来自前述行译码器的行译码信号，将前述P沟道晶体管与前述N沟道晶体管的连接点与该字线连接。
利用该字驱动器，即使来自行译码器的输出是低电压，也不改变字驱动器的P沟道晶体管及N沟道晶体管的尺寸，能够通过改变P沟道晶体管的字驱动器P沟道控制信号的电压，使字驱动器的电平移位，能够维持N沟道晶体管与P沟道晶体管的晶体管尺寸比小的状态。
另外，在本发明中，由于通过反相器将前述P沟道晶体管与前述N沟道晶体管的连接点与该字线连接，从而插入的反相器成为最末级的驱动器，因此能够减小P沟道晶体管及N沟道晶体管的尺寸。尺寸减小不仅可缩小面积，而且可减轻对字驱动器P沟道控制电源施加的负载。
若反相器的数量为偶数，则可用于使用P沟道晶体管的存储器单元。若反相器的数量为奇数，则可用于使用N沟道晶体管的存储器单元。
另外，在本发明中，构成设置产生对前述字驱动器模块供给向前述P沟道晶体管的栅极的前述字驱动器P沟道控制信号用的字驱动器P沟道控制电源的部件，使得以前述字驱动器P沟道控制电源为基础，将低于前述第1电源的电压供给前述字驱动器模块，作为前述字驱动器P沟道控制信号，从而非选择字线不浮空。
另外，在本发明中，构成产生前述字驱动器P沟道控制电源的部件，使得切换前述字驱动器P沟道控制信号的电压，以便前述字驱动器P沟道控制信号在前述指定的字线从接通向断开切换时，成为前述字驱动器P沟道控制电源的电压，在前述指定的字线从断开向接通切换时，成为低于前述字驱动器P沟道控制电源的电压，从而在字线上升时，字驱动器内的P沟道晶体管的能力上升，字线更高速地上升。
另外，在本发明中，构成产生前述字驱动器P沟道控制电源的部件，使得切换前述字驱动器P沟道控制信号的电压，以便仅根据模块选择信号选择的字驱动器模块的前述字驱动器P沟道控制信号在前述指定的字线从接通向断开切换时，成为前述字驱动器P沟道控制电源的电压，在前述指定的字线从断开向接通切换时，成为低于前述字驱动器P沟道控制电源的电压，并且根据前述模块选择信号的非选择的字驱动器模块的前述字驱动器P沟道控制信号，始终成为前述字驱动器P沟道控制电源的电压，从而能够减少对字驱动器P沟道控制电源施加的负载。
另外，在本发明中，构成产生前述字驱动器P沟道控制电源的部件，使得前述字驱动器P沟道控制电源的电压成为低于前述第1电源电压与前述P沟道晶体管的阈值电压的绝对值之差的电压，从而减少对与选择字线相邻的非选择字线的耦合影响。
另外，在本发明中，构成产生前述字驱动器P沟道控制电源的部件，使得能够调整前述字驱动器P沟道控制电源的电压，从而能够以高精度使字驱动器P沟道控制电源电压为最佳值。
另外，在本发明中，构成产生前述字驱动器P沟道控制电源的部件，使得切换前述字驱动器P沟道控制信号的电压，以便前述字驱动器P沟道控制信号在准备时，成为前述字驱动器P沟道控制电源的电压，在前述指定的字线从断开向接通切换时，成为低于前述字驱动器P沟道控制电源的电压，然后，在前述指定的字线从接通向断开切换时，成为前述字驱动器P沟道控制电源的电压，从而能够减少贯通字驱动器的电流量。
另外，在本发明中，产生前述字驱动器P沟道控制电源的部件，设低于前述字驱动器P沟道控制电源的电压为接地电平，从而能够没有新的电路而生成低于字驱动器P沟道控制电源的电压。
如上所述，根据本发明，即使来自行译码器的输出是低电压，也能够不改变字驱动器的P沟道晶体管及N沟道晶体管的尺寸，而通过改变P沟道晶体管的字驱动器P沟道控制信号的电压，使字驱动器的电平移位，从而能够维持N沟道晶体管与P沟道晶体管的晶体管尺寸比小的状态。
因此，能够以小面积实现字驱动器的电路构成，即使在低电源电压下，也能够使字驱动器的输出以高速进行电平移位，同时能够进一步降低功耗。
以上的结果是，得到能够兼顾高速动作与低电源电压动作的效果。
另外，在以往的字驱动器中，为了减少行译码器的布局面积，将行译码信号分为两套系统的信号线，电路构成变得复杂，但根据本发明，若随着字驱动器的电路变化，是行译码器能够根据地址信号正确选择字驱动器的范围，则能够提高设计的自由度。
图1为安装有本发明实施形态1的半导体存储装置的半导体芯片构成图。
图2所示为该实施形态1的半导体存储装置的构成方框图。
图3为构成该实施形态1的半导体存储装置的地址锁存器的电路图。
图4为构成该实施形态1的半导体存储装置的行控制器的电路图。
图5为构成该实施形态1的半导体存储装置的存储器单元阵列及读出放大器模块的电路图。
图6为构成该实施形态1的半导体存储装置的字驱动器模块及行译码器的电路图。
图7为构成该实施形态1的半导体存储装置的LP发生电路的电路图。
图8为构成该实施形态1的半导体存储装置的LP发生电路中的电阻模块的电路图。
图9所示为该实施形态1的半导体存储装置的动作时序图。
图10为构成本发明实施形态2的半导体存储装置的LP发生电路的电路图。
图11所示为该实施形态2的半导体存储装置的动作时序图。
图12为构成本发明实施形态3的半导体存储装置的字驱动器模块及行译码器的电路图。
图13为构成本发明实施形态4的半导体存储装置的LP发生电路中的电阻模块的电路图。
图14为安装有该实施形态4的半导体存储装置的半导体芯片构成图。
图15为构成以往的半导体存储装置的字驱动器模块及行译码器的电路图。
图16为构成该以往例的半导体存储装置的字驱动器的布局图。
图17为构成该以往例的半导体存储装置的字驱动器的电路图。
具体实施例方式
以下，一面参照附图，一面具体说明表示本发明的实施形态的半导体存储装置。
(实施形态1)说明本发明实施形态1的半导体存储装置。
图1为安装有本实施形态1的半导体存储装置的半导体集成电路芯片构成图。这里，作为半导体存储装置，是以图1所示的动态随机存储器(以下，简称为DRAM)为例进行说明。
如图1所示，在半导体集成电路中，除了DRAM以外，在同一芯片上配置了逻辑电路(logic)及模拟电路。另外，在芯片上，例如在周边部分配置了多个焊盘，与前述DRAM、逻辑电路及模拟电路电连接。在前述多个焊盘中，包含对前述DRAM连接第1电源即VPP和第2电源即VDD用的焊盘。这里，前述第1电源VPP对前述DRAM供给高于第2电源VDD的电压。
另外，前述DRAM的数据输入DIn及数据输出Don，与前述逻辑电路连接。另外，前述DRAM的控制信号即行地址选通信号/RAS、列地址选通信号/CAS、前述DRAM的地址信号即行地址信号Xad、列地址信号Yad，与前述逻辑电路连接。
图2为该实施形态1的半导体存储装置即DRAM的构成方框图。在图2中，前述DRAM由存储器单元阵列、字驱动器模块、行译码器、读出放大器模块、列译码器、读出放大器驱动器、行控制器、列控制器、以及地址锁存器构成。
前述存储器单元阵列由多条位线对、多条字线、以及配置在它们的交点的存储器单元构成。前述多条字线与字驱动器模块连接。另外，前述多条位线对与前述读出放大器模块连接。
前述字驱动器模块与前述行译码器连接。前述行译码器与前述行控制器连接。前述行控制器与前述读出放大器驱动器及前述行地址选通信号/RAS连接。前述读出放大器驱动器与前述读出放大器模块连接。
前述读出放大器模块与前述列译码器连接。前述列译码器连接前述数据输入DIn及数据输出Don。另外，前述列控制器与前述列译码器连接。前述行地址选通信号/RAS、列地址选通信号/CAS、前述地址锁存器与前述列控制器连接。
图3为该实施形态1中的行地址锁存器的电路构成图。在图3中，前述行地址锁存器由D触发器301～308构成。输入的前述行地址信号Xadn在本实施形态中形成8位结构，各位的Xad0～7分别与前述D触发器301～308的各D端连接。
前述D触发器301～308的输出端Q与行地址锁存信号AX0～7连接。前述D触发器301～308的各CK端与前述行地址选通信号/RAS连接。
图4为该实施形态1中的行控制器的电路构成图。由字线起动信号IRAS、行地址锁存信号AX0～7、第1～3反相器400～402、第4～5反相器422～423、第6～8反相器411～413、第9～11反相器432～434、第1～8与门元件403～410、第9～16与门元件424～431、第17～24与门元件414～421、第25～32与门元件435～422构成。
前述行地址锁存信号中的AX2～4分别输入前述第1～3反相器400～402的输入端。前述行地址锁存信号中的AX0～1分别输入前述第4～5反相器422～423的输入端。前述行地址锁存信号中的AX5～7分别输入前述第6～8反相器411～413的输入端。前述行地址锁存信号中的AX8～10分别输入前述第9～11反相器432～434的输入端。
对前述第1与门元件403输入第1～3反相器400～402的输出，前述第1与门元件403的输出是行预译码信号XPA0。对前述第2与门元件404输入前述行地址锁存信号AX2、及第2～3反相器401～402的输出，前述第2与门元件404的输出是行预译码信号XPA1。对前述第3与门元件405输入前述行地址锁存信号AX3、及第1和第3反相器400和402的输出，前述第3与门元件405的输出是行预译码信号XPA2。对前述第4与门元件406输入前述行地址锁存信号AX2和AX3、及第3反相器402的输出，前述第4与门元件406的输出是行预译码信号XPA3。对前述第5与门元件407输入前述行地址锁存信号AX4、及第1～2反相器400～401的输出，前述第5与门元件407的输出是行预译码信号XPA4。对前述第6与门元件408输入前述行地址锁存信号AX2和AX4、及第2反相器401的输出，前述第6与门元件408的输出是行预译码信号XPA5。对前述第7与门元件409输入前述行地址锁存信号AX3和AX4、及第1反相器400的输出，前述第7与门元件409的输出是行预译码信号XPA6。对前述第8与门元件410输入前述行地址锁存信号AX2～4，前述第8与门元件410的输出是行预译码信号XPA7。
对前述第17与门元件414输入第6～8反相器411～413的输出，前述第17与门元件414的输出是行预译码信号XPB0。对前述第18与门元件415输入前述行地址锁存信号AX5、及第7～8反相器412～413的输出，前述第18与门元件415的输出是行预译码信号XPB1。对前述第19与门元件416输入前述行地址锁存信号AX6、及第6和第8反相器411和413的输出，前述第19与门元件416的输出是行预译码信号XPB2。对前述第20与门元件417输入前述行地址锁存信号AX5和AX6、及第8反相器413的输出，前述第20与门元件417的输出是行预译码信号XPB3。对前述第21与门元件418输入前述行地址锁存信号AX7、及第6～7反相器411～412的输出，前述第21与门元件418的输出是行预译码信号XPB4。对前述第22与门元件419输入前述行地址锁存信号AX5和AX7、及第7反相器412的输出，前述第22与门元件419的输出是行预译码信号XPB5。对前述第23与门元件420输入前述行地址锁存信号AX6和AX7、及第6反相器411的输出，前述第23与门元件420的输出是行预译码信号XPB6。对前述第24与门元件421输入前述行地址锁存信号AX5～7，前述第24与门元件421的输出是行预译码信号XPB7。
对前述第9与门元件424输入第4～5反相器422～423的输出，对前述第13与门元件428输入前述第9与门元件424的输出及字线起动信号IRAS。前述第13与门元件428的输出是字线预译码信号XPW0。对前述第10与门元件425输入前述行地址锁存信号AX0、及第5反相器423的输出，对前述第14与门元件429输入前述第10与门元件425的输出及字线起动信号IRAS。前述第14与门元件429的输出是字线预译码信号XPW1。对前述第11与门元件426输入前述行地址锁存信号AX1、及第4反相器422的输出，对前述第15与门元件430输入前述第11与门元件426的输出及字线起动信号IRAS。前述第15与门元件430的输出是字线预译码信号XPW2。对前述第12与门元件427输入前述行地址锁存信号AX0和AX1，对前述第16与门元件431输入前述第12与门元件427的输出及字线起动信号IRAS。前述第16与门元件431的输出是字线预译码信号XPW3。
对前述第25与门元件435输入第9～11反相器432～434的输出，前述第25与门元件435的输出是模块选择信号XBK0。对前述第26与门元件436输入前述行地址锁存信号AX8、及第10～11反相器433～434的输出，前述第26与门元件436的输出是模块选择信号XBK1。对前述第27与门元件437输入前述行地址锁存信号AX9、及第9和第11反相器432和434的输出，前述第27与门元件437的输出是模块选择信号XBK2。对前述第28与门元件438输入前述行地址锁存信号AX8和AX9、及第11反相器434的输出，前述第28与门元件438的输出是模块选择信号XBK3。对前述第29与门元件439输入前述行地址锁存信号AX10、及第9～10反相器432～433的输出，前述第29与门元件439的输出是模块选择信号XBK4。对前述第30与门元件440输入前述行地址锁存信号AX8和AX10、及第10反相器433的输出，前述第30与门元件440的输出是模块选择信号XBK5。对前述第31与门元件441输入前述行地址锁存信号AX9和AX10、及第9反相器432的输出，前述第31与门元件441的输出是模块选择信号XBK6。对前述第32与门元件442输入前述行地址锁存信号AX8～10，前述第32与门元件442的输出是模块选择信号XBK7。
图5为该实施形态1中的存储器单元阵列及读出放大器模块的电路构成图。在图5中，前述存储器单元阵列由配置在多条字线WLn(在本实施形态中，n＝0～255)与相交的多条位线对BLn和/BLn(在本实施形态中，n＝0～1023)交点的多个存储器单元501构成。
前述存储器单元501由N沟道晶体管502及电容503构成。前述字线WLn、前述位线BLn、前述电容503分别与前述N沟道晶体管502的栅极、源极、漏极连接。对前述电容的另一个节点供给前述DRAM的第2电源即VDD的1/2电压。
前述读出放大器模块由多个读出放大器504、多个预充电电路509及多个数据传送驱动器513构成。
前述读出放大器504由N沟道晶体管505和506、以及P沟道晶体管507和508构成。前述位线/BLn、读出放大器接地SAN、前述位线BLn分别与前述N沟道晶体管505的栅极、源极、漏极连接。前述位线BLn、读出放大器接地SAN、前述位线/BLn分别与前述N沟道晶体管506的栅极、源极、漏极连接。前述位线/BLn、读出放大器电源SAP、前述位线BLn分别与前述P沟道晶体管507的栅极、源极、漏极连接。前述位线BLn、读出放大器电源SAP、前述位线/BLn分别与前述P沟道晶体管508的栅极、源极、漏极连接。
前述预充电电路509用N沟道晶体管510～512构成。位线预充电信号EQ、前述位线BLn、位线预充电电源VBP分别与前述N沟道晶体管510的栅极、源极、漏极连接。位线预充电信号EQ、前述位线/BLn、位线预充电电源VBP分别与前述N沟道晶体管511的栅极、源极、漏极连接。位线预充电信号EQ、前述位线/BLn、前述位线BLn分别与前述N沟道晶体管512的栅极、源极、漏极连接。
前述数据传送驱动器513由每条前述位线对BLn及/BLn的N沟道晶体管514～515、反相器516及与非门元件517构成。前述反相器516的输出、前述位线BLn、前述总数据线GDLn分别与前述N沟道晶体管514的栅极、源极、漏极连接。前述反相器516的输出、前述位线/BLn、前述总数据线/GDLn分别与前述N沟道晶体管515的栅极、源极、漏极连接。前述模块选择信号XBKm(m＝0～7)及数据传送同步信号CSL与前述与非门元件517的输入连接。前述与非门元件517的输出与前述反相器516的输入连接。
图6为该实施形态1中的字驱动器模块及行译码器的电路构成图。前述字驱动器模块与每一条字线连接字驱动器单元6000。前述字驱动器单元6000由P沟道晶体管6001、N沟道晶体管6002及反相器6003～6004构成。
字驱动器P沟道控制信号LP、前述DRAM的第1电源即VPP、前述反相器6003的输入分别与前述P沟道晶体管6001的栅极、源极、漏极连接。前述反相器6004的输出、接地(接地电位)、前述反相器6003的输入与前述N沟道晶体管6002的栅极、源极、漏极连接。前述反相器6003的输出与前述字线WLn连接。
前述行译码器由反相器6005～6008、与非门元件6009～6012及三与非门元件6013～6268构成。
前述与非门元件6009的输入分别与前述字线预译码信号XPW0及模块选择信号XBKm连接，输出与前述反相器6005的输入部连接。前述与非门元件6010的输入分别与前述字线预译码信号XPW1及模块选择信号XBKm连接，输出与前述反相器6006的输入部连接。前述与非门元件6011的输入分别与前述字线预译码信号XPW2及模块选择信号XBKm连接，输出与前述反相器6007的输入部连接。前述与非门元件6012的输入分别与前述字线预译码信号XPW3及模块选择信号XBKm连接，输出与前述反相器6008的输入部连接。
前述三与非门元件6013～6268的输入分别与前述行预译码信号XPA0～7中的一个、前述行预译码信号XPB0～7中的一个、前述反相器6005～6008的输出中的一个连接。前述三与非门元件6013～6268的输出分别与前述字驱动器单元6000的反相器6004的输入连接。前述三与非门元件6013～6268的输出的高电平全部由前述DRAM的第2电源即VDD构成，一直到输入字驱动器为止，可以用与逻辑电路同样的电源构成。
图7为该实施形态1中的LP发生电路的电路构成图。这里说明的LP发生电路如图7所示，由P沟道晶体管701、703、704、705、电阻模块702、N沟道晶体管706、707、708、709构成，是产生字驱动器P沟道控制信号PL的电路。
节点RD与前述P沟道晶体管701的栅极及漏极连接，前述DRAM的第1电源即VPP与源极连接。节点LPR与前述P沟道晶体管703的栅极连接，节点LPL与漏极连接，前述DRAM的第1电源即VPP与源极连接。前述节点LPR与前述P沟道晶体管704的栅极及漏极连接，前述DRAM的第1电源即VPP与源极连接。前述节LPL与前述P沟道晶体管705的栅极连接，前述DRAM的第1电源即VPP与源极连接，前述字驱动器P沟道控制电源VLP与漏极连接。
前述节点LPI、节点LPL、节点LPD分别与前述N沟道晶体管706的栅极、漏极、源极连接。前述字驱动器P沟道控制电源VLP、前述节点LPR、前述节点LPD分别与前述N沟道晶体管707的栅极、漏极、源极连接。前述节点LPI、前述节点LPD、接地电平(VSS)分别与前述N沟道晶体管708的栅极、漏极、源极连接。前述节点LPI、前述字驱动器P沟道控制电源VLP、接地电平(VSS)分别与前述N沟道晶体管709的栅极、漏极、源极连接。
前述节点LPI及接地电平及前述节点RD与前述电阻模块702连接。
在本实施形态1中，前述字驱动器P沟道控制信号LP与前述字驱动器P沟道控制电源VLP连接。
图8为该实施形态1中的电阻模块的电路构成图。这里说明的电阻模块如图8所示，由电阻801～802构成，电阻801的一端与前述节点RD连接，另一端与前述节点LPI连接，电阻802的一端与前述节点LPI连接，另一端与接地电平连接。
对于以上那样构成的本实施形态1的半导体存储装置，以下说明其动作。
图9所示为该实施形态1的半导体存储装置的动作时序图。
如图9所示，首先，在前述行地址选通信号/RAS的下降沿，前述行地址信号Xad被锁存在前述D触发器301～308，在前述行地址锁存信号AX0～10中输出规定的行地址。
接着，接受前述行地址锁存信号AX0～10，利用前述行控制器，输出前述行预译码信号XPA和XPB、及前述模块选择信号XBK。前述行预译码信号XPA0～7中，仅用前述行地址锁存信号AX2～4决定的1条为高电平，剩下的7条为低电平。同样，前述行预译码信号XPB0～7中，仅用前述行地址锁存信号AX5～7决定的1条为高电平，剩下的7条为低电平。同样，前述模块选择信号XBK0～7中，仅用前述行地址锁存信号AX8～10决定的1条为高电平，剩下的7条为低电平。
另外，接受前述行地址选通信号/RAS的下降沿，从前述读出放大器驱动器内，位线预充电信号EQ为低电平。这时，预充电电路509为非激活状态。另外，接受前述行地址选通信号/RAS的下降沿，前述字线起动信号IRAS成为高电平。若前述字线起动信号IRAS成为高电平，则前述字线选择预译码信号XPW0～3中，仅用前述行地址锁存信号AX0～1决定的1条为高电平，剩下的3条为低电平。
仅前述行预译码信号XPB0～7中为高电平的模块的前述读出放大器模块成为激活状态。仅对于存储器单元阵列的输入信号的前述行预译码信号XPA和XPB、及前述字线选择预译码信号XPW全部为高电平的前述与非门元件6013～6028的输出成为低电平。
若对前述字驱动器单元6000输入低电平，则通过前述第2反相器6004，前述N沟道晶体管6002的栅极成为高电平(前述第2电源VDD的电压)。通过这样，前述N沟道晶体管6002导通，超过前述P沟道晶体管6001的能力，前述第1反相器6003的输入成为低电平。其结果，前述第1反相器6003的输出即字线成为高电平(前述第1电源VPP的电压)。
这样，成为高电平的字线仅1条，其它的字线全部是接地电平的低电平。另外，字驱动器P沟道控制信号LP在字线选择时，必须是N沟道晶体管6002的能力超过P沟道晶体管6001的能力那样的电压。与激活的字线连接的存储器单元501的N沟道晶体管502导通，电容503的电位被与本存储器单元501连接的位线BLn或/BLn读出。
然后，前述读出放大器电源成为前述第2电源VDD的电压，前述读出放大器接地SAN成为接地电平。接受它之后，全部读出放大器504被激活。被激活的前述读出放大器504根据连接的前述位线BLn、/BLn的读出电位，将前述位线BLn、/BLn充电至前述第2电源VDD的电位或接地电平然后，来自列控制器的数据传送同步信号CSL成为高电平，所选择的模块的前述数据传送驱动器513的前述N沟道晶体管514及515成为导通，前述位线BLn与前述总数据线GDLn连接，前述位线/BLn与前述总数据线/GDLn连接。
另外，如图9所示，首先接受前述行地址选通信号/RAS的下降沿，前述字线起动信号IRAS成为低电平。接受它之后，前述字线选择预译码信号XPW全部成为低电平，通过行译码器，前述字驱动器单元的输入成为高电平。
然后，通过前述第2反相器6004，对于前述N沟道晶体管的栅极成为低电平，前述N沟道晶体管6002断开。由于前述N沟道晶体管6002始终断开，因此前述第1反相器6003的输入成为高电平(前述第1电源VPP的电压)，前述第1反相器6003的输出成为低电平。其结果，前述字线WLn全部成为接地电平的低电平。
接受前述行地址选通信号/RAS的下降沿，前述读出放大器电源SAP及前述读出放大器接地SAN成为前述位线预充电电源VBP的电位。
然后，从前述读出放大器驱动器内，位线预充电信号EQ为高电平，预充电电路509为激活状态。前述位线BLn、/BLn全部被预充电，成为前述位线预充电电源VBP的电位。
通过采用以上那样的电路构成，即使来自行译码器的输出是低电压，也能够不改变P沟道晶体管6001或N沟道晶体管6002的尺寸，而通过改变与P沟道晶体管6001连接的字驱动器P沟道控制信号LP的电压，使电平移位。再有，若增大P沟道晶体管6001或N沟道晶体管6002的尺寸，则能够高速动作。
另外，前述反相器6003、6004可以没有，也可以多个串联连接。若连接前述反相器6003，使得与所选择的字线相对应的前述N沟道晶体管6002的栅极电压成为高电平，则能够抑制贯通前述P沟道晶体管6001及N沟道晶体管6002的电流。若加上前述反相器6004，则由于最后驱动器成为反相器6004，因此得到能够减小前述P沟道晶体管6001或前述N沟道晶体管6002的尺寸的效果。
另外，如本实施形态那样，在存储器单元内的晶体管是N沟道晶体管时，反相器6003及6004共计连接偶数个。在存储器单元内的晶体管是P沟道晶体管时，反相器6003及6004共计连接奇数个。
另外，若前述字驱动器P沟道控制电源VLP为低于前述第1电源VPP的电压，则能够得到非选择字线不浮空的效果。再有，若前述字驱动器P沟道控制电源VLP为低于前述第2电源电压与前述P沟道晶体管6001的阈值电压的绝对值之差的电压，则能够降低与相邻的字线的耦合影响。
另外，行译码器若是将行地址信号作为输入、能够输出与行地址相对应的信号的译码器，则不限于所述的译码器。
(实施形态2)下面，说明本发明的实施形态2的半导体存储装置。
图10为本实施形态2的半导体存储装置中的LP发生电路的电路构成图。在这里说明的LP发生电路中，与实施形态1的LP发生电路的不同点在于，如图10所示，LP控制驱动器1000与图7所示的LP发生电路的输出连接，LP控制驱动器1000用P沟道晶体管1001及N沟道晶体管1002构成。
字驱动器P沟道控制同步信号TLP、前述字驱动器P沟道控制电源VLP、前述字驱动器P沟道控制信号LP，分别与前述P沟道晶体管1001的栅极、源极、漏极连接。
前述字驱动器P沟道控制同步信号TLP、前述字驱动器P沟道控制信号LP、接地电平，分别与前述N沟道晶体管1002的栅极、漏极、源极连接。
另外，关于上述构成的LP发生电路以外的其它电路，设与实施形态1相同，附加同一标号，并省略其说明。
对于以上那样构成的实施形态2的半导体存储装置，以下说明其动作。从图7所示的实施形态1的LP发生电路输出的前述字驱动器P沟道控制电源VLP的电位与其动作相应移位，但在本实施形态2的LP发生电路中，与实施形态1的LP发生电路的不同的动作仅是与前述字驱动器P沟道控制VLP的电位的移位有关的动作，这里，仅说明与VLP的电位的移位有关的动作，其它的动作由于与实施形态1相同，因此省略。
图11所示为该实施形态2的半导体存储装置的动作的时序图。
前述字驱动器P沟道控制同步信号TLP通常是低电平，但与前述字线WLn的下降沿同时成为高电平。接受它之后，由于N沟道晶体管1002导通，前述字驱动器P沟道控制信号LP的电位降低(成为低电平)，因此P沟道晶体管1001的能力提高，前述字线WLn能够更高速下降。
前述字线WLn下降之后，到下一次读出或写入动作开始为止，前述字驱动器P沟道控制同步信号TLP成为低电平。接受它之后，N沟道晶体管1002断开，P沟道晶体管1001导通，前述字驱动器P沟道控制信号LP再次成为前述字驱动器P沟道控制电源VLP的电位。
另外，前述字驱动器P沟道控制同步信号TLP若在前述字线WLn下降时为高电平，则没有必要同时，但若与前述字线WLn的下降时同时，则能够得到使贯通字驱动器单元内的电流量为最低限度的效果。另外，若使前述字驱动器P沟道控制电源VLP为低于前述第1电源VPP的电压，则能够得到非选择字线不浮空的效果。另外，前述N沟道晶体管1002的源极的连接点虽不限于接地电平，只要是低于前述字驱动器P沟道控制电源VLP的电压即可，但是若为接地电平，则能够得到的效果是，不需要形成新的电源电路，字线以更高速下降。
(实施形态3)下面，说明本发明的实施形态3的半导体存储装置。
图12为本实施形态3的半导体存储装置的字驱动器模块及行译码器及LP控制驱动器的电路构成图。前述字驱动器模块与每一条字线连接字驱动器单元16000。前述字驱动器单元16000由P沟道晶体管16001、N沟道晶体管16002及反相器16003～16004构成。前述行译码器由反相器16005～16008、与非门元件16009～16012及三与非门元件16013～16268构成。
除了前述P沟道晶体管16001的前述N沟道晶体管16002、前述反相器16003～16004、前述反相器16005～16008、前述与非门元件16009～16012及前述三与非门元件16013～16268分别与图6的前述N沟道晶体管6002、前述反相器6003～6004、前述反相器6005～6008、前述与非门元件6009～6012及前述三与非门元件6013～6268同样连接。来自前面LP控制驱动器的前述字驱动器P沟道控制信号LP、前述DRAM的第1电源即VPP、前述反相器16003的输入分别与前述P沟道晶体管16001的栅极、源极、漏极连接。
前述LP控制驱动器由与非门元件16269、反相器16270、N沟道晶体管16271及P沟道晶体管16272构成。模块选择信号XBKm及字驱动器P沟道控制同步信号TLP与前述与非门元件16269的输入连接。前述与非门元件16269的输出与前述反相器16270的输入连接。前述反相器16270的输出、前述字驱动器P沟道控制信号LP、接地电平分别与前述N沟道晶体管16271的栅极、漏极、源极连接。前述反相器16270的输出、前述字驱动器P沟道控制信号LP、字驱动器P沟道控制电源VLP分别与前述P沟道晶体管16272的栅极、漏极、源极连接。
对于图12所示的字驱动器模块及行译码器及LP控制驱动器以外的其它电路，设与实施形态1相同，具有同一标号，并省略其说明。
对于以上那样构成的实施形态3的半导体存储装置，以下说明其动作。
在本实施形态3中，与实施形态1的不同点在于，前述字驱动器P沟道控制信号LP的电位仅所选择的模块移位。其它与实施形态1相同，省略说明。时序图与图11相同。
字驱动器P沟道控制同步信号TLP与实施形态2相同，通常虽为低电平，但与前述字线WLn的下降同时成为高电平。接受它之后，仅所选择的模块的前述LP控制驱动器进行激活。
若前述LP控制驱动器进行激活，则前述P沟道晶体管16001的栅极的电压从字驱动器P沟道控制信号LP的电位向接地电位移位。接受它之后，能够以更高速使前述字线WLn下降。
前述字线WLn下降之后，到下一次读出或写入动作开始为止，前述字驱动器P沟道控制同步信号TLP成为低电平。接受它之后，前述P沟道晶体管16001的栅极的电压再充电为字驱动器P沟道控制信号LP。
通过对每个模块控制前述字驱动器P沟道控制信号LP，得到能够减小对前述字驱动器P沟道控制电源VLP施加的负载的效果。
另外，前述字驱动器P沟道控制同步信号TLP，若在前述字线WLn下降时为高电平，则没有必要同时。若与前述字线WLn的下降时同时，则能够得到使贯通字驱动器内的电流量为最低限度的效果。另外，若使前述字驱动器P沟道控制电源VLP为低于前述第1电源VPP的电压，则能够得到非选择字线不浮空的效果。另外，前述N沟道晶体管16271的源极的连接点虽不限于接地电平，只要是低于前述字驱动器P沟道控制电源VLP的电压即可，但是若为接地电平，则能够得到的效果是，不需要形成新的电源电路，字线以更高速下降。
(实施形态4)下面，说明本发明的实施形态4的半导体存储装置。另外，与实施形态1的不同点仅仅是电阻模块的电路构成图及半导体集成电路芯片的构成图，对于其它的具有同样构成的部分，附加同一标号，并省略其说明。
图13为本实施形态4的半导体存储装置的电阻模块的电路构成图。这里说明的电阻模块702如图13所示，由多个电阻调整单元1301构成，在前述节点RD与前述节点LPI之间串联连接多个前述电阻调整单元1301。另外，在前述节LPI与接地电平之间也串联连接多个前述电阻调整单元1301。前述电阻调整单元1301由电阻1302及开关1303构成，它们分别并联连接。
图14为安装有该实施形态4的半导体存储装置的半导体集成电路芯片的构成方框图。这里说明的半导体集成电路芯片，为了调整前述字驱动器P沟道控制电源VLP，如图14所示，前述字驱动器P沟道控制电源VLP与芯片上的焊盘连接。
从该前述字驱动器P沟道控制电源VLP用的焊盘监视电压，进行调整，使得前述字驱动器P沟道控制电源VLP成为最佳电压。
通过这样，在该实施形态4中，能够得到的效果是，提高前述字驱动器P沟道控制电源VLP的精度，能够设定为最佳值。
另外，在实施形态2或3中，若采用同样的构成，则能够得到同样的效果。
权利要求
1.一种半导体存储装置，具有由配置在多条位线与多条字线的交点的多个存储器单元构成的存储器单元阵列；接通断开(ON-OFF)驱动所述多条字线的字驱动器模块；以及生成指定利用所述字驱动器模块进行接通驱动的字线用的行译码信号的行译码器，利用所述字驱动器模块，接通驱动用来自所述行译码器的行译码信号指定的字线，使与所述指定的字线相对应的存储器单元为激活状态，其特征在于，所述字驱动器模块对每条所述字线，在第1电源与接地电平之间，串联连接P沟道晶体管与N沟道晶体管，对所述P沟道晶体管的栅极，输入控制所述字驱动器模块的动作状态的字驱动器P沟道控制信号，对所述N沟道晶体管的栅极，输入来自所述行译码器的行译码信号，将所述P沟道晶体管与所述N沟道晶体管的连接点与该字线连接。
2.如权利要求1所述的半导体存储装置，其特征在于，所述第1电源具有比所述位线的电压要高的电压。
3.如权利要求2所述的半导体存储装置，其特征在于，通过反相器，将所述P沟道晶体管与所述N沟道晶体管的连接点与该字线连接。
4.如权利要求2所述的半导体存储装置，其特征在于，构成设置产生对所述字驱动器模块供给向所述P沟道晶体管的栅极的所述字驱动器P沟道控制信号用的字驱动器P沟道控制电源的部件，使得以所述字驱动器P沟道控制电源为基础，将低于所述第1电源的电压供给所述字驱动器模块，作为所述字驱动器P沟道控制信号。
5.如权利要求4所述的半导体存储装置，其特征在于，构成产生所述字驱动器P沟道控制电源的部件，使得切换所述字驱动器P沟道控制信号的电压，以便所述字驱动器P沟道控制信号在所述指定的字线从接通向断开切换时，成为所述字驱动器P沟道控制电源的电压，在所述指定的字线从断开向接通切换时，成为低于所述字驱动器P沟道控制电源的电压。
6.如权利要求5所述的半导体存储装置，其特征在于，构成产生所述字驱动器P沟道控制电源的部件，使得切换所述字驱动器P沟道控制信号的电压，以便仅根据模块选择信号选择的字驱动器模块的所述字驱动器P沟道控制信号在所述指定的字线从接通向断开切换时，成为所述字驱动器P沟道控制电源的电压，在所述指定的字线从断开向接通切换时，成为低于所述字驱动器P沟道控制电源的电压，并且根据所述模块选择信号的非选择的字驱动器模块的所述字驱动器P沟道控制信号，始终成为所述字驱动器P沟道控制电源的电压。
7.如权利要求4所述的半导体存储装置，其特征在于，构成产生所述字驱动器P沟道控制电源的部件，使得所述字驱动器P沟道控制电源的电压成为低于所述第1电源电压与所述P沟道晶体管的阈值电压的绝对值之差的电压。
8.如权利要求7所述的半导体存储装置，其特征在于，构成产生所述字驱动器P沟道控制电源的部件，使得能够调整所述字驱动器P沟道控制电源的电压。
9.如权利要求5所述的半导体存储装置，其特征在于，构成产生所述字驱动器P沟道控制电源的部件，使得切换所述字驱动器P沟道控制信号的电压，以便所述字驱动器P沟道控制信号在准备时成为所述字驱动器P沟道控制电源的电压，在所述指定的字线从断开向接通切换时，成为低于所述字驱动器P沟道控制电源的电压，然后，在所述指定的字线从接通向断开切换时，成为所述字驱动器P沟道控制电源的电压。
10.如权利要求5所述的半导体存储装置，其特征在于，产生所述字驱动器P沟道控制电源的部件，设低于所述字驱动器P沟道控制电源的电压为接地电平。
全文摘要
本发明揭示一种半导体存储装置，即使来自行译码器的输出是低电压，也不改变P沟道晶体管6001或N沟道晶体管6002的尺寸，能够通过改变与P沟道晶体管6001连接的字驱动器P沟道控制信号LP的电压，使字驱动器的电平移位，从而维持N/P的晶体管尺寸比小的状态。
文档编号G11C8/10GK101060010SQ20071010138
公开日2007年10月24日 申请日期2007年4月20日 优先权日2006年4月21日
发明者山田直毅, 折笠宪一 申请人:松下电器产业株式会社