半导体非易失性存储器的制作方法

专利名称：半导体非易失性存储器的制作方法
技术领域：
本发明涉及可写入/擦除的只读存储器(电可编程只读存储器，以下称为EPROM)等半导体非易失性存储器；尤其涉及用于存储芯 片内置电路的输出特性控制以及冗余补救的修正(trimming)(调整) 技术。
背景技术：
通常，EPROM等半导体非易失性存储器因其记忆信息的保持无 需电力而广泛地用作便携式设备等的存储器。近年来，随着存储单元 的微型化，为了提高存储单元的可靠性以及产量，存储单元的改写、 读出条件的最优控制以及冗余补救变得相当重要。这是通过参照存储 器工作时的状态，来实现预先存储在存储单元芯片上的、指定有无内 置电路的供电电压、供电电流、或冗余线活性化及置换地址等的修正 和冗余信息。作为存放修正和冗余信息的方法，例如下述特开平 11-17010号公报中所述，通常进行激光熔丝修正。在该方法中，将熔丝元件用于信息的存放。例如，在晶片测试工 序中，对熔丝进行选择性的切断，以切断的有无作为信息，在存储器 工作时产生"0"、 "l"的逻辑信号。然而，在现有的如特开平11-17010号公报中所公开的激光熔丝 修正的情况下，存在以下缺点由于在封装组装后不能改写修正、冗 余(补救)信息，因此那些在组装后的测试工序中产生了新的需要补 救的存储区域的存储器芯片以及内置电路的输出特性发生了偏差的存 储器芯片全部变为不合格。另外，存在以下课题必需用于搭载熔丝 元件的专用的掩模，因而制造成本提高
发明内容
为了解决上述课题，本发明的目的在于提供一种通过将修正、冗 余信息存放在存储单元中而提高了封装组装后的合格率、降低了掩模 成本的半导体非易失性存储器。本发明的半导体非易失性存储器包括配置有多个第1非易失性 存储单元的存储器阵列部；配置于上述存储器阵列部内、分别具有存 储了相同的规定信息的多个第2非易失性存储单元的多个存储区域； 在电源接通时，以规定的定时产生存储地址、锁存选择信号以及控制 信号的时序电路；根据上述存储地址和上述控制信号，对上述存储器 阵列部和上述存储区域进行信息的写入和读出的写入读出部；根据上 述锁存选择信号，将利用上述写入读出部所读出的上述规定信号进行 锁存的锁存电路；和根据上述存储地址和在上述锁存电路中所锁存的 上述规定信息，选择上述第l和第2非易失性存储单元，并施加规定 电压来驱动的选择驱动部。根据本发明，由于重复相同的修正、冗余信息等的规定信息并存 放在多个存储区域中，因此能够提高存放修正、冗余信息等的规定信 息的存储区域的可靠性。由于仅由存放修正、冗余信息等规定信息的 多个存储区域来构成存储模块，因此所存储的修正、冗余信息等规定 信息既不会在擦除其他的存储器阵列部的同时被擦除，也不会受到干 扰(损害)，因此能够使测试变得容易，同时能够提高存储区域的可 靠性。


图1是本发明实施例1中的半导体非易失性存储器的概要结构图。图2示出图1的半导体非易失性存储器的布局例的平面图。 图3示出图2的存储区域3A或3B的图形例的概要平面图。 图4示出对应图3的图2的存储区域3A或3B的概要电路图。 图5是本发明的实施例2中的图1中的内置电源电路9的概要结构图。图6是图5中示出的电源电压分割电路21A、 21B、 21C的变更 例的电源电压分割电路的电路图。图7是本发明的实施例3中的图1的二值存储单元的信息记忆例的图。图8是本发明的实施例4中的图1的时序电路5的概要结构图。 图9是在图8中的时序电路5中，接通电源时的修正、冗余信息的读出动作的流程图。图IO是在图8的时序电路5中，接通电源时的电源电压VCC的波形图。图11 - 1是图1的存储区域3A、 3B中的修正、冗余信息存储的 存储地址与数据分配图。图11-2是图1的存储区域3A、 3B中的修正、冗余信息存储的 存储地址与数据分配图。图12是在图8的时序电路5中，示出的接通电源时的修正、冗 余信息的读出动作的变更例的流程图。图13是本发明的实施例5中，示出的图11-1、图11-2的调整 信息的逻辑值的图。图14是本发明的实施例5中，示出的图11-1、图11-2的冗余 有效/无效信息的逻辑值的图。图15是本发明的实施例7中，示出的图1以及图5中的内置电 源电路9内设置的参考电流调整值自动最优化电路的概要结构图。图16是使用图8和图15的参考电流调整值自动最优化电路，电 源接通时序时的动作波形图。图17是本发明的实施例9中，对存储图1和图8的修正、冗余 信息的存储区域的写入时的动作波形图。图18时本发明实施例10中，图1的调整用端子的概要结构图。
具体实施方式
EPROM等的半导体非易失性存储器包括存储器阵列部、多个存 储区域、时序电路、写入读出部、锁存电路部、以及选择驱动部。在上述存储器阵列部中，配置了多个第l非易失性存储单元。上 述多个存储区域分别具有多个第2非易失性存储单元，该多个第2非 易失性存储单元配置于上述存储器阵列部中、存放着相同的规定信息。 当接通电源时，上述时序电路以规定的定时产生存储地址、锁存选择 信号、以及控制信号。上述写入读出部根据上述存储地址和上述控制信号，对上述存储 器阵列部和上述存储区域进行信息的写入和读出。上述锁存电路根据上述锁存选择信号，对由上述写入读出部所读出的上述规定信息进行 锁存。上述选择驱动部根据上述存储地址和锁存于上述锁存电路中的 上述规定信息，选择上述第1和第2非易失性存储单元，并对其施加 规定电压来驱动。实施例1(图l、图2的半导体非易失性存储器的整体结构) 图l是本发明实施例1的半导体非易失性存储器的一个例子的概 要结构图，图2是图1的半导体非易失性存储器的布局例的平面图。该半导体非易失性存储器是例如作为EPROM的一种的、在存储 单元内具有浮栅结构的所谓P2ROM (产品可编程只读存储器，冲电 气工业的注册商标)，在存储器芯片1大致中央的部分上设置有以矩 阵状配置了多个存储单元2a的、作为用户数据存放区域的存储器阵列 部2。在存储器阵列部2的规定位置上，以规定间隔设置有多个存放 修正、冗余信息的存储区域(例如2个)3A、 3B。存储单元2a由能够利用电气的方法在浮栅中积累电荷的结构的 MOS晶体管构成，利用紫外线或施加电压等进行电荷的擦除。存储单 元2a的漏极和源极分别与一对位线BL相连接，对该存储单元的信息 写入是通过在擦除全部单元后，使用作为地址线的字线WL来选择性 地对存储单元2a的浮栅积累电荷而进行的。 一次所积累的电荷，即使
切断电源都会被保持，直到下一次被擦除为止。在存储器阵列部2的周边设置有输入/输出(以下，称为"I/0") 焊盘部4A、 4B、时序电路5、模式控制逻辑电路6、数据锁存部7、 锁存电路8A、 8B、内置电源电路9、字线补救电路10、字译码器驱 动器11、 SS译码器驱动器12、 DS译码器驱动器13、位线补救电路 14、位译码器15、写入电路16、读出放大部17、以及切换电路18等。 这里，由I/O焊盘部4B、数据锁存部7、写入电路16、读出放大部 17以及切换电路18构成写入读出部。另外，由内置电源电路9、字线 补救电路10、字译码器驱动器11、 SS译码器驱动器12、 DS译码器 驱动器13、位线补救电路14、以及位译码器15构成选择驱动部。I/O焊盘部4A是输入电源电压VCC、 VCC2、接地电压VSS， 存储地址Ax(x为正整数)、芯片使能信号CEB、以及输出使能信号 OEB等的端子部。I/O焊盘部4B是进行输入数据DIx的输入和输出 数据DOx的输出的端子部。时序电路5是输入电源电压VCC、存储 地址Ax、输入数据DIx、存储器读出数据DO等并在存储器芯片内产 生各种信号(例如锁存选择信号S5a、存储地址AD、以及输入输出数 据DIO等)的电路。模式控制逻辑电路6是输入存储地址AD、上电 信号POWON以及输入输出数据DIO等并输出模式控制信号S6a、 S6b 的电路。数据锁存电路7包括根据存储地址AD和控制信号S6a来锁 存输入数据DIx和输出数据DOx (即存储器读出数据DO )的数据锁 存电路7a、纠错电路(以下，称为"ECC电路")7b、和逻辑电路7c。锁存电路8A、 8B是根据锁存选择信号S5a和输入输出数据DIO 来锁存修正、冗余信息的电路。内置电源电路9是根据锁存电路8A、 8B的输出信号来输出多个驱动电压的电路。字线补救电路10是根据 存储地址AD和锁存电路8A、 8B的输出信号对字线WL进行补救的 电路。字译码器驱动器11是对字线补救电路10的输出信号进行译码 并驱动字线WL的电路。SS译码器驱动器12是对字线补救电路10 的输出信号进行译码并驱动源极选择晶体管的栅极线SS的电路。DS 译码器驱动器13是对字线补救电路10的输出信号进行译码并驱动漏
极选择晶体管的栅极线DS的电路。另外，位线补救电路14是根据存储地址AD和锁存电路8A、 8B 的输出信号来对位线BL进行补救的电路。位译码器15是对位线补救 电路14的输出信号进行译码的电路。写入电路16是根据存储地址AD 和控制信号S6a来写入输入数据DIx的电路。读出放大部17是根据 存储地址AD和控制信号S6b来放大存储器读出数据DO的电路。切 换电路18是对存储器阵列部2和存储区域3A、 3B进行写入和读出数 据的切换的电路。(图l、图2的半导体非易失性存储器的整体的动作) 修正、冗余信息是通过例如半导体制造厂商设定测试模式、指定存储地址Ax来选择存储区域3A、 3B并进行写入、检验(验证)，在向用户出货前存放的。即，将存储地址Ax输入到I/O焊盘部4A，同时将作为输入数据DIx的修正、冗余信号输入到1/0焊盘部4B，利用模式控制逻辑电路6设定测试模式。之后，将修正、冗余信息的输入数据DIx输入到I/O焊盘部4B，并锁存在数据锁存电路7a中。另外，存储地址Ax经I/0焊盘部4A输入到时序电路5中。从器11、 SS译码驱动器12以及DS译码驱动器13译码，来选择存储区 域3A、 3B的字线WL、源极线SL以及漏极线DL;同时，该时序电 路5输出的存储地址AD经位线补救电路14由位译码器15译码，来 选择存储区域3A、 3B的位线BL,据此，选择存储区域3A、 3B中的 存储单元2a。由数据锁存电路7a锁存的修正、冗余信息的输入数据DIx经写 入电路16以及切换电路18而被存放在存储区域3A、 3B中被选择的 存储单元2a中。例如，如果用户对存储器芯片1施加(接通)电源电压VCC、 VCC2，当该电源接通时，时序电路5工作，从该时序电路5自动输
出存储区域3A、 3B的地址AD，并由模式控制逻辑电路6设定读出动 作模式。根据自动输出的地址AD，对存储区域3A、 3B内的存储单元 2a进行选择，将存储于该存储单元2a中的修正、冗余信息经切换电 路18和读出放大部17，读出到数据锁存电路7a。由数据锁存电路7a读出的修正、冗余信息被存放在由时序电路5 产生的锁存选择信号S5a所选择的锁存电路8A、 8B中。在全部的修 正、冗余信号存储于锁存电路8A、 8B之后，利用模式控制逻辑电路 6的读出动作模式自动结束，可以对存储器阵列部2进行通常的存储 器动作。存放在锁存电路8A、 8B中的修正、冗余信息在存储器芯片 1接通电源的期间内保持，并提供给内置电源电路9、字线补救电路 10和位线补救电路14。(图3、图4的存储区域3A、 3B的结构)图3是图2的存储区域3A或3B的图案例的概要平面图，示出 了将存储区域3A或3B作为一根字线WL的情况的详细图案例。图3的纵向是位线BL的方向，在横向的大致中央的位置上，设 置为了用于存储修正、冗余信息用存储单元2a的1根修正、冗余信息 存储字线WL。在与该字线WL平行的上、下对称位置上，分别配置 多根虚设字线DWL、多根源极选择晶体管的栅极线SS、和多根漏极 选择晶体管的栅极线DS。在本实施例1中，修正、冗余信息重复相同的信息并存放在2个 存储区域3A、 3B中。对于存储修正、冗余信息的字线WL，设置源 极选择、漏极选择的晶体管栅极线SS、 DS,写入或擦除时的施加电 压可以由存放用户数据等其他信息的字线WL来独立地控制。另外， 在重复存储相同的信息时，不使用相同的字线WL或相邻的字线WL， 而是准备如图3的结构的图2中的存储区域3A、 3B那样的2个地方 来存放。图4示出对应于图3、图2的存储区域3A或3B的构成例的概要 电路图。
在横向上，设置1根修正、冗余信息存储字线WL，并配置多根 与该字线WL正交的主位线BLx。在1根位线WL与各次位线SBLnx (n, x为正整数)对的交叉位置上，分别配置存储单元2a;这些存储 单元2a的栅极与字线WL相连接，漏极与源极分别与次位线SBLnx 相连接。各次位线SBLnx的上端经各漏极选择晶体管2b而被施加了漏极 电压CDV;各次位线SBLnx的下端经各源极选择晶体管2c与主位线 BLx相连接。各漏极选择晶体管2b利用施加在分别与其各栅极相连 接的栅极线DC上的电压而进行导通/截止操作。同样地，各源极选择 晶体管2c利用施加在分别与其各栅极相连的栅极线SS上的电压来进 行导通/截止操作。(图1~图4的存储区域3A、 3B的动作)如上所述，在图1的存储器芯片1的电源接通时，从时序电路5 自动地输出存储区域3A、 3B的存储地址AD，并利用模式控制逻辑电 路6设定读出动作模式。根据自动输出的存储地址AD来选择存储区 域3A、 3B内的存储单元2a，将存放在该存储单元2a中的修正、冗 余信息经切换电路18和读出放大部17读出到数据锁存电路7a中。在这样的电源接通时的读出动作时，交替地选择2个存储区域 3A、 3B，用时序电路5内的判断电路对是否正确地读出了所写入的信 息进行判断，并将判断结果为良好的存储区域3A、 3B中的修正、冗 余信息读出。(实施例l的效果) 根据本实施例l，由于重复相同的修正、冗余信息并存放在2个 存储区域3A、 3B中，因此能够提高存放修正、冗余信息的存储区域 3A、 3B的可靠性。由于仅以存放修正、冗余信息的存储区域3A、 3B 构成存储器模块，因此所存放的修正、冗余信息，既不会在电擦除其 他的存储器阵列部2的同时被擦除，也不会受到干扰(损害)，而可
以使测试变得容易，同时可以提高存储区域3A、 3B的可靠性。另夕卜， 如图2所示，2个存储区域3A、 3B以规定的间隔而隔开配置，两者 不相邻，因此能够避免由于改写时的高电压或灰尘附着等原因所产生 的线间短路的不合格。实施例2(实施例2的结构)图5是本发明的实施例2中图1的内置电源电路9的一个例子的 概要结构图。该内置电源电路9是在读出动作中所使用的电源电路，包括产 生参考电压VREF的参考电压产生电路20;提供将提供给存储器芯片 1的电源电压VCC分压了的输出电压的、由分压电阻构成的电源电压 分压电路21A、 21B、 21C;利用上电信号POWON进行导通/截止动 作，并^f吏电流流过电源电压分压电路21A、21B、21C的N沟道型MOS 晶体管(以下，称为"NMOS，， )22A、22B、22C;根据上电信号POWON， 在电源接通时选择电源电压分压电路21A、 21B、 21C的输出电压、 而在通常读出动作时选择由修正信号TM所选择的电压节点N27C的 电压或参考电压VREF的切换电路23A、 23B、 23C;根据上电信号 POWON,在电源接通时选择与修正信号TM无关的、所选择的电压 节点N26A、 N26B、 N26D，而在读出动作时选择由修正信号TM所选 择的电压节点N27A、 N27B、 N27D的切换电路24A、 24B、 24C。另外，在内置电源电路9中，还包括使切换电路24A的输出电 压(即向字线译码器驱动器11提供的字电压VCW )跟随切换电路23A 的输出电压的运算放大器25A;使切换电路24B的输出电压(即、提 供给DS译码器驱动器13的输出电压CDV )跟随切换电路23B的输 出电压的运算放大器25B;输入参考电压VREF并输出稳压了的参考 电压VREF，的运算放大器25C;输入切换电路23C的输出电压并输出 稳压了的电压的运算放大器25D;将字电压VCW与接地电压VSS间 的电压分压、并从节点N26A等输出分压电压的电阻分压电路26A;
将漏极电压CDV与接地电压VSS间的电压分压、并从电压节点N26B 等输出分压电压的电阻分压电路26B;将运算放大器25C的输出电压 与接地电压VSS之间的电压分压的电阻分压电路26C;以及将运算放 大器25D的反相输入端子的电压分压、并从节点N26D等输出分压电 压的电阻分压电路26D。作为其他的电路，包括根据修正信号TM选择电阻分压电路 26A的期望输出电压，并通过电压节点N27A提供给切换电路24A的 选择电路27A;根据调整信号TM选择电阻分压电路26C的期望电压， 并通过电压节点N27C提供给切换电路23B的选择电路27C;根据调 整信号TM选择电阻分压电路26D的期望输出电压，并通过电压节点 27D提供给切换电路24C的选择电路27D;由利用运算放大器25D的 输出电压进行栅极控制以流过固定的电源电流的p沟道型MOS晶体 管(以下称为"PMOS")构成的电流源28A;和由对于该电流源28A 连接为电流镜的、对于参考位线BLD流过固定的参考电流IREF的 PMOS所构成的参考电流源28B。与输出字电压VCW的运算放大器25A的输出端子相连接的字线 译码器驱动器11是对存储地址Ax进行译码并根据该译码的结果来驱 动字电压VCW并提供给存储单元2a的栅极的电路。与输出漏极电压 CDV的运算放大器25B的输出端子相连接的DS译码器驱动器13是 对存储地址Ax进行译码并根据该译码结果来驱动漏极电压CDV并提 供给存储单元2a的漏极的电路。该存储单元2a的源极虽然未在图5 中示出，但是通过图1的SS译码器驱动器12与读出放大部17相连 接。读出放大部17是放大由参考位线BLD所提供的参考电流IREF 与存储单元2a的源极侧的读出电流之间的差值，并将放大的读出电压 输出给数据锁存电路7a的电路。(实施例2的动作)在接通电源时从存储区域3A、 3B读出修正、冗余信息时，与通 常的读出动作不同，必须使用修正前的状态的内置电源电路9来读出。 因此，由于构成内置电源电路9、尤其是参考电压产生电路20的元件 的偏差，使在读出(检出)施加在存储单元2a上的电压或存储单元电 流时所使用的参考电流IREF的偏差变大。在为了保证可靠性而确定 存储单元2a的施加电压的上限的情况下，由于上述元件的偏差而4吏在 最坏条件下对存储单元2a施加的电压变得非常小，不能保证读出动作 中所需要的存储单元电流。同样地，由于使用参考电压产生电路20 的参考电流源28B的偏差也较大，使读出动作变得困难。因此，在本实施例2中，在读出修正、冗余信息时，使用电源电 压分压电路21A、 21B、 21C，将由修正信号TM所选择的内置电源控 制总线从通常的读出动作时的总线(即、参考电压VREF—切换电路 23A—运算放大器25A的通路，参考电压VREF—运算放大器25C— 电阻分压电路26C—选择电路27C—切换电路23B—运算放大器25B 的通路，参考电压VREF—切换电路23C—运算放大器25D的通路) 切换到专用控制总线(即、电源电压分压电路21A、 21B、 21C—切换 电路23A、 23B、 23C—运算放大器25A、 25B、 25D的通路)。据此， 可以将对存储单元2a施加的电压的偏差减小至电源电压VCC的分压 的偏差范围内。另外，也能够减小参考电流源28B中由参考电压产生 电路20引起的偏差。(实施例2的效果)根据本实施例2，通过保证接通电源时的存储单元电流和减小参 考电流IREF的偏差，使可靠的修正、冗余信息的读出成为可能。(实施例2的变更例)(1) 电源电压分压电路21A、 21B、 21C可以共用。这样，能够 减小电路面积。(2) 图6是图5的电源电压分割电路21A、 21B、 21C的变更例 的电源电压分压电路的电路图。该电源电压分压电路21包括代替分压 电阻的多个连接为二极管的PMOS 21a、 21b、 21c;和栅极由上电信 号POWON控制的NMOS 22D,它们串联连接在电源电压VCC端子 与接地电压VSS端子之间。如果使用这样的电源电压分压电路，则能 够减小电路面积。实施例3图7是本发明实施例3的图1中的二值存储单元的信息存储例的 示意图。在本实施例3中，在存储器阵列部2中使用了在1个存储单元2a 中存储2位(bit)的二值存储单元(以下，用符号"2a-2"表示)，而 在存放修正、冗余信息的区域3A、 3B中，使用了在l个存储单元2a 中存储1位的存储单元(以下，用符号"2a-l，，表示)。图7是在1个 存储单元2a中记忆2位的存储单元2a-2的例子。在存储单元2a中，例如，在以ND作为浮栅的左侧的电荷积累 节点、以NS作为浮栅右侧的电荷积累节点的情况下，在二值存储单 元2a-2中，根据对于左右的电荷积累节点ND、 NS的电荷的有无，可 以取4个逻辑存储状态(1, 1) 、 (0， 1) 、 (1， 0) 、 (0， 0)。 根据读出时施加在漏极-源极上的电压方向，读出各个位。当读出一 个位时，即逻辑值相同，与另一位对应的电荷积累节点ND或NS没 有电荷的情况的存储单元电流较大。如实施例2所说明的那样，在读出接通电源时的修正、冗余信息 时，由于作为调整前的状态内置电源电路9的偏差，因此最坏条件下 对存储单元2a所施加的电压变低。其结果，读出动作所必须的未写入 状态(即、逻辑值l)的存储单元电流不能得到充分保证。因此，在本实施例3中，如图4所示，存放修正、冗余信息的存 储单元2a-l成为仅使用一侧的电荷积累节点(例如，NS)，而不使 用另一侧的电荷积累节点ND (即、逻辑值l)的未写入状态。如此， 在读出接通电源时的修正、冗余信息时，能够保证逻辑值l的存储单 元电流，使可靠的读出成为可能。另一方面，修正、冗余信息通常是， 即使在1个存储单元2a-l中记忆1位的情况下也足以存放于1根字线WL中的位数，因此没有面积开销。在本实施例3中，在使上述不使用的电荷积累节点ND逻辑值O 时，可以成为存储逻辑值O的写入状态、即图7的存储逻辑值(0，0)。 从而能够减小写入状态(即、逻辑值0)的存储单元截止电流，并改 善读出余量。在本实施例3中，虽然对l个存储单元2a中存储2位的存储单 元2a-2进行了说明，但使用存储大于等于4位的多值存储单元的情况 也可以获得大致相同的作用效果。实施例4图8是本发明的实施例4的图1中的时序电路5的一个例子的概 要结构图。该时序电路5是分别从I/O焊盘部4A、 4B中的电源焊盘4a输 入电源电压VCC、从地址焊盘4b输入存储地址Ax、以及从数据输入 焊盘4c输入输入数据DIx，同时从数据锁存电路7a输入存储器读出 数据DO来进行规定的时序动作，输出存储地址AD、锁存选择信号 S5a、以及输入输出数据DIO等的电路。时序电路5包括与电源焊盘4a相连接的上电电路30;与该上 电电路30相连接的振荡电路31、计数器32、以及输出停止装置(例 如选择电路)33;与计数器32的输出侧相连接的译码器34;与上电 电路30、数据输入焊盘4c和数据锁存电路7a相连接的输出停止装置 (例如选择电路)35;与计数器32和数据锁存电路7a相连接的判断 单元(例如复制判断电路)36，以及与选择电路35和上电电路30相 连接的判断单元(例如校验和(checksum)判断电路)37。上电电路30是这样的电路当由电源焊盘4a输入电源电压VCC 时，上电信号POWON有效(例如为逻辑"H")并施加于振荡电路31、 计数器32以及选择电路33、 35;当从校验和判断电路37施加校验和 判断一致信号S37时，则使上电信号POWON无效(例如为逻辑"L")。 与其输出侧相连接的振荡电路31根据上电信号POWON的"H"以规 定的频率振荡、输出时钟信号CLK并施加给计数器32。计数器32根 据上电信号POWON的"H，，来对时钟信号CLK的脉冲数进行计数， 并输出内部产生地址Ax一in、复制判断时刻信号S32a、以及和运算、 判断定时信号S32b，并分别施加给选择电路33、译码器34、复制判 断电路36以及校验和判断电路37。选择电路33是这样的电路当上电信号POWON变为"H"时， 选择从计数器32输出的内部产生地址Ax一in;当上电信号POWON 变为"L"时，选择从地址焊盘4b输入的存储地址Ax，然后以该选择 结果作为存储地址AD并输出。译码器34从地址焊盘4b输入的存储 地址Ax或从计数器32输出的内部产生地址Ax_in进行译码以输出锁 存选择信号S5a。选择电路35是这样的电路当上电电路30提供上 电信号POWON的"H"时，选择从数据锁存电路7a提供的存储器读 出数据DO;当上电信号POWON变为"L"，选择从数据输入焊盘4c 输入的输入数据DIx，并以该选择结果作为输入输出数据DIO来输出。复制判断电路36是这样的电路根据来自计数器32的复制判断 定时信号S32a，对从数据锁存电路7a提供的存储器读出数据DO是 否与复制(复制数据) 一致进行判断； 一致时输出复制判断一致信号 S36并提供给计数器32。校验和判断电路37是这样的电路根据来自 计数器32的和运算、判断时刻信号S32b，对于从选择电路35提供的 输入输出教据DIO进行是否与校验和(合计) 一致的判断，当 一致时 输出校验和判断一致信号S37并提供给上电电路30。(实施例4的动作)图9是图8的时序电路5的接通电源时的修正、冗余信息的读出 动作流程图。图IO是图8的时序电路5的接通电源时的电源电压VCC 的波形例的图，横轴为时间，纵轴为电源电压VCC的电平.另外， 图11-1、图11-2为图1的存储区域3A、 3B的存放修正、冗余信息的 存储地址与数据的分配例的图。在图9的流程图中，当从图8的电源焊盘4a投入电源电压VCC (步骤ST1)时，电源电压VCC的电平上升，利用上电电路30检测 电源电压VCC的电平变为大于等于存储器芯片1的逻辑电路能够动 作的电压时，则上电信号POWON变为"H"(步骤ST2)。然后，通 过位线BL以及读出放大部17读出预先确定了逻辑值并写入在存储器 阵列部2中的数据(即、复制数据)，将该存储器读出数据DO锁存 在数据锁存电路7a中(步骤ST3)。复制数据包含O、 l两种的多个 逻辑值，优选地分散配置于存储器阵列整个区域内。复制数据的例子如图11所示。在图11中，例如，在同时读出128 位的页模式的16输出的存储器芯片l上，将复制数据写入到存放修正、 冗余信息的存储区域3A、 3B中。由于将上述数据写入到对应于存储 器芯片1的数据输入输出端子D0-D15的存储单元2a中，因此0、 1 两种逻辑值在字线WL的方向上平均分配。在图9的步骤ST3中读出的复制数据由对于预先对应于复制数据判断(步骤ST4)。如果没有正确读出全部位(NG)，则进行再次读 出的动作。如果确认正确读出了全部位(OK)，则从存储区域3A、 3B经位线BL、读出放大部17以及数据锁存电路7a读出修正、冗余 信息(步骤ST5 ),并将该读出的数据存放在锁存电路8A、 8B中(步 骤ST6)。如果修正、冗余信息全部读出，则通过选择电路35、并利 用校验和判断电路37，进行如下所述的校验和判断(步骤ST7)。在校验和判断中，预先将修正、冗余信息的逻辑值之和写入到存 储单元2a中。在接通电源时的修正、冗余信息的读出开始之后，每次 读出时进行信息的逻辑值的加法运算。在读出了全部信息和上述和的 信息后，利用校验和判断电路37进行运算结果与和是否一致的判断。 参照图11-1、图11-2说明上述校验和判断的例子。在图11-1、图11-2的例子中，分别对应于数据输入输出端子 D0 D15的16个1位加法运算电路内置在校验和判断电路37中。使 用校验和数据区域存放和的信息。即，在检验和数据中，对于，将修 正、冗余信息与校验和数据本身的逻辑值的总和以使该总和为偶数的
方式预先写入每个对应于数据输入输出端子D0 D15的区域内。在修 正、冗余信息的读出开始后，直到校验和数据读出为止，在数据读出 的同时进行l位加法运算。读出结束后，如果16个运算电路的运算结 果不全部为0(NG)，则运算电路清除，再次进行修正、冗余信息的 读出动作。如果全部运算结果为0 (OK)，由校验和判断电路37产 生校验和判断一致信号，结束校验和判断期间。上面虽然以和为偶数 作为判断基准，但也可以以奇数作为判断基准。当图9的步骤ST7中的校验和判断期间结束(OK)时，根据由 校验和电路37产生的校验和判断一致信号S37,上电信号POWON 变为无效"L"(步骤ST8),接通电源时的修正、冗余信息读出动作 结束，然后转移到正常的动作(步骤ST9)。在图9的一系列动作期间，从存储器芯片外部向芯片输入端子的 输入变为无效(例如，图8的地址焊盘4b以及数据数据焊盘4c由选 择电路33、 35变为非选择状态)，并禁止向存储器芯片的输出端子的 输出。另外，对于写入复制数据、校验和数据之前的存储器芯片1， 由于接通电源时变为无限循环，因此设置了能够强制结束的措施。(实施例4的效果)如图10所示，在接通电源时利用由VCC本身驱动的上电电路 30来检测由存储器芯片的规格所决定的电源电压VCC的下限电压在 原理上是不行的。另外，上电电路30的检测电平L30由于元件的偏 差、温度偏差、电源电压VCC的偏差在大范围内变动。因此，为了 在接通电源接通时读出修正、冗余信息，必须设置在与电源电压VCC 的规格范围不同的、考虑了以上的变动范围的低的电源电压VCC下 也能读出电路；尤其在存在对保证存储单元2a的施加电压的电流的约 束的情况下，设计变得困难。根据本实施例4，由于通过读出复制数据能够保证读出，所以可 以在存储器芯片的规格所决定的电源电压VCC的范围内设置读出电 路.如果是与修正无关的电路，可以使用通常的动作下使用的电路，
没有面积开销，容易设计。在对于电源电压vcc的上升速度、上升波形，存储芯片的规格 无法规定的情况下，电源电压VCC如图10的波形VCC-1所示，假设复制数据判断一致之后，修正、冗余信息的读出过程中电压下降的情况(复制判断不保证期间H36)。根据本实施例4，通过设置校验 和判断，能够避免电压下降中数据被误读出的情况。另外，在电源电 压VCC的电压如图IO的波形VCC-2所示，是将上电电路30的检测 电平L30分压的情况下，从上电信号POWON的发生开始重新进行再 次动作。(实施例4的变更例)图12是在图8的时序电路5中接通电源时的修正、冗余信息的 读出动作的变更例的流程图，与图9中的部分相同的部分用相同的符 号表示。在实施例4中，如图12的流程图所示，可以省略复制判断处理 (步骤ST3、 ST4)。通过测试时进行的复制数据的写入时间、和复 制判断电路36的消除，能够消减电路面积。但是，为了提升读出数据 的可靠性，需要大于等于在图8中说明的例子的高位的加法运算电路 和判断电路。实施例5图13示出在本发明的实施例5的图11-1、图11-2的修正信息的 逻辑值的图。图14示出在本发明的实施例5中、图11-1、图ll-2的 冗余有效/无效信息的逻辑值的图。在图11-1、图ll-2中，读出漏极电压CDV、读出字电压VCW、 参考电流IREF的修正信息的存放区域由4处的数据存储区域和2位 的区域指定位构成。冗余信息区域由1处的冗余地址与2位的地址有 效/无效位构成。在接通电源时的调整信息读出时，利用一个区域指定位A，指定
数据存放区域的位线地址。如图13所示，对于属于所指定的位线地址 的2个数据，指定另一个区域指定位B并像图13所示那样确定逻辑 值，并存储在锁存电路8A、 8B中。另外，在该例中，假定未写入数 据状态的存储单元2a的读出逻辑值为1，锁存电路8A、 8B的存储值 为存储单元2a的读出逻辑值的取反值。根据本实施例5,通过如图13所示的写入，能够不进行擦除动作， 而仅以写入动作来改变修正逻辑值。无须对于属于1个位线地址的2 个区域的最少2次、在使用4个位置的数据存放区域的最少4次的擦 除动作，就能够改变修正逻辑值。对于数据存放区域的存储单元2a 发生缺陷的情况，可以通过使用其他区域来代替。由于如果对存储修 正、冗余信息的存储单元进行一次的擦除动作，其他区域、尤其是在 实施例l中的其他的修正、冗余信息的整个区域也同时被擦除，因此 需要数据的再次写入，从而引起测试时间的增加与存储单元2a的可靠 性的低下，但利用本实施例5则能够避免。在接通电源时的冗余地址有效/无效信息的读出时，如图14所示， 合成2位的读出数据的逻辑值，确定对应的冗余地址的有效/无效的逻 辑值，并存放在锁存电路8A、 8B中。根据本实施例5，通过进行如图14所示的写入，不进行擦除动作， 能够仅在写入动作时使冗余地址有效，之后变为无效。在测试工序中， 在一次变为有效的冗余地址不适当的情况下，由于能够不需擦除动作 而再次成为无效，因此与上述修正的情况相同，能够避免测试时间的 增加与存储单元2a的可靠性的降低。根据图11-1、图11-2的例子，如实施例5中说明的那样，由于 对各数据数据输入输出端子的每个进行1位的加法运算，因此由1位 所提供的校验和数据区域能够保证8位。如上所述，在改变修正、冗 余信息区域的逻辑值的情况下，虽然必须同步改写校验和数据区域， 但如本例一样，通过将1位加法运算判断与多位的校验和数据位相结 合，能够无需擦除动作而仅以写入动作进行改写。 实施例6参照图2以及图11-1、图11-2，对本发明的实施例6进行说明。在图2示出的存储器芯片1的布局例中，存放字线冗余地址信息 的锁存电路8B与字线补救电路10相邻地配置在存储器阵列部2的上 部，存放字线冗余地址信息的锁存电路8A与位线补救电路14相邻地 配置在存储器阵列部2的下部。根椐图11-1、图11-2的冗余信息数据的存放例，冗余地址存放 锁存电路的输出信号线为380根。另一方面，向锁存电路输入数据的 布线最多为14根即可。因此，利用上述配置，能够大大消减布线面积。如此，根据本实施例6，通过将存放修正、冗余信息的锁存电路 8A、 8B与使用其输出信号的电路10、 14相邻地配置，能够削减锁存 电路8A、 8B的输出信号的布线面积，避免芯片面积的增大。实施例7(实施例7的结构)图15示出在本发明的实施例7中设置在图1以及图5的内置电 源电路9内的参考电流修正值自动优化电路的一个例子的概要结构 图。参考电流修正值自动优化电路包括图5的运算放大器25D、电阻 分压电路26D、由PMOS组成的电流源28A、以及由PMOS组成的 参考电流源28B、替代图5的选择电路27D而设置的选择电路27E、 新设置的、产生提供给该选择电路27E的修正信号TM的切换电路 23D。切换电路23D根据接通电源时的上电信号POWON的"H"来选 择时序电路5的输出信号，当接通电源后的上电信号POWON变为"L，， 时选择修正、冗余信息的锁存电路8A、 8B的输出信号，将作为该选 择结果的修正信号TM提供给选择电路27E。选择电路27E是用于通 过输出对应于修正信号TM的编码fhM)h来改变与接地电压VSS相连 接的电阻分压电路26D的分压电压，据此选择用来确定参考电流IREF
的修正值的电路。在电阻分压电路26D中，例如，以电阻为最短(即、 参考电流最大)的修正值为4位编码0h、电阻为最长(即、参考电流 最小)的修正值为4位编码fh来进行分配。(实施例7的动作)图16是使用图8及图15的参考电流修正值自动优化电路的接通 电源时序时的动作波形的示例图，它与图9的流程图的动作相对应。当接通电源电压VCC时，电源电压VCC的电平上升，在时序 电路5中，上电信号POWON变为"H"，产生芯片选择信号CEBjn、 输出使能信号OEB一in、字线选择地址AWLx一in以及位线选择地址 ABLX一in。根据字线选择地址AWLx—in以及位线选择地址ABLx—in,将预 先写入于存储器阵列部2内的复制数据读出。利用在时序电路5内、 每次tACC时刻所产生的判断时刻信号，对所读出的复制数据进行其 逻辑值是否被正确读出的判断。如果没有正确读出全部位，则再次进 行读出动作。在复制判断期间，由时序电路5产生在实施例1中说明的字线选 择地址AWLxJn、和参考电流修正值(修正信号TM)，并在每次读 出时变化同时进行判断。修正信号TM经切换电路23D提供给内置电 源电路9内的选择电路27E等。选择电路27E根据修正信号TM依次 选择编码Oh fh，从而使电阻分压电路26D的分压电压改变。根据该 分压电压，流过参考位线BLD的参考电流IREF改变，从而对提供给 读出放大部17的参考电压VREF进行修正。在图16的例子中，参考 电流修正值从参考电流大的编码Oh变化到参考电流小的编码fh。如果确认了正确读出了所有位(OK)，则从存储区域3A、 3B 读出修正、冗余信息(数据1~7，以及校验和数据)，将该读出的数 据1~7以及校验和数据存放在图1的锁存电路8A、 8B中。当全部的 修正、冗余信息(数据1~7，以及校验和数据)被读出时，进行校验 和判断。
当校验和判断期间结束时(OK),时序电路5内的上电信号 POWON变为"L"，对接通电源时的修正、冗余信息的读出动作结束， 之后转移到正常的动作。(实施例7的效果)根据本实施例7，对每个存储器芯片，均能够自动地确定可读出 的条件并读出修正、冗余信息，而不论元件偏差、存储器特性偏差、 或者接通电源时的温度偏差如何。另外，在图16的动作例中，使参考电流修正值(修正信号TM) 从参考电流IREF大的编码0h改变到参考电流IREF小的编码fh。由 于在接通电源时，通常电源电压VCC为增大的方向，尤其在使用实 施例2中说明的图5的电源电压分压电路21C的情况下，在时间经过 的同时施加在存储单元2a上的电压为增大的方向。因此，存在以下问 题，即在参考电流IREF从小到大的过程中所读出的修正值中，电源 电压VCC增大后，写入逻辑值0的存储单元2a的截止电流超过参考 电流IREF，有不能读出的危险。本实施例7可以避免这样的问题。实施例8参照图16的动作波形图，对本发明的实施例8进行说明。 存储修正、冗余信息的图1的存储区域3A、 3B的读出访问时间 表示为从图1的时序电路5的内部地址(AWLxjn， ABLxjn)的产 生开始到判断定时信号(图8的S32a)、或对修正、冗余信息锁存电 路8A、 8B的传送期间信号上升为止的时间tACC。在本实施例8中， 时间tACC与在通常的读出动作中作为用户规格所确定的访问时间不 同，是较长的时间。根据本实施例8，如实施例2所说明的，即使在修正前的读出动 作中所需要的存储单元电流变小的情况下，也能够保证读出放大部17 的读出动作中所需要的电压差，能够稳定地读出修正、冗余信息。 实施例9参照图17,对本发明的实施例9进行说明。图17示出本发明的实施例9中对存放图1以及图8的修正、冗 余信息的存储区域的写入时的动作波形例。图17示出同时写入128 位的16位输入输出的存储芯片1的动作。当输出使能信号OEB从"H"下降为"L"时，由图1的模式控制逻 辑电路6所输出的控制信号(测试模式信号TEST )变为"H"，将数据 锁存部7设定为测试模式，同时从时序电路5输出位线选择地址ABLx 以及锁存信号S5a。在将用于向存储区域3A、3B中写入测试的输入数据DIx每次16 位地分为8次输入到存储器芯片1的I/O部4B中之后，在芯片^^能 信号CEB为"L，，期间tpw，对存储单元2a施加电压并同时写入128 位。本实施例9的特征为，在对存储单元2a施加电压之前，通过利 用从外部端子的数据输入将用于测试的输入数据DIx输入到I/O焊盘 部4B，用锁存选择信号S5a将修正、冗余信息锁存电路8A、 8B的存放值依次更新为0， 1, 2......7。当用于测试的输入数据DIx输入之后，通过停止对存储单元2a施加电压，能够不对储单元2a写入地设定修 正、冗余信息。据此，无需存储单元2a写入时间以及电压应力，也能 够进行存储器芯片1的测试。实施例10图18是表示在本发明的实施例10中的、图1的修正用端子的一 个例子的概要结构图。在图1的存储器芯片1中，设置了 1/0焊盘部4B、数据锁存部7、 图5的内置电源电路9、以及多个焊盘(例如，焊盘电压CDV焊盘 61、字电压VCW焊盘62、参考电流监测用焊盘63)等，另外，在该 存储器芯片1夕卜，连接了作为外部端子的多个的x个的数据DOx输出 端子(例如，数据DOl输出端子71、数据D02输出端子72、数据 D03输出端子73)等。1/0焊盘部4B包括多个的x个的数据DOx输出焊盘(例如，数 据DOl输出焊盘41、数据D02输出焊盘42、数据D03输出焊盘43 ) 等。在数据锁存部7中，如图l所示，设置有数据锁存电路7a、 ECC 电路7b、以及逻辑电路7c，在这些电路7a、 7b、 7c的内部或外部， 设置有用于输出数据的多个输出电路51、 52、 53，和与该输出侧相连 接的多个切换电路54、 55、 56。该切换电路54~56的输出侧与数据 DOx输出焊盘41 ~ 43、以及数据DOx输出端子71 ~ 73相连接。在内部电源电路9内，如图5所示，设置有由包含用于输出漏 极电压CDV的运算放大器25B的、并由与该运算放大器25B的输入 侧相连的多个电路组成的电压产生部9A;包含用于输出字电压VCW 的运算放大器25A、并由与该运算放大器25A的输入侧相连的多个电 路组成的电压产生部9B;以及包含用于输出参考电流IREF的电流源 28A和参考电流源28B、并由与该电流源28A和参考电流源28B的输 入侧相连的多个电路组成的电流镜电路部9C。这些电压产生部9A、 电压产生部9B、以及电流镜电路部9C的输出侧节点N9A、 N9B、 N9C 分别与漏极电压CDV焊盘61、字电压VCW焊盘62以及参考电流监 测用焊盘63相连接，同时分别与切换电路54 ~ 56相连接。在切换电路54~56内，切换电路54是这样的电路利用测试模 式信号TEST例如为"H"，选择从电压产生部9A输出的漏极电压 CDV，并向数据D01输出焊盘41和数据D01输出端子71输出；利 用测试模式信号TEST为"L"，选择输出电路51的输出信号、并向数 据DOl输出焊盘41和数据DOl输出端子71进行输出。同样，切换电路55是这样的电路利用测试模式信号TEST为 "H"，选择从电压产生部9B输出的字电压VCW，并向数据D02输出 焊盘42和数据D02输出端子72输出；利用测试模式信号TEST为 "L"，选择输出电路52的输出信号、并向数据D02输出焊盘42和数 据D02的输出端子72进行输出。切换电路55是这样的电路利用测 试模式信号TEST为"H"，选择电流镜电路部9C所输出的参考电流IREF ，并向数据D03输出焊盘43和数据D03输出端子73进行输出； 利用测试模式信号为"L"，选择输出电路53的输出信号，并向数据 D03输出焊盘43和数据D03的输出端子73进行输出。根据这样修正用端子结构，可以根据测试模式信号TEST用切换 电路54 ~ 56对作为电压修正对象的内置电源电路9的输出节点N9A、 N9B、 N9C的信号、与输出电路51~53的输出信号进行切换，并向数 据DOx输出端子71 ~ 73输出。在本实施例10中，虽然作为修正对象的输出节点N9A、 N9B、 N9C的信号向数据DOx输出端子71 ~ 73输出，但也可以是不设置这 些数据DOx输出端子71~73，而向在修正时不使用的地址端子等的 芯片输入输出端子进行输出。据此，能够不增加现有的芯片外部端子 数，而在组装后修正内置电源电压以及参考电流。
权利要求
1.一种半导体非易失性存储器，其特征在于包括配置有多个第1非易失性存储单元的存储器阵列；配置于上述存储器阵列内部、分别具有存储相同的规定信息的多个第2非易失性存储单元的多个存储区域；接通电源时以规定的定时产生存储地址、锁存选择信号、以及控制信号的时序电路；根据上述存储地址以及上述控制信号，对于上述存储器阵列部以及上述存储区域进行信息的写入与读出的写入读出部；利用上述锁存选择信号，将由上述写入读出部读出的上述规定信息进行锁存的锁存电路；和根据上述存储地址以及上述锁存电路中锁存的上述规定信息，选择上述第1以及第2非易失性存储单元，并施加规定电压来驱动的选择驱动部。
2. 如权利要求l所述的半导体非易失性存储器，其特征在于 上述存储区域具有可以利用由上述选择驱动部所控制的选择晶体管，与上述存储器阵列部分离并独立地进行擦除动作以及写入动作 的结构。
3. 如权利要求1或2所述的半导体非易失性存储器，其特征在于上述多个存储区域具有与设置在上述存储区域的上述第2非易失 性半导体存储单元直接相连的存储单元选择用字线或信息传送用位线 为不相邻的或不共用的结构。
4. 如权利要求l ~3中的任何一项所述的半导体非易失性存储器， 其特征在于上述选择驱动部具有内置电源电路，该内置电源电路根据上述锁 存电路所锁存的上述规定信息，在利用电源电压接通电源时的读出动 作中，以上述电源电压或上述电源电压的分压作为基准，产生施加于 上述第1和第2非易失性存储单元的电压。
5. 如权利要求1 ~ 4中的任何一项所述的半导体非易失性存储器, 其特征在于上述第l和第2非易失性存储单元具有能够分别存储多位信息的结构，上述第2非易失性存储单元存放并使用上述多个位中的1位的信息。
6. 如权利要求5所述的半导体非易失性存储器，其特征在于 上述第2非易失性存储单元具有上述多个位的存储节点，在4吏上述多个位的上述存储节点全部为写入状态或全部为读出状态下使用。
7. 如权利要求1~6中任何一项所述的半导体非易失性存储器， 其特征在于上述多个第2非易失性存储单元分别存储O、 1两种的逻辑信息 值作为上述规定信息；上述时序电路包括判断单元，上述判断单元在上述电源接通时的读出动作中，通过上述写入读 出部重复进行上述多个第2非易失性存储单元的读出，并对这些读出 的逻辑值是否与上述逻辑信息值全部一致进行判断，当判断结果全部 一致时，利用上述写入读出部读出上述规定信息。
8. 如权利要求1 ~ 7中的任何一项所述的半导体非易失性存储器， 其特征在于上述时序电路包括判断单元，上述判断单元在上述接通电源时的读出动作中，通过上述写入读 出部将分别存储在上述多个第2非易失性存储单元中的上述规定信息 读出，并且对这些读出的规定信息进行运算；在全部读出后，利用上 述写入读出部将上述规定信息与在写入到上述第2非易失性存储单元 中时进行了上述运算预先写入的上述信息进行读出并比较判断，直到 两者的判断结果一致为止，利用上述写入读出部对上述第2非易失性 存储单元进行读出.
9. 如权利要求1 ~ 8中的任何一项所述的半导体非易失性存储器， 其特征在于上述时序电路包含输出停止单元，上述输出停止单元在上述接通电源时的读出动作中，根据通过上 述写入读出部对从上述多个第2非易失性存储单元所读出的上述规定 信息的读出逻辑值，停止向芯片输出端子的输出。
10. 如权利要求1~9中的任何一项所述的半导体非易失性存储 器，其特征在于上述写入读出部将对多个信息存放区域与多个区域指定位的读 出逻辑值进行合成，构成存放在上述第2非易失性存储单元中的上述 规定信息，并锁存在上述锁存电路中。
11. 如权利要求1 ~ 10中的任何一项所述的半导体非易失性存储 器，其特征在于上述锁存电路与上述选择驱动部相邻地配置。
12. 如权利要求7或8所述的半导体非易失性存储器，其特征在于直到基于上述判断装置的判断结果一致为止，使修正逻辑值改变。
13. 如权利要求7或8所述的半导体非易失性存储器，其特征在于直到基于上述判断装置的判断结果一致为止，依次读出上述多个 存储区域。
14. 如权利要求l ~ 13中任何一项所述的半导体非易失性存储器， 其特征在于上述时序电路在上述电源接通时的读出动作中，具有比规定为规 格的访问时间更长的读出访问时间。
15. 如权利要求1 ~ 14中的任何一项所述的半导体非易失性存储 器，其特征在于不论存储上述规定信息的上述第2非易失性存储单元的逻辑值如 何，从芯片外部端子输入锁存于上述锁存电路的上述规定信息。
16.如权利要求4~15中的任何一项所述的半导体非易失性存储 器，其特征在于上述内置电源电路具有输出修正对象电压或修正对象参考电流 的信息的功能，使用规定规格的外部端子，输出上述修正对象电压或修正对象参 考电流的信息。
全文摘要
EPROM等半导体非易失性存储器包括存储器阵列部(2)；多个存储区域(3A、3B)；时序电路(5)；写入读出部(4B、7、16、17、18)；锁存电路(8A、8B)；和选择驱动部(9、10、11、14、15)。当接通电源时，利用时序电路(5)自动地产生控制信号、存储单元地址、以及提供给锁存电路(8A、8B)的锁存选择信号，而不论外部的控制信号为何；并进行对预先存储在存储区域(3A、3B)的存储单元(2a)中的修正、冗余信息的读出动作。将所读出的信息锁存于锁存电路(8A、8B)中，并利用该信息进行对存储器阵列部(2)的修正、冗余处理。根据本发明，使封装组装后的修正、冗余信息的改写成为可能。
文档编号G11C16/26GK101127239SQ20071010500
公开日2008年2月20日 申请日期2007年5月18日 优先权日2006年8月15日
发明者原田晃宏, 村田伸一, 谷川博之 申请人:冲电气工业株式会社