专利名称：一种嵌入式存储器内建自测试结构的制作方法
技术领域：
本实用新型涉及SoC芯片内建自测试的结构，特别涉及一种针对SoC 系统芯片嵌入式存储器测试的结构。
背景技术：
目前SoC系统级芯片内嵌入式存储器的测试，大多采用内建自测试方 式，即自行生成测试向量、存储器的控制信号和地址信号，并对存储器的 响应数据与理想仿真数据进行比较，判断存储器有无故障。依照这种架构 思想，每个存储器必须配有一个MBIST (Memory Build — in self—test circuit)控制器和一个比较器，其中MBIST控制器用于生成测试存储器所 需的测试向量、存储器的控制信号和被测地址信号；比较器用于将存储器 读出数据和理想数据进行比较，并将比较结果送交MBIST控制器，从而得 到存储器有无故障的结论。然而随着现今SoC系统级芯片的发展，通常在一块SoC系统级芯片上 有多块嵌入式存储器，而且嵌入式存储器的容量和字宽并不完全相同，如 图1所示，每个嵌入式存储器都配置一个MBIST控制器和一个比较器。如 果每个嵌入式存储器都配置一个MBIST控制器和比较器，则会占用较多的 芯片面积，增加测试的复杂度。在2002年9月25日公开的公开号为CN1371099A的发明专利"可与被 安装的多个存储电路的容量对应地进行冗余置换地自解析的半导体集成电 路装置"，其中虽然也涉及了多块存储器自测试架构，但是其采用的是一种 串行检测方式，仍然不能够大幅度减少测试时间，且占用较多的芯片面积。发明内容为了解决每个嵌入式存储器配置一个MBIST控制器和一个比较器占 用芯片面积较大及测试复杂度高的问题，本实用新型提出一种嵌入式存储 器的内建自测试结构，包括MBIST控制器1、至少2个存储器以及与各存 储器对应的比较器，其特征在于，所述该内建自测试结构还包括合成模块5;其中所述每个存储器配置有一个比较器，组成一个相对独立的测试单元， 所述各测试单元与MBIST控制器1并行，且由MBIST控制器1向各测试 单元输出控制信号，所述各测试单元将各自比较结果输入到合成模块5中， 由合成模块5对所述比较结果整合后得到一个总的比较结果，并将所述的 总的比较结果输入到MBIST控制器1 。所述MBIST控制器1生成的各测试单元所需信号包括读写使能信 号、片选信号、输出使能信号、测试地址信号和测试激励数据，与同一 MBIST控制器1相连的各测试单元所述控制信号可共用。所述各测试单元中的存储器的地址大小或字宽可以不相同。所述MBIST控制器1以所述各测试单元存储器中最大容量和最大字 宽的存储器标准来生成测试地址信号和测试激励数据，对于容量小、字宽 小的存储器，只需将MBIST控制器1输出的测试地址和测试激励数据的 相应低位数据输入到所述存储器中。在合成模块5中，对所述各测试单元输出的比较结果进行与操作，得 到所述总的比较结果。在合成模块5中，当容量小的存储器被测试完成后，与该存储器对应 的比较器输出的比较结果不参与整合。MBIST控制器1根据合成模块5输入的总的比较结果进行判断若无 报错，则继续进行测试直至测试完成；若有报错，则将fail和done信号同 时置高，整个测试停止。本实用新型所述嵌入式存储器测试结构通过采用一种多个嵌入式存 储器共同配置一个MBIST控制器的并行结构，解决了现有技术中每个嵌 入式存储器均配有一个MBIST控制器占用较多芯片面积的问题，且本实 用新型所述嵌入式存储器测试结构还大大减少了测试的复杂度，减少BIST 电路所占芯片面积，实现了 SoC系统级芯片上的多块嵌入式存储器并行进 行测试。
图1是现有技术中嵌入式存储器测试结构示意图；图2是本实用新型具体实施方式
嵌入式存储器内建自测试结构示意图。
具体实施方式
以下结合附图说明对本实用新型具体实施方式
进行详细描述。 本实用新型公开了一种嵌入式存储器内建自测试的结构，包括一个MBIST控制器、至少2个存储器以及与之一一对应的比较器和一个合成模 块。为能够方便、详细的对本实用新型进行描述，在本实施例中以含有三 个地址大小不同的存储器的情况为优选实施例对本实用新型进行详细描 述。本实用新型还能够实现其他实施例，并以多种方式实践和执行，因此 应当理解，本实用新型不仅限于在其申请的以下说明中阐述的或附图展示 的结构细节和原件布局。如图2所示， 一种嵌入式存储器内建自测试的结构，该测试结构包括 一个MBIST控制器1、合成模块5、第一存储器2、第二存储器3、第三 存储器4以及与前述各个存储器相对应连接的第一比较器21、第二比较器 31和第三比较器41。其中，MBIST控制器1生成所有嵌入式存储器的读写使能信号wen、 片选信号cen、输出使能信号oen、地址信号address和测试激励数据data。第一存储器2、第二存储器3和第三存储器4作为同组嵌入式存储器， 其存储地址空间和字宽各不相同第一存储器2，地址空间lk，字宽32Bit;第二存储器3，地址空间512mb，字宽8Bit;第三存储器4，地址空间128mb，字宽16Bit。第一比较器21、第二比较器31和第三比较器41与上述存储器一一对 应，用于将所述存储器读出的数据和理想数据进行比较，并将比较结果信 号输入合成模块5。合成模块5将上述所有比较器发出的比较结果信号进行整合，产生一 个总的比较结果信号并将所述总的比较结果信号输入MBIST控制器1，由 MBIST控制器1根据所输入数据进行判断，若MBIST控制器1报错，则 将fail信号和done信号同时置高，整个测试停止；若MBIST控制器1没 有报错，则测试继续进行直至测试完成。所述存储器内建自测试结构的具体实现流程如图2所示MBIST控制器1根据同组嵌入式存储器中最大存储器的地址空间和字 宽来生成测试所需的测试地址信号和测试激励数据，即按照第一存储器2的地址空间和字宽来生成测试所需的测试地址信号address和测试激励数 据data;对于在同组存储器中小地址和小字宽的第二存储器3和第三存储 器4，只需将MBIST控制器1生成的测试地址信号address和测试激励数 据data的相应低位接入其地址端口和数据输入端口 。由MBIST控制器1生成片选信号cen、读写控制信号wen和输出使能 信号oen，由于对同组内存储器测试采用的算法相同，所以这些控制信号 同组存储器可共用。首先MBIST控制器1按照MarchC算法要求在第一存储器2、第二存 储器3和第三存储器4的指定地址写入确定的测试数据；然后由与各存储器对应的比较器把所述存储器内的测试数据读出；第一比较器21、第二比较器31和第三比较器41分别从相应的第一存 储器2、第二存储器3和第三存储器4中读出测试数据，并将测试数据与 理想数据在各存储器对应的比较器内进行比较，各比较器将比较结果发送 到合成模块5;由于存储器组中各个存储器地址空间大小不同，完成测试的时间先后 也不同。第三存储器4地址空间是这组存储器中最小的，它是存储器组中 最先完成测试的，而存储器组中相对较大地址空间的第一存储器2和第二 存储器3还没有完成测试，此时MBIST控制器1仍按照存储器组中最大 地址空间第一存储器2的测试节奏来生成片选信号cen和读写控制信号 wen，这些控制信号仍对最小地址空间的第三存储器4有效，所以对小地 址空间的第三存储器4在测试完成后，其比较结果必须不能够影响总的比 较结果。在这种情况下，具有小地址空间的第三存储器4的第三比较器41 就会报错。合成模块5根据各存储器地址空间大小对同组中各个存储器的比较器 送入的比较结果进行与操作。第一比较器21、第二比较器31和第三比较器41按照各对应存储器地 址从小到大，对测试数据与理想数据进行比较，其中小地址空间第三存储 器4的第三比较器41输出的比较结果最先结束与第一存储器2、第二存储 器3的第一比较器21、第二比较器31输出的比较结果的与操作；合成模 块5实时对输入的各比较结果进行与操作，合成模块5将每次与操作结果 分别作为各地址上总的比较结果输入MBIST控制器1中，MBIST控制器 1—根据所述总的比较结果确定测试是否继续，若MBIST控制器1报错，则将fail信号和done信号同时拉高，整个测试停止；若MBIST控制器1没 有报错，则测试继续进行；接着第一比较器21和第二比较器31按照第一存储器2和第二存储器 3中剩下具有相同地址段的各比较器实时输出的比较结果进行与操作，其 中第三存储器4的比较器输出结果将不再被考虑；合成模块5将每次与操 作结果分别做为各地址上总的比较结果输入MBIST控制器1中，MBIST 控制器1根据所述总的比较结果确定测试是否继续，若MBIST控制器1 报错，则将fail信号和done信号同时拉高，整个测试停止；若MBIST控 制器l没有报错，则测试继续进行；最后大地址第一存储器2中剩下的地址段数据根据地址不同分别作为 各地址上总的比较结果输入MBIST控制器1中，MBIST控制器1根据所 述总的比较结果确定测试是否继续，若MBIST控制器1报错，则将fail 信号和done信号同时拉高，整个测试停止；若MBIST控制器1没有报错， 则测试继续进行。整个测试过程均由输入MBIST控制器1的时钟信号进 行测试节奏控制。本实用新型中所属同一个MBIST控制器的存储器组，可采用多个地 址大小均相同的存储器。如果所述各存储器地址大小相同，则不存在个别 地址空间较小存储器的比较器先完成测试，而其他地址空间较大存储器的 比较器尚未完成测试。以上为本实用新型所述存储器内建自测试结构具体工作原理的详细说 明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型 所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下， 还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
权利要求1、 一种嵌入式存储器的内建自测试结构，包括MBIST控制器(1)、至少2个存储器以及与各存储器对应的比较器，其特征在于，所述该内建自测试结构还包括合成模块(5)；其中所述每个存储器配置有一个比较器，组成一个相对独立的测试单元，所述各测试单元与MBIST控制器(1)并行，且由MBIST控制器(1)向各测试单元输出控制信号，所述各测试单元将各自比较结果输入到合成模块(5)中，由合成模块(5)对所述比较结果整合后得到一个总的比较结果，并将所述的总的比较结果输入到MBIST控制器(1)。
2、 如权力要求1所述的一种嵌入式存储器的内建自测试结构，其特 征在于，MBIST控制器(1)生成的各测试单元所需信号包括读写使能 信号、片选信号、输出使能信号、测试地址信号和测试激励数据，与同一 MBIST控制器(1)相连的各测试单元所述控制信号可共用。
3、 如权力要求1所述的一种嵌入式存储器的内建自测试结构，其特 征在于，所述各测试单元中的存储器的地址大小或字宽可以不相同。
4、 如权力要求3所述的一种嵌入式存储器的内建自测试结构，其特 征在于，所述MBIST控制器(1)以所述各测试单元存储器中最大容量和 最大字宽的存储器标准来生成测试地址信号和测试激励数据，对于容量小、 字宽小的存储器，只需将MBIST控制器(1)输出的测试地址和测试激励 数据的相应低位数据输入到所述存储器中。
5、 如权力要求4所述的一种嵌入式存储器内建自测试的结构，其特 征在于，在合成模块(5)中，对所述各测试单元输出的比较结果进行与操 作，得到所述总的比较结果。
6、 如权力要求5所述的一种嵌入式存储器内建自测试的结构，其特 征在于，在合成模块(5)中，当容量小的存储器被测试完成后，与该存储 器对应的比较器输出的比较结果不参与整合。
7、 如权力要求5所述的一种嵌入式存储器的内建自测试结构，其特 征在于，MBIST控制器(1)根据合成模块(5)输入的总的比较结果进行 判断若无报错，则继续进行测试直至测试完成；若有报错，则将fail和 done信号同时置高，整个测试停止。
专利摘要本实用新型公告了一种嵌入式存储器的内建自测试结构，包括MBIST控制器(1)、至少2个存储器以及与各存储器对应的比较器，其特征在于，所述该内建自测试结构还包括合成模块(5)；其中所述每个存储器配置有一个比较器，组成一个相对独立的测试单元，所述各测试单元与MBIST控制器(1)并行，且由MBIST控制器(1)向各测试单元输出控制信号，所述各测试单元将各自比较结果输入到合成模块(5)中，由合成模块(5)对所述比较结果整合后得到一个总的比较结果，并将所述的总的比较结果输入到MBIST控制器(1)。本实用新型所述嵌入式存储器测试结构大大减少了测试的复杂度，减少BIST电路所占芯片面积。
文档编号G11C29/12GK201117296SQ20072017057
公开日2008年9月17日 申请日期2007年11月5日 优先权日2007年11月5日
发明者刘欣祺, 周显文, 耕 孙, 孙华义, 常军锋, 岭 石, 涛 郑 申请人:深圳艾科创新微电子有限公司