半导体存储器件的制作方法

专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，尤其是涉及DRAM (Dynamic Random Access Memory:动态随才几存取存卡者器)的更新动作。
背景技术：
近年来，为了以低成本实现SOC (System On Chip)，对混载用 DRAM要求高集成度。占据存储器的大部分面积的是具有多个存储单 元的存储器阵列。此前，为了实现高集成度，通过使用了存储单元晶 体管或高介电常数绝缘膜的存储电容器的微细化技术而进行了存储 单元面积的小型化。
当例如为堆栈(stack)型存储单元时，对于由微细化带来的电容 器面积的减少，而导入新的高介电常数绝缘膜，谋求确保电容器电容。 可是，为了增大存储单元的电容器电容，需要使绝缘膜厚度薄到极限， 据此，电容绝缘膜的沟道泄漏电流增大。进而，在微细化工艺中，强 烈要求逻辑兼容性，所以存储节点变为硅化物，但这会导致存储节点 的面结泄漏增大。因此，存储单元的电荷保持时间减少，出现比以往 更频繁地使字线激活来进行更新动作的需要。
在以往，为了提高更新频度，增加从外部对DRAM输入的更新 命令(自动更新命令等)的输入频度，但在这种情况下，从外部对 DRAM进行读写访问的访问效率实际上减少，产生系统性能受到限制 的问题。例如，在电荷保持时间lms中更新字线是4096条的DRAM 时，以往的来自外部的自动更新命令的输入频度需要在244ns中输入 1次。DRAM的随机周期是100ns时，需要在2个周期内输入1次更 新命令。
此外，还存在这样的技术在输入来自外部的自动更新命令时，在DRAM内部使多条字线激活，从而减少来自外部的更新命令的输 入频度。可是，由于同时使很多的存储块激活时的瞬间电流的增大引 起的电源电压降或噪声，动作容限减少，所以在同时能激活的最大字 线数上存在界限。因此，存储单元的电荷保持时间进一步减少时，提 高来自外部的自动更新命令的输入频度是不可避免的。
对于这些技术，在日本特开2005-203092号公报(专利文献1 ) 中记载了在通常的读写访问动作时，同时更新不进行来自外部的读写 访问(外部访问)的存储块的技术。
图26是所述专利文献1中记载的以往的半导体存储器件的主要 部分结构框图。
在图26中，RAC是行地址计数器，存储体0、存储体1、.''存 储体14、存储体15是存储体，WADD〈6:0〉是字线地址，WRAC<6:0〉 是更新字线地址，BSEL〈15:0〉是存储体选择信号；RBSEL〈15:0〉是 更新存储体选择信号。
根据本结构，通过所述更新存储体选择信号RBSEL<15:0>，选择 与由所述条选择信号BSEL〈15:0〉指定的存储体不同的存储体，能与 外部访问同时进行更新。在外部访问的存储体和所要更新的存储体冲 突时，该存储体的更新是不可能的，所以在安装有该半导体存储器件 的系统(不图示)中避免存储体竟争。
此外，在与各存储体对应的行地址计数器RAC独立存储各存储 体内的字线中已被更新的字线。据此，在所述行地址计数器RAC中， 进行各存储体内的更新的字线的地址管理，因此在系统一侧不需要考 虑各存储体内的字线的地址管理。
因此，在所述专利文献1记载的技术中，避免预定次数的存储体 竟争而只对各存储体输入更新存储体选择信号RBSEL<15:0〉，由此能
够进行该半导体存储器件中具有的多个存储体内的全部存储单元的 更新。这里，例如在各存储体内具有128条字线时，如果采用在存储
单元的单元电荷保持时间内对各存储体输入128个更新命令的方式在 系统 一 侧避免竟争，就能保证全部存储单元的更新。

发明内容
可是，在不使用存储体结构的半导体存储器件中，系统一侧无法 以块为单位进行向该半导体存储器件内的存储块的访问，因此根据所 述专利文献1记载的技术，系统一侧不可能仲裁对外部访问存储块的 访问和对内部更新存储块的访问的竟争。
此外，在所述专利文献1记载的技术中，与各存储体对应的行地 址计数器分散配置在半导体存储器件内，所以该半导体存储器件的面 积增大将成为一个问题。
进而，系统一侧只考虑存储体竟争而管理更新时，系统一侧没有 考虑各存储体内的字线的更新信息，所以对该半导体存储器件持续输
入更新存储体选择信号RBSEL<15:0>。据此，存在如下的问题在存 储单元的单元电荷保持时间内进行所需要的更新次数以上的更新，从 而导致消耗电流增大。为了避免这种情况出现，需要从系统一侧进行 繁杂的管理，或在DRAM内部进行控制，以使得更新停止，但是在 所述专利文献l中完全没有公开这些管理或控制。
本发明的目的在于，在不使用存储体结构的半导体存储器件中， 以较小面积实现如下的半导体存储器件，即能够对通常随机动作、 页动作、预充电动作以及它们的混合访问这样的各种外部访问与内部 同时更新之间的竟争进行仲裁，而不在安装有该半导体存储器件的系 统一侧考虑内部更新字线地址。除此之外，本发明的目的还在于，用
所需要的最小限度的次数保障存储单元的单元电荷保持时间内的全 部存储单元的更新。
为了实现所述的目的，在本发明中，设有多个分别具有同时只有 一条字线被激活的多条字线的存储块的半导体存储器件，采用以下结
构另外设置从所述多个存储块中选择进行更新的2个以上存储块的 多个更新块计数器；生成对于所述2个存储块为共用的共用字线地址 的更新字线计数器；以及进行外部访问和内部更新的仲裁的仲裁电 路，使用所述多个更新块计数器和所迷更新字线计数器，生成至少一个表示更新对象的存储块及其内部的字线的第 一字线地址，进行仲裁 使得在从外部进行向该半导体存储器件内部的存储块内的字线访问 的期间，进行所述至少 一个第 一字线地址表示的字线的更新。
具体而言，本发明的半导体存储器件，包括多个存储块，分别 具有配置为矩阵状的多个存储单元、与所述多个存储单元的行分别对 应的多条字线、与所述多个存储单元的列分别对应的多条位线、以及 与所述多个存储单元的列分别对应的多个读出放大器，其中所述多条 字线中同时仅有一条字线被激活；多个更新块计数器，生成2个以上 存储块的块地址，选择所述多个存储块中进行更新的2个以上存储块； 更新字线计数器，生成对所述2个以上的存储块共用的共用字线地址； 以及仲裁电路，根据所述2个以上块地址和所述共用字线地址，生成 至少一个第一字线地址，并进行仲裁以使得在对从外部供给的第二字 线地址表示的字线进行访问的期间，进行所述至少 一个第 一字线地址 表示的各条字线的更新。
在所述半导体存储器件中，优选的是，所述仲裁电路在由所述多 个更新块计数器选择出的2个以上存储块中的任意一个存储块和与所 述第二字线地址对应并且进行来自外部的访问的存储块 一 致时，进行 仲裁以使该存储块的更新停止。
在所述半导体存储器件中，优选的是，所述多个更新块计数器在 更新执行后每次计数增加，所述更新字线计数器对全部存储块更新结 束后，计数增力口。
在所述半导体存储器件中，优选的是，对于所述半导体存储器件， 从其外部按预定的周期输入更新请求；所述预定的周期是所述半导体
存储器件具有的多个存储块中更新未结束的存储块变为一个以下的 周期。
在所述半导体存储器件中，优选的是，当所述半导体存储器件被 输入了来自外部的更新请求时，在所述多个更新块计数器中，分别把 更新未结束的存储块的块地址作为共用地址进行存储。
在所述半导体存储器件中，优选的是，每当来自所述半导体存储器件外部的更新请求被输入时，所述多个更新块计数器被复位，并且 所述更新字线计数器计数增加。
在所述半导体存储器件中，优选的是，在该半导体存储器件中， 当电源起动后，或者刚从自行更新恢复后的通常动作开始之前，被输 入一 次伪外部更新请求。
在所述半导体存储器件中，优选的是，所述多个更新块计数器在
更新执行后每次计数增加；所述仲裁电路，在对全部存储块更新结束 之后，接下来进行仲裁以使得在所述更新字线计数器计数增加之前停 止内部更新动作。
在所述半导体存储器件中，优选的是，2个更新块计数器由一对 增量计数器和减量计数器构成。
在所述半导体存储器件中，优选的是，所述仲裁电路在所述增量 计数器的值大于所述减量计数器的值时，产生表示全部存储块的更新 已经结束的标 心o
在所述半导体存储器件中，优选的是，当来自所述半导体存储器 件外部的更新请求被输入时，在所述增量计数器的值和所述减量计数 器的值一致的情况下，所述仲裁电路进行仲裁以使得以外部更新访问 周期来更新所述增量计数器和所述减量计数器表示的存储块。
在所述半导体存储器件中，优选的是，在自行更新时，所述多个 更新块计数器进行切换，以便根据所述更新字线计数器的进位输出信 号使计数增加。
在所述半导体存储器件中，优选的是，所述多个更新块计数器和 所述更新字线计数器分别以自行更新周期使计数增加。
在所述半导体存储器件中，优选的是，根据所述半导体存储器件 的来自外部的外部控制，所述多个更新块计数器进行切换，以便根据 所述更新字线计数器的进位输出信号使计数增加。
在所述半导体存储器件中，优选的是，还包括用于存储从外部供
给到所述半导体存储器件的所述第二字线地址的存储部件；所述仲裁 电路比较所述第一字线地址和所述存储部件中存储的一个以上的第二字线地址，当一致时进行仲裁使得跳过所述第一字线地址表示的字 线的更新。
在所述半导体存储器件中，优选的是，所述存储部件包括外部访 问存储块地址存储部件、以及所述第一字线地址和所述第二字线地址 的一致标志存储部件。
在所述半导体存储器件中，优选的是，所述存储部件每当从所述 半导体存储器件的外部输入更新请求时复位。
在所述半导体存储器件中，优选的是，所述第一字线地址使用第 一预译码信号线来传送，并且所述第二字线地址使用第二预译码信号 线来传送，所述第 一预译码信号线和所述第二预译码信号线的信号线 数量相同。
在所述半导体存储器件中，优选的是，所述多个更新块计数器由
多对增量计数器和减量计数器构成；对于把由所述多个存储单元构成
的多个存储器阵列分为多个区域的各个区域，分配1对增量计数器和 减量计数器。
本发明的另外一种半导体存储器件，包括多个存储块，分别具
有配置为矩阵状的多个存储单元、与所述多个存储单元的行分别对应 的多条字线、与所述多个存储单元的列分别对应的多条位线、与所述
多个存储单元的列分别对应的多个读出放大器，其中所述多条字线中
同时仅有一条字线被激活；多个更新块计数器，生成在所述多个存储 块中共用的块地址；更新字线计数器，生成相对于所述多个存储块中 的两个以上存储块为共用的共用字线地址；仲裁电路，根据所述块地 址和所述共用字线地址，生成至少一个第一字线地址，并进行仲裁以 使得在对从外部供给的第二字线地址表示的字线访问的期间，进行所 述至少 一个第 一字线地址表示的各条字线的更新。
在所述半导体存储器件中，优选的是，所述仲裁电路进行仲裁， 使得在从外部访问该半导体存储器件的页访问期间中进行所述至少 一个字线地址表示的各条字线的更新。
在所述半导体存储器件中，优选的是，还包括行控制电路，所述行控制电路对经过多个周期从外部输入的行访问命令信号的有效期 间的时钟脉冲数进行计数，每隔预定的次数发出内部同时更新命令。
在所述半导体存储器件中，优选的是，所述行控制电路对从外部 输入的行访问命令信号的无效期间的时钟脉冲数进行计数，每隔预定 的次数发出内部同时更新命令。
在所述半导体存储器件中，优选的是，该半导体存储器件的动作 处于预充电期间时，输入到该半导体存储器件的输入时钟脉冲数是预 定的限制数以下。
在所述半导体存储器件中，优选的是，最小随机周期为2时钟周 期时，预充电期间的输入时钟脉沖数为奇数。
在所述半导体存储器件中，优选的是，最小随机周期为2时钟周 期，预充电期间的输入时钟脉冲数变为预定次数以上时，该输入时钟 脉冲数是奇数。
在所述半导体存储器件中，优选的是，当检测到是预充电期间时， 所述仲裁电路进行仲裁，使得进行多条第 一 字线地址表示的字线的同 时更新。
本发明的一种用于半导体存储器件的内部更新停止方法，该半导 体存储器件包括多个存储块，所述多个存储块分别具有多个排列为矩 阵状的存储单元、多条字线、多条位线、多个读放大器，其中仅有一 条所述字线被同时激活，所述内部更新停止方法包括检测用于产生 依次对所述多个存储块进行内部更新的地址的多个块计数器的值的 大小的步骤；根据所述步骤的检测结果而暂停更新的步骤。
在所述内部更新停止方法中，优选的是，包括在所述多个块计数 器由一对或多对增量计数器和减量计数器构成的情况下，每次执行内 部更新时，进行所述增量计数器和减量计数器的计数，并且比较所述 增量计数器的计数值和所述减量计数器的计数值的大小的步骤；在所 述增量计数器的计数值大于所述减量计数器的计数值的时刻，暂停内 部更新的步骤。
所述内部更新停止方法，优选的是，所述内部更新的暂停状态持续到来自外部的更新命令发行为止。
本发明的 一种用于半导体存储器件的外部访问和内部更新的竟
争处理方法，所述半导体存储器件包括多个存储块，具有多个排列 为矩阵状的存储单元、多条字线、多条位线、以及多个读放大器，其 中同时仅有一条所述字线被激活；以及多个块计数器，产生按顺序内 部更新所述多个存储块的地址，所述外部访问和内部更新的竟争处理 方法包括检测被外部访问的存储块和内部更新存储块的冲突的检测 步骤；在所述检测步骤中检测到沖突时，停止内部更新和所述块计数 器的计数的步骤。
所述外部访问和内部更新的竟争处理方法，优选的是，被外部访 问的存储块和内部更新存储块的沖突持续到外部更新为止时，用外部 更新周期更新所述冲突存储块。
本发明的一种用于半导体存储器件的计数器初始化方法，所述半 导体存储器件包括多个存储块，具有多个排列为矩阵状的存储单元、 多条字线、多条位线、以及多个读放大器，其中同时仅有一条所述字 线被激活；以及多个块计数器，产生按顺序内部更新所述多个存储块 的地址，所述计数器初始化方法包括检测外部更新命令的输入的步 骤；在所述步骤中检测到外部更新命令的输入时，把所述多个块计数 器初始化的步骤。
本发明的 一种用于半导体存储器件的外部更新的更新地址检测 方法，所述半导体存储器件包括多个存储块，具有多个排列为矩阵 状的存储单元、多条字线、多条位线、以及多个读放大器，其中同时 仅有一条所述字线被激活；以及多个块计数器，产生按顺序内部更新 所述多个存储块的地址，所述外部更新的更新地址检测方法包括检 测外部更新周期的检测步骤；在所述检测步骤中检测到外部更新周期 时，更新所述多个块计数器中共用的地址的步骤。
本发明的一种用于半导体存储器件的外部更新执行选择方法，所 述半导体存储器件包括多个存储块，具有多个排列为矩阵状的存储
单元、多条字线、多条位线、以及多个读放大器，其中同时仅有一条所述字线被激活；以及多个块计数器，产生按顺序内部更新所述多个 存储块的地址，所述外部更新执行选择方法包括在所述多个块计数 器由1对或多对增量计数器和减量计数器构成的情况下，每次执行内 部更新时，进行所述增量计数器和减量计数器的计数，并且比较所述 增量计数器的计数值和所述减量计数器的计数值的大小的比较步骤； 在所述检测步骤中，当所述增量计数器的计数值和所述减量计数器的 计数值一致时，执行外部更新的步骤。
根据本发明的半导体存储器件，使用生成2个以上存储块的块地 址的多个更新块计数器、生成在多个存储块中共用的共用字线地址 (块内字线地址)的更新字线计数器，至少生成一个表示更新对象的 存储块及其内部的字线的第一字线地址(更新地址)。因此，即使是 不使用存储体的半导体存储器件，例如通过比较从外部访问的存储块 和所述更新块计数器指示的存储块，就能仲裁进行来自外部的访问的 存储块(外部访问块)和要进行更新的存储块(内部更新存储块)。 此外，即使是外部访问存储块和内部更新存储块发生沖突时，能够进 行发生冲突的第 一 字线地址以外的第 一 字线地址表示的字线的更新， 所以能与外部访问同时进行更新。进而，所述更新存储器计数器和所 述更新字线计数器不是对各存储块设置，在该半导体存储器件内的多 个存储块中共用，所以能够使面积削减。
此外，要更新的多个存储块中的任一个存储块和进行来自外部的 访问的存储块一致时，停止该存储块的更新，但是执行要进行所述更 新的多个存储块中其他存储块的更新，所以能进行仲裁以使得进行与 来自外部的访问同时执行至少 一个存储块内的字线的更新。
此外，在发生外部访问存储块和内部更新存储块的冲突时，更新 块计数器不结束计数，所以能存储未执行更新的存储块，并且能保证 对于特定的块内字线地址，全部存储块的更新完毕。
此外，在以预定的周期输入来自外部的更新请求(外部更新命令) 的周期之前，即使是有许多某块内的字线地址，也只有l块的字线是 未更新状态，所以能在来自外部的自行更新周期执行该未更新字线的更新，在外部更新周期内，能可靠地对于特定的块内字线地址，使全 部块的更新完毕。
此外，通过使更新块计数器自身具有未更新的存储块的存储功 能，从而不需要多余的存储用寄存器，能够容易进行控制。
此外，以外部更新命令的输入为触发，进行更新块计数器的复位、 更新字线计数器的计数增加，所以不需要在该半导体存储器件的内部 进行外部访问次数的计数，能省略计数电路等，能节省面积。
此外，在电源起动后，或刚从自动更新恢复后的通常动作开始之 前，使更新块计数器复位，所以在下一更新输入时，最多能保障l块 的更新结束的状态。
此外，在外部更新命令的发行周期内，对于某块内字线地址，全 部块的更新完毕后，内部更新停止，所以能防止必要以上的更新，能 同时保障电荷保持时间内的全部字线更新。
此外，通过由一对增量计数器和减量计数器构成的更新块计数 器，能仲裁外部访问块和内部更新存储块。
此外，能用简易的逻辑电路检测全部存储块的更新结束。
此外，检测、保持增量计数器的值和减量计数器的值一致的地址， 但能够容易作为检测、保持更新未完毕的存储块的块地址的部件来实 现。此外，在来自外部的更新请求时，最多只残留1块的未更新块， 所以在外部更新周期内，能对特定的块内字线地址，可靠地使全部存 储块的更新完毕。
此外，通常动作中的计数器动作的触发，对于更新块计数器而言 是外部时钟，对于更新字线计数器而言是每隔预定周期的外部更新命 令，但是对于自行更新，虽然没有这两个触发，但是通过采用更新字 线计数器和更新块计数器联动地进行计数增加的结构，如果发生内部 的一个触发，就可以进行自动更新。
此外，即使是不输入成为计数器控制的触发的每预定周期的外部 更新命令的自动更新时，能够用自行更新周期进行计数器的计数增加 动作，成为自动更新。此外，在通常动作中，需要进行每预定周期的外部更新命令的输 入，但是根据安装有半导体存储器件的系统的使用方法，假定在特定 动作模式时，实施集中更新时总开销减少的情形，所以从系统一侧控 制同时更新和集中更新，能引出最适合的系统性能。此外，在测试时 使用相同的控制，能在产品出厂前确认同时更新和集中更新这两个功 能。
与更新是等价的，所以跳过该存储块的更新，能抑制多余的耗电。
此外，只存储一部分第二字线地址，能抑制存储部件的面积增大， 能节省面积。
此外，与存储在外部更新周期内访问的字线地址相比，能抑制位 数，所以能节省面积。
此外，执行同时更新的更新存储块是多个时，能共用存储块选择 预译码信号线，所以能把面积增大抑制在最小限度。
此外，能增多在外部访问时同时更新的存储块数，所以存储块数 多，或者随机周期时间慢时，在外部更新间隔内，能可靠地变为最多 1块以外的更新完毕的状态，在外部更新周期内，对于特定的块内字 线地址，能使全部存储块的更新完毕。
根据本发明的其他半导体存储器件，在外部访问时和外部更新动 作时，能增多同时更新的存储块数，在存储块数多时或随机周期时间 慢时，在外部更新间隔内，可靠地变为最多l块以外的更新完毕的状 态，在外部更新周期内能使预定的全部存储块的更新结束。
此外，在页动作中，对于同一存储块连续进行访问时，能更新该 存储块以外的存储块，所以在页动作中，也可以同时进行内部更新。
此外，检测到没有外部访问的状态，无论外部访问的有误均执行 内部更新，即使从外部不进行内部访问的管理，只要遵守预定的周期 输入自动更新命令，就能保障全部单元的单元电荷保持时间内的更 新。
此外，能对于任意的页长度执行同时更新。此外，最小随机周期是2时钟周期时，能对于任意的页长度执行 同时更新。
此外，最小随机周期是2时钟周期时，能对于任意的页长度执行
同时更新，并且不进行制约系统性能的读写访问制约，能在进入待机 状态那样的预充电期间长的状态中执行内部更新。
根据本发明的内部更新停止方法，能对某特定的块内字线地址， 容易地检测出全部块的更新的结束。
此外，能在单元的电荷保持时间内停止所需最低限度的更新次数 以上的更新的执行，能实现低耗电。
根据本发明的外部访问和内部访问的竟争处理方法，在能防止同 一字线进行外部更新和内部更新引起的数据破坏的同时，能将未更新 块地址作为计数器地址保持，并且能执行不进行沖突的块计数器地址 的更新。
此外，能在外部更新周期内，保障对某特定的块内字线地址的全 部块的更新的完毕。
根据本发明的计数器初始化方法，能简易实现计数器初始化。
根据本发明的外部更新的更新地址检测方法，能在外部更新时可 靠地更新块计数器自身中存储的唯一未更新块地址。
根据本发明的外部更新执行选择方法，能用外部更新周期可靠地 更新块计数器自身中存储的唯一未更新块地址，能在外部更新周期中 保障对某特定的块内字线地址的全部块的更新完毕。
根据本发明，在不使用存储体的半导体存储器件中，能够同时执 行来自外部的访问和内部更新，而不在安装有该半导体存储器件的系 统 一 侧考虑内部更新地址，并实现面积的减小和 <氐辟毛电。


下面简要说明附图。
图1是表示本发明实施例1的半导体存储器件的整体结构的框图。图2是表示图1的半导体存储器件的存储器阵列的整体结构的结 构图。
图3是表示图1的半导体存储器件的行预译码器的整体结构的结构图。
图4是表示图1的半导体存储器件的块预译码器的整体结构的结 构图。
图5是表示图1的半导体存储器件的更新块选择器的概略结构的 结构图。
图6是表示图1的半导体存储器件的更新计数器的整体结构的结 构图。
图7是表示图1的半导体存储器件的更新块地址比较器的整体结 构的结构图。
图8是表示图1的半导体存储器件的字线计数器的整体结构的结 构图。
图9是表示图1的半导体存储器件的行控制电路的整体结构的结 构图。
图IO是表示图1的半导体存储器件的动作流程的流程图。
图11是表示图1的半导体存储器件的动作定时的图表。
图12是表示图1的半导体存储器件的其他动作定时的图表。
图13是表示本发明实施例2的半导体存储器件的行控制电路的
整体结构的结构图。
图14是表示实施例2的半导体存储器件的动作定时的图表。
图15是表示本发明实施例3的半导体存储器件的更新计数器的
整体结构的结构图。
图16是表示实施例3的半导体存储器件的行控制电路的整体结
构的结构图。
图17是表示本发明实施例4的半导体存储器件的更新计数器的 整体结构的结构图。
图18是表示本发明实施例5的半导体存储器件的更新计数器的整体结构的结构图。
图19是表示图18的访问历史检测电路的整体结构的结构图。 图20是表示实施例5的半导体存储器件的动作流程的流程图。 图21是表示本发明实施例6的半导体存储器件的更新块选择器
的整体结构的结构图。
图22是表示本发明实施例6的半导体存储器件的更新计数器的
整体结构的结构图。
图23是表示本发明实施例7的半导体存储器件的更新字线预译
码器的整体结构的结构图。
图24是表示实施例7的半导体存储器件的更新块选择器的整体
结构的结构图。
图25是表示实施例7的半导体存储器件的更新计数器的整体结 构的结构图。
图26是表示以往的半导体存储器件的整体结构的框图。 标号说明
IOO—存储器阵列；IIO—存储块；120—读出放大器列；121—读 出放大器；130—单元阵列；131—存储单元；132—位线；133 —字线； 200—行预译码器(仲裁电路)；210—块信号预译码器；220—字线 预译码器；230、 240—更新块信号预译码器；250—更新字线预译码 器；260、 5260—更新块选择器；300、 2300、 3300、 4300、 5300—更 新计数器；310、 320、 330、 4380、 4395—比较器；340—字线计数器 (更新字线计数器)；350、 4350—更新计数器控制电路(仲裁电路)； 360—增量计数器(更新块计数器)；370—减量计数器(更新块计数 器)；400、 1400、 2400—行控制电路；500—定时发生电路；600— 行译码器(仲裁电路)；700—地址锁存块。
具体实施例方式
以下，根据附图来说明本发明实施例的半导体存储器件。(实施例1 )
参照附图来说明本发明实施例1的半导体存储器件。
图表示发明实施例1的半导体存储器件的整体结构的框图。
在图1中，100是存储器阵列，200是行预译码器(仲裁电路)， 300是更新计数器，400是行控制电路，500是定时发生电路，600是 行译码器(仲裁电路)，700是地址锁存块。
址(第二字线地址)RADD<11:0>，从所述地址锁存块700对所述行 预译码器200和所述更新计数器300输入外部行地址锁存信号 AX<11:0〉。
此外，从该半导体存储器件的外部对所述行控制电路400输入外 部时钟CLK、外部RAS命令信号NRAS、外部自动更新命令信号 NRAUT、外部复位信号NRST，所述外部复位信号NRST也输入到所 述更新计数器300。
此外，从所述行控制电路400对所述更新计数器300输入自动更 新标志AUTF、自动更新预充电标志AUTPRCF、计数器选择信号 CNTSEL,并且从所述行控制电路400对所述定时发生电路500输入 内部RAS信号IRAS。
此外，从所述更新计数器300对所述行预译码器200输入增量更 新块计数器地址(块地址)AXU<11:8>、减量更新块计数器地址(块 地址)AXD<11:8>、内部更新字线地址(共用字线地址)AXI<7:0>、 增量更新块计数器地址的更新停止信号STOPRFU、减量更新块计数 器地址的更新停止信号STOPRFD。
XPW<3:0> 、 XPA<7:0> 、 XPB<7:0〉、 更#斤字纟戋子贞译石马j言号 XPW—R<3:0>、 XPA—R<7:0〉、 XPB—R<7:0>、块选才奪4言号XBK〈15:0〉、 更新块选择信号XBK—R<15:0〉，并且从所述定时发生电路500对所 述行译码器600输入预充电定时信号弁PREN、字线定时信号弁WLEN、 读出放大器定时信号弁SEN。所述行译码器600和存储器阵列100由字线WL <4095:0>连接。 本实施例的半导体存储器件被取为如下结构由基于外部行地址 RADD〈11:0〉的字线预译码信号XPW<3:0>、 XPA<7:0>、 XPB<7:0〉、 基于内部更新字线地址AXK7:0〉的更新字线预译码信号 XPW_R<3:0>、 XPAJK7:0〉、 XPB—11<7:0>构成的2系统的字线预i奪 码信号与行译码器600连接。在所述行译码器600中，根据所述更新 块选择信号XBKJK15:0和所述更新字线预译码信号XPW_R<3:0〉、 XPA_R<7:0〉、 XPB—R<7:0〉，生成表示进行更新的字线的第一字线地 址。
图2示出本实施例的半导体存储器件的存储器阵列IOO的概略结 构的结构图。
在图2中，110是存储块，120是读出放大器列，121是读出放大 器，130是单元阵列，131是存储单元，132是位线，133是字线。
本实施例的存储器阵列100由16个存储块构成，全部4096条字 线WL〈4095:O分配成每1块为256条的结构。此外，各存储块内的 多条字线同时只有一条被激活。
构的框图。
在图3中，210是把块信号AX〈11:8〉预译码的块信号预译码器， 220是把字线地址AX〈7:0预译码的字线预译码器。
此外，230是把第一更新块信号(增量更新块计数器地址)AXU <11:8>预译码的更新块信号预译码器，240是把第二更新块信号(减 量更新块计数器地址)AXD〈1:8〉预译码的更新块信号预译码器，250 是把更新字线地址(内部更新字线地址)AXK7:0〉预译码的更新字线 预译码器。
来自所述2个更新块信号预译码器230、 240的增量更新块计数 器的更新块预译码信号XBKU<15:0>、减量更新块计数器的更新块预 译码信号XBKXK15:0输入到后级的更新块选择器260。
所述块信号预译码器210和所述更新块信号预译码器230、 240f译码器的输
是同样的电路，所述字线预译码器220和所述更新字线预译码器250 是同样的电路。
图4是表示本实施例的半导体存储器件的块信号预译码器210的 整体结构的结构图。
图4所示的块信号预译码器210是很普通的译码电路，所以省略 其说明。
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入输出信号的信号数不同，但是为同样的整体结构
图5示 略结构的构成图。
在图5所示的更新块选择器260中，将所述增量更新块计数器的
更新块预译码信号(第一更新块预译码信号)XBKLK15:0〉与所述减 量更新块计数器的更新块预译码信号(第二更新块预译码信号) XBKXK15:0的逻辑和作为更新块选择信号XBK—R<15:0>输出，所以 选择多个更新块时，也能共用信号布线，能够节省半导体存储器件的面积。
此外，能够在所述增量更新块计数器地址的更新停止信号 STOPRFU和所述减量更新块计数器地址的更新停止信号STOPRFD 变为有效(enable)时，强制地使所述更新块选择信号XBK—R<15:0〉 变为无效。
图6示出本实施例的半导体存储器件的更新计数器300的整体结 构的结构图。
在图6中，310是比较外部访问地址AX〈11:8〉和增量更新块计 数器地址(第一更新块计数器地址)AXIK3:0的外部地址增量计数 比较器(CMP) , 320是比较外部访问地址AX〈11:8〉和减量更新块 计数器地址(第二更新块计数器地址)AXD〈3:0〉的外部地址减量计 数比较器(CMP) , 330是比较所述第一更新块计数器地址和第二更 新块计数器地址的增量/减量计数比较器(CMP) ， 340是字线计数器 (更新字线计数器)，350是更新计数器控制电路(仲裁电路)，是带复位的F/F， 360是增量计数器(更新块计数器)，361是带负载 保持功能的F/F， 370是减量计数器(更新块计数器)。
此外，UPHIT是所述比较器310的一致标志，DOWNHIT是所述 比较器320的一致标志，ENDCNT是更新结束信号，CNTCK是计数 器时钟，CNTCKD是使所述计数器时钟CNTCK延迟的延迟计数器时 钟，ENDRFF是更新结束标志，NSTOPCNTU是所述增量计数器360 的停止标志，NSTOPCNTD是所述减量计数器370的停止标志。
在本发明中，具有相对于存储器阵列100内的全部存储块的更新 对象的更新字线为共用的字线计数器340，并且更新块计数器由增量 计数器360和减量计数器370这2个系统的计数器构成。因此，能够 最多进行2个存储块的同时更新。此外，在各存储块内不配置行地址 计数器，所以能够节省半导体存储器件的面积。
进而，具有更新计数器控制电路350，按以下那样发挥作用，对 外部访问和内部更新的竟争进行仲裁。
当所述增量计数器360的地址AXU <3:0>或所述减量计数器370 的地址AXD〈3:0〉和外部访问块地址AX <11:8>—致时，停止该存储 块的更新访问和所述增量计数器360或所述减量计数器370的计数。 如果所述增量计数器360的计数值比所述减量计数器370的计数值更 大，就停止更新动作和计数动作。当从外部输入更新命令时，如果更 新完毕标志ENDCNT产生，就保持更新停止状态，如果不产生，就 才丸行更新。
在所述的任何情况下，在外部更新命令周期的结束时，字线计数 器340就结束计数，而把所述增量计数器360和所述减量计数器370 复位。
图7示出本实施例的半导体存储器件的增量/减量计数比较器330 的整体结构的结构图。
在图7中，增量更新块计数器地址AXIK3:0》匕减量更新块计数 器地址AXD〈3:0〉更大时，使更新完毕信号ENDCNT变为有效。
图8示出本实施例的半导体存储器件的字线计数器340的整体结构的结构图。
图8所示的字线计数器340是一般的8进制计数器，所以省略其说明。
图9示出本实施例的半导体存储器件的行控制电路400的整体结 构的结构图。
在图9中，401是R-S锁存器，RASF是RAS标志，RAUTF是 自动更新标志，IRRAS是内部同时更新命令，IRRASF是随机页访问 动作时内部RAS标志，RFF1 5是内部标志。
在图9的行控制电路400中，对经过多个周期从外部输入的外部 RAS命令信号NRAS的有效期间的时钟脉冲数进行计数，每隔预定 次数发行内部同时更新命令IRRAS,从而实现页动作中的同时更新。
此外，对所述外部RAS命令信号NRAS的无效期间的时钟脉冲 数进行计数，每隔预定次数发行内部同时更新命令IRRAS，能实现预 充电期间中的自动更新。
图10是本实施例的半导体存储器件的动作流程的流程图。 以下，说明用1个时钟周期完结动作这样规格的DRAM在进行 动作时的动作。
在初始状态下，增量计数器360设定为块<0>，减量计数器370 设定为块<15>。
从外部有访问时，在该访问不是对所述块<0>或所述块<15>的访 问时(S1010)，更新各块(S1011),从而与外部访问块一起同时激 活16个块中的3个块。
这时，例如外部访问块和增量计数器360 —侧的更新块发生沖突 时，停止该块的更新。但是，减量计数器370 —侧的更新块与外部访 问块不冲突，所以能够进行更新(S1013) ， 16块中的2个块被同时 激活。
能执行更新的增量计数器360或减量计数器370在周期结束时增 量或减量(S1012、 S1014)。此外，如果检测到没有来自外部的访问的预充电动作(S1020)， 就同时更新所述增量计数器360和减量计数器370指示的块(S1021 ), 所以16块中的2个块被同时激活。
如上所述，如果没有外部访问块和更新块的冲突，就在8周期后， 完成全部存储块的更新，这时，检测到增量计数器360的计数值比减 量计数器370的计数值更大，产生更新完毕标志ENDRFF，停止以后 的内部更新动作。
此外，在外部访问块和内部更新块的竟争持续的最差情形时，在 15周期后，变为除了与外部访问块进行竟争的1块之外已经更新完毕 的状态。
即，存储未更新块的地址，作为所述增量计数器360和减量计数 器370的共用的块地址，使用来自外部的自行更新周期实施该块的更 新，从而能保证全部块的更新。
在预定的期间输入该外部更新，如果更新完毕标志ENDRFF有 效，就保持更新停止状态，如果无效，就执行更新。在任何情况下， 在外部更新命令周期结束时，使字线计数器340计数增加，使增量计 数器360、减量计数器370复位。
图11是本实施例的半导体存储器件的动作定时的图表，图12是 本实施例的其他半导体存储器件的其他动作定时的图表。
以下，说明具有在2时钟周期以上，l周期完结的页动作功能的 规格的DRAM的动作。
图11和图12示出用第一个时钟周期进行RAS动作，在第二个 时钟周期进行CAS和预充电，用2周期完成随机动作的带页功能规 格的DRAM动作的动作定时的图表。
在图11和图12中，t0 t2是随机访问，t2 t5是页长度2的访问， t5 t 9是页长度3的访问，t9 t 14是页长度4的访问，U4 16是随 机访问，tl6 tl8是预充电周期，tl8 t20是随机周期，t20 t22是自行 更新周期。
在图11所示的图表中，即使是页动作的外部访问中和预充电期间，也不与外部访问沖突地实施内部更新。而且，在tl6 tl8中，在 预充电周期中的更新结束后，检测到所述增量计数器360的地址AXU <3:0>比所述减量计数器370的地址AXD〈3:0更大，更新完毕信号 ENDCNT变为有效，停止此后的更新。然后，在t20 t22的外部自行 更新周期后，使所述字线计数器340计数增加，使增量计数器360、 减量计数器370复位。
如上所述，在本发明中，在全部存储块的更新结束后，内部更新 动作停止，所以不实施必要以上的内部更新，能减少耗电。
图12所示的图表与图ll相比，tl4 t22的外部输入地址不同， 在tl4 tl6和t18 t 22,基于增量计数器360指示的块地址的内部更 新存储块和外部访问块产生冲突。因此，在tl4 tl6， UPHIT变为"高 (High) " ， NSTOPCNTU变为"低(Low) ，， ， STOPRFU变为"高 (High)"，基于增量计数器360指示的块地址的内部更新停止，不 进行计数器的计数增加。然后，tl6 t 18的周期是预充电周期，所以 无论UPHIT或DOWNHIT，在两块计数器指示的块实施内部更新， 在同 一周期结束时刻的计数增加，块<7>以外的存储块的更新变为完 毕状态。
此外，在tl8 t20的周期，所述块<7>与外部访问冲突，所以不实 施更新。t20 t22的周期是外部自行更新周期，所以强制地使 STOPRFU/STOPRFD变为"Low"，实施未更新块<7〉的更新。
在所述外部更新周期后，使所述字线计数器340计数增加，使增 量计数器360、减量计数器370复位。
如上所述，在本实施例中，即使在内部更新块和外部访问块持续 冲突时，如果从外部发行一次自动更新访问，则在该周期全部存储块
的更新可靠结束。即如果从外部以比执行"存储块数-r的数量的内
部更新的周期更长的周期输入自动更新命令，就能不用管理内部地 址，执行容易保障单元电荷保持时间内的全部存储单元的更新的同时 更新。例如，如果考虑在电荷保持时间lms中更新字线为4096条的 DRAM，以往的来自外部的自动更新命令的输入频度如果假定为同时更新4096条字线，则需要在97ns内更新一次。而如果使用本发明的 同时更新方法，"4096条二256条x 16块"时，通过在3906ns中输入 1次来自外部的自动更新命令，能保证全部存储单元的更新。
当做成本实施例的结构时，在所述更新周期内(电荷保持时间内) 需要进行15周期的随机动作，但是如果随机周期比260ns更高速就 能够满足这样的要求。即能降低来自外部的更新命令的频度，所以能 提高系统性能。
此外，在输入所述预定周期内的自动更新命令时，为了保障至少 1个存储块以外的更新，最好是在电源起动后，或在来自自动更新的 恢复后的通常动作开始的周期(相当于图11、图12的t0 t2的周期) 紧前的周期，实施l周期的伪自动更新。
此外，为了实施各种页长度的页动作中的内部更新、预充电动作 中的内部更新，在预充电周期中的时钟脉沖数需要受到限制。即在所 述结构中，更新在2时钟周期内结束，但是至少更新的第一时钟脉冲 的定时和外部访问的第 一时钟脉沖的定时需要一致，所以包含了在外 部访问动作中进行CAS和预充电的周期的预充电期间的时钟脉沖数 需要是奇数。
(实施例2)
以下，参照附图，说明本发明实施例2的半导体存储器件。
本实施例的半导体存储器件与所述实施例1的半导体存储器件的 不同点只在于，替代行控制电路400而具有行控制电路1400。关于其 他结构，与所述实施例1同样，所以省略图示和说明。
图13表示本发明实施例2的半导体存储器件的行控制电路1400 的整体结构的结构图。
在图13中，1401、 1402是带复位的F/F, 1403是4输入OR元件。
本实施例的行控制电路1400与所述实施例1的半导体存储器件 的行控制电路400相比，其特征在于，对4输入OR元件1403输入 带复位的F/F1401、 1402的输出、RAS标志RASF、内部标志RFFl,并且构成内部标志RFF2作为其输出。
图14表示本实施例的半导体存储器件的动作定时的图表。
在图14中，t0 t2是随机访问，t2 t5是页长度2的访问，t5 t9
是页长度3的访问，t9 t 14是页长度4的访问，tl4 U5是预充电周
期，tl5 t 17是随机周期，tl7 t21是预充电周期，t20 t22是自行
更新周期。
将图14与图11、图12比较，则追加了包含紧前的CAS/预充电 周期而在2时钟周期的预充电期间内停止内部更新动作的功能，只要 是预充电期间中的时钟脉沖数为4以上，就禁止偶数次的预充电。
如上所述，在本实施例中，安装该半导体存储器件的系统一侧如 果预充电期间内的时钟脉沖数小于3,就不需要进行管理，能使系统 设计容易。在行控制电路的设计上，系统一侧要管理的预充电期间的 时钟脉沖数能任意变更。 (实施例3)
以下，参照附图，说明本发明实施例3的半导体存储器件。 本实施例的半导体存储器件与所述实施例1的半导体存储器件的 不同点只在于，替代更新计数器300和行控制电路400，具有更新计 数器2300和行控制电路2400。关于其他结构，与所述实施例1同样， 所以省略其图示和说明。
图15示出本发明实施例3的半导体存储器件的更新计数器2300 的整体结构的结构图。
在图15中，2351、 2352、 2353是选择器，2354、 2355是OR元 件，SLFF是自行更新标准，NC是字线计数器的进位输出(负逻辑)。
本实施例的更新计数器2300成为如下结构与所述实施例1的 半导体存储器件的更新计数器300相比，更新计数器控制电路350被 置换成其他结构的更新计数器控制电路2350。此外，增量计数器360 和减量计数器370置换为增量计数器2360和减量计数器2370。
图16示出实施例3的半导体存储器件的行控制电路2400的整体 结构的结构图。本实施例的行控制电路2400与所述实施例1的行控制电路400 相比，追加了如下电路接收外部自动更新命令NRSLF的输入，产 生自动更新标志SLFF，用自振荡频率发生电路2401产生自行更新振 荡频率，使用R-SF/F2402，产生计数器选择信号CNTSEL。
在本实施例中，如果变为自行更新模式，自行更新标准SLFF就 变为有效，作为字线计数器340的时钟，在进行自行更新动作时，选 择以自行更新周期工作的计数器时钟CNTCK。与此同时，字线计数 器340进位输出NC的反转逻辑输入到增量计数器2360和减量计数 器2370的初级的计数器的负载保持端子。此外，更新停止信号 STOPRFU和STOPRFD也^皮强制地变为无效。
因此，在自动振荡周期中，字线计数器340和增量计数器360以 及减量计数器370作为连续地连接的2系统的12进制计数器而进行 工作，2块被同时激活而被更新。即，在进行通常动作时，把从外部 周期性输入的外部自动更新命令作为触发来实施所述字线计数器340 的计数增加、实施所述增量计数器360和减量计数器370的复位，但 是如果使用本结构，在不输入所述外部自动更新命令的自行更新动作 时，也能自动实施全部字线地址的更新。
所述增量计数器360和减量计数器370的计数器复位电路能使用 与通常同时更新动作时相同的电路，所以面积开销能达到最小。 (实施例4)
以下，参照附图，说明本发明实施例4的半导体存储器件。
本实施例的半导体存储器件与实施例1的半导体存储器件的不同 点只在于，替代更新计数器300而具有更新计数器3300。关于其他结 构，与所述实施例1同样，所以省略其图示和说明。
图17示出本发明实施例4的半导体存储器件的更新计数器3300 的整体结构的结构图。
本实施例的更新计数器3300取为如下结构与所述实施例3的 半导体存储器件的更新计数器2300相比，追加了反相元件3351 、NOR 元件3352、计数器控制切换信号CONVRF。在本实施例中，通过测试模式时或来自系统一侧的控制，来控制
计数器控制切换信号CONVRF,从而能够将内部更新计数器动作从同 时更新动作切换为与以往的自行更新模式时同样的计数器控制。 (实施例5)
以下，参照附图，说明本发明实施例5的半导体存储器件。
本实施例的半导体存储器件与实施例1的半导体存储器件的不同 点只在于，替代更新计数器300而具有更新计数器4300。关于其他结 构，与所述实施例1同样，所以省略其图示和-说明。
图18示出本发明实施例5的半导体存储器件的更新计数器4300 的整体结构的结构图。
在图18中，4350是更新计数器控制电路，4380是进行外部地址 AX〈7:0〉和字线计数器地址AXK7:0〉的比较的外部地址-WL计数比 较器(CMP)， 4390是访问历史检测电路，WLHIT是所述比较器4380 的一致标志，UPSKIP是第一更新跳步信号，DOWNSKIP是第二更新 跳步信号。
图19示出本实施例的更新计数器4300的访问历史检测电路4390 的整体结构的结构图。
在图19中，4391是第一更新字线命中(hit)检测电路，4392是 第二更新字线命中检测电路，4393是4位的F/F， 4394是1位的F/F, 4395是比较器(CMP) ， RFHITF是更新字线命中检测电路的命中标
志o
图20是本实施例的半导体存储器件的动作流程的流程图。 在本实施例中，只要是外部访问字线地址AX〈7:0和更新字线地
址AXK7:0—致，并且外部访问块地址AX〈ll:8〉比增量更新块计凄t
器地址AXIK3:0〉小、比减量计数器地址AXD〈3:0〉大的情形，则更
新字线命中标志RFHITF变为有效。
所述更新字线命中标志RFHITF变为有效的意义在于，在当前周
期以后，并且在下一自动更新周期之间，外部访问执行内部更新的预
定的字线。在所述更新字线命中标志RFHITF变为有效时，在当前周期内的 外部访问块地址和内部增量计数器地址AXIK3:0〉以及减量计数器地 址AXD〈3:0〉的任一个一致时，第一或第二更新停止信号UPSKIP、 DOWNSKIP变为有效。如果所述第一或第二更新停止信号UPSKIP、 DOWNSKIP变为有效，增量更新块计数器地址更新停止信号 STOPPFU、减量更新块计数器地址更新停止信号STOPPFD的任一个 变为有效，该块的更新停止，同时该块的增量计数器停止标志 NSTOPCNTU或减量计数器停止标志NSTOPCNTD被强制地变为无 效，所以该更新计数器计数增加，从而结果是该块的更新被跳过。
从外部输入自动更新命令时的外部访问块地址和命中标志 RFHITF分别在每周期按顺序存储到4位的F/F4393和1位的F/F4394, 它们全部与当前更新周期的访问块同时进行参照和比较，从而进行该 更新的跳过判定。
如上所述，在本实施例中，先外部访问预定更新的字线时，与更 新该字线是等价的，所以能跳过更新，抑制不必要的更新所引起的耗 电的增大。
(实施例6)
下面，参照附图，说明本发明实施例6的半导体存储器件。
本实施例的半导体存储器件与所述实施例1的半导体存储器件的 不同点在于，替代更新块选择器260和更新计数器300,而具有更新 块选择器5260和更新计数器5300。关于其他结构，与所述实施例1 同样，所以省略其图示和说明。
图21示出本发明实施例6的半导体存储器件的更新块选择器 5260的整体结构的结构图。
本实施例的更新块选择器5260与于所述实施例1的半导体存储 器件的更新块选择器260相比，不同点在于，通过不同的2系统的更 新块计数器，生成XBK_R<15:0>。即，将第一增量更新块计数器地 址AXU0<1 l:8〉预译码后的第 一增量块计数器的更新块预译码信号 XBKU(K15:0>与将第 一 减量更新块计数器地址AXD(K11:8>预译码后的第一减量块计数器的更新块预译码信号XBKD(K15:0的逻辑和 作为更新块选择信号XBK_R<7: 0〉而进行生成。
同样，把第二增量更新块计数器地址AXUK11:8〉预译码后的第 二增量块计数器的更新块预译码信号XBKUK15:0〉与把第二减量更 新块计数器地址AXDK11:8〉预译码后的第二减量块计数器的更新块 预译码信号XBKDK15:0〉的逻辑和作为更新块选择信号XBK—R<15: 8>生成。更新块选择信号XBK—R<7: 0>、 XBK—R<15: 8>各自是否 有效由第一和第二增量更新块计数器地址停止信号STOPRFU0、 STOPRFU0 、第 一 和第二减量更新块计数器地址停止信号 STOPRFD0、 STOPRFDl控制。
图22示出本实施例的半导体存储器件的更新计数器5300的整体 结构的结构图。
本实施例的更新计数器5300与所述实施例4的半导体存储器件 的更新计数器3300相比，不同点在于，由分别独立控制的2对增量 计数器和减量计数器构成。即通过第一更新计数器控制电路5350i和 第一地址比较块5390i，控制3进制的第一增量计数器5360i和减量 计数器5370i。同样，通过第二更新计数器控制电路5350j和第一地 址比较块5390j，控制3进制的第二增量计数器5360j和减量计数器 5370j。
在图22中，ENDRFF0、 ENDRFF1是第一和第二更新完毕标志， NSTOPCNTU0、 NSTOPCNTU1是第一和第二增量计数器停止标志， NSTOPCNTD0、 NSTOPCNTD1是第一和第二减量计数器停止标志。
在本实施例中，通过与所述实施例1 5同样的控制，能对外部访 问块和内部更新存储块进行仲裁以使它们不发生不沖突，并且执行最 多4块的同时内部更新。例如，考虑在电荷保持时间lms中，更新字 线为4096条(4096WL=256WL x 16块时)的DRAM。这时，在所述 实施例1~5中，需要在3906ns内输入1次来自外部的自动更新命令， 并且需要在所述更新周期内(电荷保持时间内)进行15周期的随机 动作，所以不允许随机周期比260ns更低速的动作。而在本实施例中，在同一更新周期内，最差能进行7周期的随机动作即可，因此随机周
期降低到558ns,动作也不会失败。此外，即使存储块数多达成倍的 32块的结构，以260ns的随机周期速度，动作也不会失败。 (实施例7)
以下，参照附图，说明本发明实施例7的半导体存储器件。 本实施例的半导体存储器件与所述实施例1的半导体存储器件的 不同点只在于，替代更新字线预译码器250、更新块选择器260和更 新计数器300,具有更新字线预译码器6250、更新块选择器6260和 更新计数器6300。关于其他结构，与所述实施例1同样，所以省略其 图示和说明。
图23示出本发明实施例7的半导体存储器件的更新字线预译码 器6250的整体结构的结构图。
本实施例的更新字线预译码器6250成为无论更新计数器63 00的 地址如何，均选4奪2个预译码信号XPW〈7:0的结构。
图24示出实施例7的半导体存储器件的更新块选择器6260的整 体结构的结构图。
本实施例的更新块选择器6260与所述实施例1的更新块选择器 260相比，不同点在于，相对于2对更新块选择信号XBK_R<15:0〉， 连接共用的增量块计数器的更新块预译码信号XBKU <15:0>和减量 块计数器的更新块预译码信号XBKD <15:0>，所述更新块选择器6260 成为同时选择最多2个更新块选择信号XBK—11<15:0〉的结构。
图25示出本实施例的半导体存储器件的更新计数器6300的整体 结构的结构图。
本实施例的更新计数器6300与所述实施例4的半导体存储器件 的更新计数器3300相比，不同点在于，把增量计数器6360和减量计 数器6370变更为3进制计数器。
在本实施例中，与所述实施例6同样，能够对外部访问和内部更 新存储块进行仲裁以使它们不发生冲突，并且执行最多4块的同时内 部更新，而且能用比实施例6面积更小的电路实现。本发明并不局限于所述的实施例，在不脱离其要旨的范围中，当然能进行各种变更。 工业上的可利用性
如上所述，本发明能够在安装有半导体存储器件的系统一侧不考 虑内部更新地址而同时执行来自外部的访问和内部更新，并且实现面 积的节省和低耗电，所以作为电荷保持时间短的半导体存储器件及其
控制方法是有用的。
权利要求
1. 一种半导体存储器件，其特征在于，包括多个存储块，分别具有配置为矩阵状的多个存储单元、与所述多个存储单元的行分别对应的多条字线、与所述多个存储单元的列分别对应的多条位线、以及与所述多个存储单元的列分别对应的多个读出放大器，其中所述多条字线中同时仅有一条字线被激活；多个更新块计数器，生成2个以上存储块的块地址，选择所述多个存储块中进行更新的2个以上存储块；更新字线计数器，生成对所述2个以上的存储块共用的共用字线地址；以及仲裁电路，根据所述2个以上块地址和所述共用字线地址来生成至少一个第一字线地址，并进行仲裁以使得在对从外部供给的第二字线地址表示的字线进行访问期间进行所述至少一个第一字线地址表示的各条字线的更新。
2. 根据权利要求1所述的半导体存储器件，其特征在于当由所述多个更新块计数器选择出的2个以上存储块中的任意一个存储块和与所述第二字线地址对应且进行来自外部的访问的存储 块一致时，所述仲裁电路进行仲裁以使该存储块的更新停止。
3. 根据权利要求1所述的半导体存储器件，其特征在于 所述多个更新块计数器在更新执行后每次计数增加，所述更新字线计数器在对全部存储块更新结束后计数增加。
4. 根据权利要求1所述的半导体存储器件，其特征在于 对所述半导体存储器件，从其外部按预定的周期输入更新请求； 所述预定的周期是所述半导体存储器件具有的多个存储块中更新未结束的存储块变为一个以下的周期。
5. 根据权利要求4所述的半导体存储器件，其特征在于 当所述半导体存储器件被输入了来自外部的更新请求时，在所述多个更新块计翁地址进行存储。
6. 根据权利要求1所述的半导体存储器件，其特征在于 每当来自所述半导体存储器件外部的更新请求被输入时，所迷多个更新块计数器被复位，并且所述更新字线计数器计数增加。
7. 根据权利要求6所述的半导体存储器件，其特征在于 在该半导体存储器件中，当电源起动后，或者从自行更新恢复后的通常动作即将开始之前，被输入一次伪外部更新请求。
8. 根据权利要求1所述的半导体存储器件，其特征在于 所述多个更新块计数器在更新执行后每次计数增加；在对全部存储块更新结束之后，所述仲裁电路接着进行仲裁以使 得在所述更新字线计数器计数增加之前停止内部更新动作。
9. 根据权利要求1所述的半导体存储器件，其特征在于 2个更新块计数器由一对增量计数器和减量计数器构成。
10. 根据权利要求9所述的半导体存储器件，其特征在于 所述仲裁电路在所述增量计数器的值大于所述减量计数器的值时，产生表示全部存储块的更新已经结束的标志。
11. 根据权利要求9所述的半导体存储器件，其特征在于当来自所述半导体存储器件外部的更新请求被输入时，在所述增 量计数器的值和所述减量计数器的值一致的情况下，所述仲裁电路进 行仲裁以使得以外部更新访问周期来更新所述增量计数器和所述减 量计数器表示的存储块。
12. 根据权利要求1所述的半导体存储器件，其特征在于在自行更新时，所述多个更新块计数器进行切换以便根据所述更新字线计数器的进位输出信号使计数增加。
13. 根据权利要求12所述的半导体存储器件，其特征在于所述多个更新块计数器和所述更新字线计数器分别以自行更新 周期使计数增加。
14.根据权利要求1所述的半导体存储器件，其特征在于 根据所述半导体存储器件的来自外部的外部控制，所述多个更新块计数器进行切换以便根据所述更新字线计数器的进位输出信号使 计数增力口。
15. 根据权利要求1所述的半导体存储器件，其特征在于的存储部件； ；" 。口 、 、 ，、^—.所述仲裁电路比较所述第一字线地址和存储在所述存储部件中 的一个以上的第二字线地址，当二者一致时进行仲裁以使得跳过所述 第 一字线地址表示的字线的更新。
16. 根据权利要求15所迷的半导体存储器件，其特征在于 所述存储部件包括外部访问存储块地址存储部件、以及所述第一字线地址和所述第二字线地址的一致标志存储部件。
17. 根据权利要求15所迷的半导体存储器件，其特征在于时复位。
18. 根据权利要求1所述的半导体存储器件，其特征在于 所述第一字线地址使用第一预译码信号线来传送，并且所述第二字线地址使用第二预译码信号线来传送，所述第 一预译码信号线和所述第二预译码信号线的信号线数量 相同。
19. 根据权利要求1所述的半导体存储器件，其特征在于 所述多个更新块计数器由多对增量计数器和减量计数器构成； 对把由所述多个存储单元构成的多个存储器阵列分为多个区域后的各个区域分配1对增量计数器和减量计数器。
20. 根据权利要求1所述的半导体存储器件，其特征在于问的页访问期间中，进行所述至少 一个第 一字线地址表示的各条字线 的更新。
21. 根据权利要求1所述的半导体存储器件，其特征在于当检测出是预充电期间时，所述仲裁电路进行仲裁以使得进行多条第 一字线地址表示的字线的同时更新。
22. —种半导体存储器件，其特征在于，包括 多个存储块，分别具有配置为矩阵状的多个存储单元、与所述多个存储单元的行分别对应的多条字线、与所述多个存储单元的列分别 对应的多条位线、以及与所述多个存卡者单元的列分别对应的多个读出 放大器，其中所迷多条字线中同时仅有一条字线被激活；多个更新块计数器，生成对所述多个存储块共用的块地址； 更新字线计数器，生成对所述多个存储块中的两个以上存储块共用的共用字线地址；仲裁电路，根据所述块地址和所述共用字线地址来生成至少一个 第一字线地址，并进行仲裁以使得在对从外部供给的第二字线地址表 示的字线访问期间进行所述至少 一 个第 一 字线地址表示的各条字线 的更新。
23. 根据权利要求22所述的半导体存储器件，其特征在于问的页访问期间中进行所述至少 一个字线地址表示的各条字线的更新。
24. 根据权利要求23所述的半导体存储器件，其特征在于 还包括行控制电路，所述行控制电路对经过多个周期从外部输入的行访问命令信号 的有效期间的时钟脉冲数进行计数，并每隔预定的次数发出内部同时 更新命令。
25. 根据权利要求24所述的半导体存储器件，其特征在于 所述行控制电路对从外部输入的行访问命令信号的无效期间的时钟脉冲数进行计数，并每隔预定的次数发出内部同时更新命令。
26，根据权利要求23所述的半导体存储器件，其特征在于 该半导体存储器件的动作处于预充电期间时，输入该半导体存储器件的输入时钟脉沖数是预定的限制数以下。
27.根据权利要求26所述的半导体存储器件，其特征在于当最小随机周期为2时钟周期时，预充电期间的输入时钟脉沖数为奇数。
28. 根据权利要求26所述的半导体存储器件，其特征在于 当最小随机周期为2时钟周期，且预充电期间的输入时钟脉冲数达到预定次数以上时，该输入时钟脉沖数是奇数。
29. 根据权利要求22所述的半导体存储器件，其特征在于当检测出是预充电期间时，所述仲裁电路进行仲裁以使得进行多 条第 一字线地址表示的字线的同时更新。
30. —种半导体存储器件的内部更新停止方法，该半导体存储器 件包括多个存储块，所述多个存储块分别具有多个排列为矩阵状的存 储单元、多条字线、多条位线以及多个读放大器，其中仅有一条所述 字线被同时激活，所述内部更新停止方法的特征在于，包括检测用于产生依次对所述多个存储块进行内部更新的地址的多 个块计数器的值的大小的步骤；和根据所述步骤的检测结果来暂停更新的步骤。
31. 根据权利要求30所述的内部更新停止方法，其特征在于 包括在所述多个块计数器由一对或多对增量计数器和减量计数器构 成的情况下，每次执行内部更新时进行所述增量计数器和减量计数器 的计数，并且比较所述增量计数器的计数值和所述减量计数器的计数 值的大小的步骤；和在所述增量计数器的计数值大于所述减量计数器的计数值的时 刻，暂停内部更新的步骤。
32. 根据权利要求30所述的内部更新停止方法，其特征在于 所述内部更新的暂停状态持续到来自外部的更新命令发行为止。
33. —种半导体存储器件的外部访问和内部更新的竟争处理方 法，所述半导体存储器件包括多个存储块，具有多个排列为矩阵状 的存储单元、多条字线、多条位线以及多个读放大器，其中同时仅有一条所述字线被激活；以及多个块计数器，产生按顺序内部更新所述多个存储块的地址，所述外部访问和内部更新的竟争处理方法的特征在于，包括 检测被外部访问的存储块和内部更新存储块的冲突的检测步骤； 当在所述检测步骤中检测到冲突时，停止内部更新和所述块计数器的计数的步骤。
34. 根据权利要求33所述的外部访问和内部更新的竟争处理方 法，其特征在于当被外部访问的存储块和内部更新存储块的冲突持续到外部更 新为止时，以外部更新周期来更新所述冲突存储块。
35. —种半导体存储器件的计数器初始化方法，所述半导体存储 器件包括多个存储块，具有多个排列为矩阵状的存储单元、多条字 线、多条位线以及多个读放大器，其中同时仅有一条所述字线被激活； 以及多个块计数器，产生按顺序内部更新所述多个存储块的地址，所述计数器初始化方法的特征在于，包括 检测外部更新命令的输入的步骤；和当在所述步骤中检测到外部更新命令的输入时，把所述多个块计 数器初始化的步骤。
36. —种半导体存储器件的外部更新的更新地址检测方法，所述 半导体存储器件包括多个存储块，具有多个排列为矩阵状的存储单 元、多条字线、多条位线以及多个读放大器，其中同时仅有一条所述 字线被激活；以及多个块计数器，产生按顺序内部更新所述多个存储 块的地址，所述外部更新的更新地址检测方法的特征在于，包括 检测外部更新周期的检测步骤；和当在所述检测步骤中检测到外部更新周期时，更新对所述多个块 计数器共用的地址的步骤。
37. —种半导体存储器件的外部更新执行选择方法，所述半导体 存储器件包括多个存储块，具有多个排列为矩阵状的存储单元、多条字线、多条位线以及多个读放大器，其中同时仅有一条所述字线被激活；以及多个块计数器，产生按顺序内部更新所述多个存储块的地 址，所述外部更新执行选择方法的特征在于，包括在所述多个块计数器由l对或多对增量计数器和减量计数器构成 的情况下，每次执行内部更新时进行所述增量计数器和减量计数器的 计数，并且比较所述增量计数器的计数值和所述减量计数器的计数值 的大小的比较步骤；和在所述检测步骤中，当所述增量计数器的计数值和所述减量计数 器的计数值一致时，执行外部更新的步骤。
全文摘要
本发明提供一种半导体存储器件，包括多个存储块；多个更新块计数器，生成2个以上存储块的块地址，选择所述多个存储块中进行更新的2个以上存储块；更新字线计数器，生成对所述2个以上的存储块共用的共用字线地址；以及仲裁电路，根据所述2个以上块地址和所述共用字线地址，生成至少一个第一字线地址，并进行仲裁以使得在对从外部供给的第二字线地址表示的字线进行访问的期间，进行所述至少一个第一字线地址表示的各条字线的更新。根据本发明，在不使用存储体的半导体存储器件中，能够同时执行来自外部的访问和内部更新，而不在安装有该半导体存储器件的系统一侧考虑内部更新地址，并实现面积的减小和低耗电。
文档编号G11C11/406GK101286361SQ200810092160
公开日2008年10月15日 申请日期2008年4月10日 优先权日2007年4月10日
发明者大田清人, 饭田真久 申请人:松下电器产业株式会社