专利名称：：测试存储器件的装置的制作方法
技术领域：
：本发明涉及一种^者^口S-RAM(StaticRandomAccessMemory,静态随机存取存储器)等的存储器件，更具体地，涉及一种用于测试存储器件的装置。
背景技术：
：在用于测量静态随机存取存储器(S-RAM)的字线解码器(wordlinedecoder)的驱动功率的方法中，可以4吏用若干测i式芯片单独i也测试每个存储器。这对以尽可能低的成本以及在尽可能短的时间周期内制造产品是有利的。如果通过相关才支术方法测试存4诸器，则难以减少开发新存储器所用的时间周期。此外，为了测量驱动器端(driverend)的驱动力，可能需要可联结到内部探针的昂贵设备。
发明内容本发明的各实施例涉及一种存储器件，诸如静态随机存取存储器(S-RAM)等。本发明实施例涉及一种用于测试存储器件的装置及方法。本发明的各实施例涉及一种用于测试存储器件的装置，利用该装置，通过仅增加简易电路而不使用昂贵的设备来测试存储器中的主要部分的延迟可以降低存储器的开发周期。这可以降低存储器开发成本。根据各实施例，一种用于测试存^f诸器件的装置可以包括以下中的至少之一存储器阵列和冗余存储器(redundancymemory);用于确定对应于选l奪信号的驱动力的可编程冗余解码器，其中，可编程冗余解码器可以输出确定的驱动力至冗余存储器的字线；延迟差产生单元，该延迟差产生单元用以产生延迟差信号，该延迟差信号对应于从冗余存储器输出的第一和第二字线信号之间的延迟差。各实施例可以提供各种效果和/或优点。例如，各实施例可以通过增加简易电路而不使用昂贵的设备来测量待测存储器的字线的延迟状态。此外，通过调节选择信号的比特数以基本匹配对应于待测存储器的字线驱动器尺寸来控制驱动力，各实施例可以能够更精确的测试存储器件。根据各实施例，可以降低存储器件的开发时间及其开发成本。图1是根据各实施例的存储器件测试装置的框图。图2是根据各实施例的图1所示的各个单元(unit)的电路示意图。图3是根据各实施例，在n=2的情况下的图1和/或图2所示的PRD的电^各图。图4A到图4E是才艮据各实施例的图3所示的各个单元的波形图。图5是根据各实施例的图2所示的第一和第二鉴相/鉴频单元的电路图。图6A到图6C是根据各实施例的图2所示的延迟差产生单元的输入/输出的波形图。具体实施例方式图1是根据各实施例的存储器件测试装置的框图。参照图1，例如静态随4几存耳又存储器(S-RAM)的存储器件可以包括存储器阵歹'j10、冗余存^f诸器20、^f亍解石马器30、列i也址产生单元40、和可编程冗余解码器(PRD)50。根据各实施例，行解码器30可以"l妄收地址ADDR并可以通过对接收到的地址进行解码而产生行地址。列地址产生单元40可以4妄收地址ADDR并可以产生列地址。存4诸器阵列10可以包括多个存4渚单元(cell)，并可以选4奪对应于行地址和列地址的存储单元。冗余存储器20可以包括在存储器阵列10的字线方向中的一行存储单元。根据各实施例，存储器件测试装置的PRD50可以确定会对应于选择信号SEL的驱动力，并可以输出确定的驱动力至冗余存储器20的字线。冗余存4诸器20的字线可以响应于驱动力而纟皮〗吏能(enabled)。^^艮据各实施例，PRD50能够响应于测试信号TM而冲丸行这样的操作。测试信号TM可以是在测试模式中给定的信号。根据各实施例，测试信号TM可以是从外部环境接收的"高"逻辑电平。根据各实施例，选择信号SEL的比特数可以总计为n。根据各实施例，PRD50能够确定4皮此不同的2n个驱动力。根据各实施例，将选择信号SEL的比特数调整为与用于存储器件的字线驱动器的尺寸匹配是可能的。如果选择信号SEL的比特数增加，则选择相应的驱动力会变得更加灵活。才艮据各实施例，延迟差产生单元60可以产生延迟差信号，该延迟差信号对应于从冗余存储器20输出的第一和第二字线信号之间的延迟差。延迟差产生单元60可以经由输出端OUT1输出产生的延迟差信号。第一和第二字线信号可以是从冗余存储器20的字线提取(extract)的信号。根据各实施例，第一字线信号(其可以是最佳情况的信号)可以从位于最靠近PRD50的点提取。根据各实施例，第二字线信号(其可以是最差情况的信号)可以从离PRD50最远的点提取。根据各实施例，延迟差产生单元60可以输出"上升延迟差"，其可以是第一和第二字线信号之间的上升沿(ascendingedge)的延迟分量(delaycomponent)。才艮据各实施例，延迟差产生单元60可以输出"下降延迟差"，其可以是第一和第二字线信号之间的下降沿(descendingedge)的延迟分量。延迟差产生单元60可以经由车lT出端OUT14ir出这些差。才艮据各实施例，通过上升延迟差和下降延迟差来得到第一和第二字线信号之间的延迟量是可能的。图2是才艮据本发明实施例的图r所示的各个单元的电^各示意图。参照图2，行解码器30A可以包括多个緩沖器32。根据各实施例，存储器阵列IOA可以以多个重复的存储单元的图样(pattern)来实现。冗余存储器20A可以包括与存储器阵列IOA中的单行的字线方向中的存^f渚单元相同的存储单元。才艮据各实施例，可以如下描述图2所示的PRD50的才喿作和配置。图3是根据各实施例的图1和/或图2所示的PRD50的电路图。才艮据各实施例，"n"可以具有值2。才艮据各实施例，PRD50可以包括第一到第2n个反相器和逻辑组合单元134。根据各实施例，每个反相器可以用上部和下部晶体管(upperandlowertransistors)来构造，上部和下部晶体管可以是相反的类型并且它们可以串联连接。根据各实施例，上部晶体管可以是PMOS晶体管，下部晶体管可以是NMOS晶体管。根据各实施例，n的值可以是2。第一反相器可以包括PMOS晶体管和NMOS晶体管PM1和NM1。第二反相器可以包括PMOS晶体管和NMOS晶体管PM2和NM2。第三反相器可以包括PMOS晶体管和NMOS晶体管PM3和NM3。第四反相器可以包括PMOS晶体管和NMOS晶体管PM4和NM4。根据各实施例，第一到第四反相器可以经由接触点共同相互连接，并可以将PMOS和NMOS晶体管连接在一起。才艮据各实施例，第一到第四反相器可以经由输出端OUT4输出驱动力至冗余存储器20，输出端OUT4可以是用于将各反相器共同相互连接的接触点。当测试信号TM表示测试才莫式时，逻辑组合单元134可以对选才奪信号SEL的比特进行逻辑组合。逻辑组合单元134可以输出逻辑组合的比特至第一到第2n个反相器。根据各实施例，第一反相器PM1和NM1可以响应于测试信号TM进4亍才喿作。才艮据各实施例，NAND门100可以对电源电压VD和测试信号执行与非运算，并可以经由緩沖器110和112将与非运算结果^T出至第一反相器PM1和NM1。根据各实施例，緩冲器110和112可以緩冲从NAND门(gate)100输出的信号，并可以丰^出緩沖的信号至第一反相器PM1和NM1。根据各实施例，如果11=2，或非运算单元102可以对选4奪信号SEL的下比净寺(lowerbit,S<0>)禾口上比对争(upperbit，S<1>)执行或非运算，并可以经由緩沖器114和116将或非运算结果输出至第二反相器PM2和NM2。才艮据各实施例，第一反相单元(invertingunit)104可以对下比特(S<0>)进行反相，并可以经由緩沖器118和120将反相的比特输出至第三反相器PM3和NM3。4艮据各实施例，第一与非运算单元106可以对下比特(S<0>)和上比特(S<1>)执行与非运算，并可以经由緩冲器122和124将与非运算结果输出至第四反相器PM4和NM4。根据各实施例，与运算单元130和132可以对可以经由NAND门100和緩冲器110和112输出的测试信号TM的结果SSO、经由或非运算单元102和緩冲器114和116输出的测试信号TM的结果SS1、经由第一反相单元104和乡爰冲器118和120^r出的测试信号TM的结果SS2、和经由与非运算单元106和i爰沖器122和124#T出的测试信号TM的结果SS3纟丸行与运算。才艮据本发明实施例，然后可以输出相应的与运算信号至每个第一到第四反相器136。根据各实施例，与非运算单元130可以对结果SS0、SS1、SS2和SS3进行与非运算，并可以经由反相器132将与非运算的结果分别^T出至第一到第四反相器136。根据各实施例，可以输出SS0至第一反相器PM1和NM1。可以输出SS1至第二反相器PM2和NM2。可以输出SS2至第三反相器PM3和NM3。可以输出SS3至第四反相器PM3和NM3。图4A到图4E是图3所示的各个单元的波形图。图4A示出了根据各实施例的选捧信号SEL的上比特和下比特S〈l〉和SO〉的波形图。图4B到图4E分别示出了根据各实施例的SS0、SS1、SS2和SS3的波形图。参照图3以及图4A到图4E，可以如表1来表示输入至反相器136的测试信号TM、上比特S〈1〉、下比特SO以及结果SSO到SS3的状态。<table>tableseeoriginaldocumentpage15</column></row><table>参照表1,才艮据各实施例，如果so和so是"oo"，则可以只有sso变为"r，。根据各实施例，"r，可以表示"高"逻辑电平。如果so和s〈i〉是"or，，贝'jsso和ssi两者老p可以变为l如果so牙口S〈l〉是"10",贝'JSSO、SSl和SS2可以变为1。^口果SO和S<1>是"ll，，，贝'JSS0、SS1、SS2和SS3老卩可以变为1。^口果SS0、SS1、SS2和SS3中每个都变为"r，，可以最大4匕驱动力。在以下的描述中，可以根据各实施例来描述延迟差产生单元60和60a的配置和4喿作。才艮据各实施例，如图2所示，延迟差产生单元60A可以包括第一和第二鉴频鉴相器(PFD)65和67以及逻辑器件61、62、63、64、66和68。才艮据各实施例，第一PFD65可以测量第一和第二字线信号72和74之间的相位和频率上升延迟差，并可以经由緩冲器66将测量到的上升延迟差作为延迟差信号输出至输出端OUT2。根据各实施例，可以经由緩沖器61和62将第一字线信号72提供到第一PFD65，并且可以经由緩冲器63和64将第二字线信号74^是供到第一PFD65。第二PFD67可以测量由反相器61反相的第一字线信号和由反相器63反相的第二字线信号之间的相位和频率下降延迟差，并可以经由纟爰沖器68将测量到的下降延迟差作为延迟差信号输出至丰lr出端OUT3。图5是根据各实施例的图2所示的第一和第二鉴频鉴相器(phase/frequencydetector)65禾口67的电^各图。才艮才居各实施例，可以包4舌第一到第十与非运算单元202、210、212、214、216、220、204、222和224以及逻辑器件200、206、208、218、226和228。根据各实施例，图5所示的电路可以对应于第一PFD65。在这样的配置中，可以如下描述相应的运算。才艮据各实施例，第二与非运算单元202可以对第一字线信号执行与非运算，该第一字线信号可以车叙入至车#入端IN1并可以由反相器200进4亍反相。第一结果可以是第八与非运算单元204的输出。4艮据各实施例，第三与非运算单元210可以对第二与非运算单元202的输出和来自第四与非运算单元212的第二结果进行与非运算。根据各实施例，第四与非运算单元212可以对第三与非运算单元210的输出和来自第十与非运算单元224的第三结果进行与非运算，并可以输出与非运算的结果作为第二结果。才艮据各实施例，第五与非运算单元214可以对第三结果和第四结果进行与非运算，该第四结果可以是第六与非运算单元216的输出。第六与非运算单元216可以对第五与非运算单元214的输出和来自第七与非运算单元220的输出的第五结果进行与非运算，并可以输出结果作为第四结果。根据各实施例，第七与非运算单元220可以对第二字线信号和作为第九与非运算单元222的输出的上升延迟差进行与非运算，并可以输出结果作为第五结果，其中，第二字线信号可以经由IN2输入并可以通过反相器218进行反相。根据各施例，第八与非运算单元204可以对第二和第三与非运算单元202和210的输出以及第三结果进行与非运算，并可以经由緩沖器206和208输出与非运算的结果UP。才艮据各实施例，第九与非运算单元222可以对第三到第五结果进行与非运算，并可以经由緩冲器226和228将与非运算结果作为上升延迟差DN输出至緩冲器66(如图2所示)。才艮据各实施例，第十与非运算单元224可以对第二和第三与非运算单元202和210的输出以及第四和第五结果进行与非运算，并可以输出其结果作为第三结果。根据各实施例，如果图5所示的电路对应于第二PFD67，则可以如下描述相应的4喿作。根据各实施例，第二与非运算单元202可以对第一字线信号和下降延迟差进行与非运算，其中，第一字线信号可以通过由反相器200对经由输入端IN1输入的反相的第一字线信号再次进行反相而产生。第三与非运算单元210可以对第二与非运算单元202的输出和来自第四与非运算单元212的输出的第一结果进行与非运算。才艮据各实施例，第四与非运算单元212可以对第三与非运算单元210的输出和来自第十与非运算单元224的输出的第二结果进行与非运算，并可以输出与非运算结果作为第一结果。才艮据各实施例，第五与非运算单元214可以对第二结果和第三结果进行与非运算，第三结果可以是第六与非运算单元216的输出。第六与非运算单元216可以对第五与非运算单元214的输出和第四结果进行与非运算，并可以输出结果作为第三结果。才艮据各实施例，第七与非运算单元220可以对第二字线信号和第五结果进行与非运算，并可以输出结果作为第四结果，其中，第二字线信号可以通过由反相器218对经由IN2输入的反相的第二字线信号进行再次反相而产生。第八与非运算单元204可以对第二和第三与非运算单元202和210的输出以及第二结果进行与非运算，并可以经由i爰冲器206和208将与非运算结果UP作为下降延迟差输出至緩冲器68(如图2所示)。根据各实施例，第九与非运算单元222可以对第二到第四结果进行与非运算，并可以输出与非运算结果作为第五结果。第十与非运算单元224可以对第二和第三与非运算单元202和210的输出以及第三和第四结果进行与非运算，并可以输出其结果作为第二结果。图6A到图6C是才艮据各实施例的图2所示的延迟差产生单元的输入/输出的波形图。图6A示出了第一字线信号72和300以及第二字线信号74和302的波形。图6B示出了上升延迟差。图6C示出了下降延迟差。根据各实施例，第一和第二PFD65和67可以分别如图5所示来实现。第一和第二字线信号300和302可以提供到延迟差产生单元60A。因此，图6B所示的上升延迟差310可以经由緩冲器226和228输出至緩沖器66。根据各实施例，图6C所示的下降延迟差320可以经由緩冲器206和208输出至緩沖器68。才艮据各实施例，上升延迟差可以表示第一和第二字线信号300和302的上升沿的延迟差，下降延迟差可以表示第一和第二字线信号300和302的下降沿的延迟差。根据各实施例，测试装置可以使用可以由PRD50选择的驱动力来测量字线的延迟。这可以最大4t可以一皮选4奪的字线驱动器的驱动力。对本4页i或才支术人员而言显而易见的是，可以只十所/>开的实施例进行各种改进及^f务改。因此，本发明意在4吏所7>开的实施例覆盖所附权利要求及其等同物的范围内所有的显而易见及明显的改进和修改。权利要求1.一种器件，包括存储器阵列和冗余存储器；可编程冗余解码器，被配置为确定对应于选择信号的驱动力，所述可编程冗余解码器被配置为将确定的所述驱动力输出至所述冗余存储器的字线；以及延迟差产生单元，被配置为产生延迟差信号，所述延迟差信号对应于从所述冗余存储器输出的第一字线信号和第二字线信号之间的延迟差。2.根据权利要求1所述的器件，其中，所述可编程冗余解码器被配置为确定彼此不同的2"个驱动力，其中，n是所述选择信号的比4争凄t。3.根据权利要求2所述的器件，其中，所述可编程冗余解码器包括第一到第2"个反相器，串联连接至相反类型的上部晶体管和下部晶体管，所述第一到第2"个反相器经由所述上部晶体管和所述下部晶体管的接触点共同相互连接以输出所述驱动力；以及逻辑组合单元，净皮配置为对所述选4奪信号的多个比特才丸行逻辑组合以输出至所述第一到第2"个反相器，其中，所述第一反相器响应于测试信号进行操作。4.根据权利要求3所述的器件，其中，所述上部晶体管包括PMOS晶体管，以及其中，所述下部晶体管包括NMOS晶体管。5.根据权利要求3所述的器件，其中，n=2。6.根据权利要求5所述的器件，其中，所述逻辑组合单元包括或非运算单元，；故配置为对所述选一奪信号的下比特和上比特执行或非运算以输出至第二反相器；第一反相单元，被配置为对所述下比特进行反相以输出至第三反相器；第一与非运算单元，；故配置为对所述下比特和所述上比特执行与非运算以输出至第四反相器；以及与运算单元，被配置为对所述或非运算单元的输出、所述第一反相单元的输出以及所述第一与非运算单元的输出4丸行与运算，以及被配置为将与运算结果输出至所述第一反相器到所述第四反相器。7.根据权利要求1所述的器件，其中，所述第一字线信号从位于最靠近所述可编程冗余解码器的所述冗余存储器的所述字线的点丰lr出，以及其中，所述第二字线信号/人位于所述可编程冗余解码器最远处的字线的点输出。8.根据权利要求1所述的器件，其中，所述延迟差产生单元包括第一鉴频鉴相器，其被配置为测量所述第一字线信号和所述第二字线信号之间的相位和频率的上升延迟差，以及输出测量到的所述上升延迟差作为所述延迟差信号。9.根据权利要求8所述的器件，其中，所述第一鉴频鉴相器包括第一与非运算单元，被配置为对反相的所述第一字线信号和第一结果信号执行与非运算；第二与非运算单元，；故配置为对所述第一与非运算单元的输出和第二结果信号执行与非运算；第三与非运算单元，被配置为对所述第二与非运算单元的输出和第三结果信号执行与非运算以输出所述第二结果信号；第四与非运算单元，被配置为对所述第三结果信号和第四结果信号执行与非运算；第五与非运算单元，；故配置为对所述第四与非运算单元的输出和第五结果信号执行与非运算以输出所述第四结果信号；第六与非运算单元，被配置为对反相的所述第二字线信号和所述上升延迟差执行与非运算以输出所述第五结果信号；第七与非运算单元，被配置为对所述第一与非运算单元的输出和所述第二与非运算单元的输出和所述第三结果信号执行与非运算以输出所述第一结果信号；第八与非运算单元，被配置为对所述第三结果信号、所述第四结果信号和所述第五结果信号执行与非运算以输出所述上升延迟差；以及第九与非运算单元，被配置为对所述第一与非运算单元的输出和所述第二与非运算单元的输出以及所述第四结果信号和所述第五结果信号执行与非运算以输出所述第三结果信号。10.根据权利要求9所述的器件，其中，所述逻辑组合单元包括或非运算单元，一皮配置为对所述选4奪信号的下比特和上比特执行或非运算以提供到第一反相器的输出；第一反相单元，被配置为对所述下比特进行反相以提供到第二反相器的输出；第十与非运算单元，故配置为对所述下比特和所述上比特执行与非运算以提供到第三反相器的输出；以及与运算单元，纟皮配置为对所述或非运算单元的输出、所述第四反相单元的输出以及所述第十与非运算单元的输出执行与运算，所述与运算单元将与运算结果输出至所述第一反相器到所述第四反相器。11.根据权利要求10所述的器件，其中，所述可编程冗余解码器被配置为确定彼此不同的2"个驱动力，其中，n是所述选择信号的比特数。12.根据权利要求8所述的器件，其中，所述延迟差产生单元包括第二鉴频鉴相器，被设置为测量反相的所述第一字线信号和反相的所述第二字线信号之间的相位和频率的下降延迟差，以及输出测量到的所述下降延迟差作为所述延迟差信号。13.根据权利要求12所述的器件，其中，所述第二鉴频鉴相器包括第一与非运算单元，被配置为对所述第一字线信号和所述下降延迟差执行与非运算；第二与非运算单元，；故配置为对所述第一与非运算单元的输出和第一结果信号执行与非运算；第三与非运算单元，被配置为对所述第二与非运算单元的输出和第二结果信号执行与非运算以输出所述第一结果信号；第四与非运算单元，被配置为对所述第二结果信号和第三结果信号执行与非运算；第五与非运算单元，一皮配置为对所述第四与非运算单元的输出和第四结果信号执行与非运算以输出所述第三结果信第六与非运算单元，被配置为对所述第二字线信号和第五结果信号执行与非运算以输出所述第四结果信号；第七与非运算单元，被配置为对所述第一与非运算单元的输出和所述第二与非运算单元的输出以及所述第二结果信号执行与非运算以作为所述下降延迟差进行输出；第八与非运算单元，被配置为对所述第二结果信号和所述第三结果信号执行与非运算以输出所述第五结果信号；以及第九与非运算单元，被配置为对所述第一非运算单元的输出和所述第二与非运算单元的输出以及所述第三结果信号和所述第四结果信号执行与非运算以输出所述第二结果信号。14.根据权利要求13所述的器件，其中，所述逻辑组合单元包括或非运算单元，；故配置为对所述选4奪信号的下比特和上比特执行或非运算以输出至第一反相器；第一反相单元，被配置为对所述下比特进行反相以输出至第二反相器；第十与非运算单元，；故配置为对所述下比特和所述上比特执行与非运算以输出至第三反相器；以及与运算单元，；故配置为对所述或非运算单元的^r出、第十反相单元的输出以及所述第一与非运算单元的输出执行与运算，所述与运算单元输出与运算结果至所述第一反相器到所述第四反相器。15.根据权利要求14所述的器件，其中，所述可编程冗余解码器能够确定彼此不同的2"个驱动力，其中，n是所述选择信号的比特数。16.—种方法，包4舌提供存储器阵列和冗余存储器；使用可编程冗余解码器确定对应于选冲奪信号的驱动力，并/人所述可编程冗余解码器llr出确定的所述驱动力至所述冗余存储器的字线；以及使用延迟差产生单元产生对应于从所述冗余存储器输出的第一字线信号和第二字线信号之间的延迟差的延迟差信号。17.才艮据一又利要求16所述的方法，包4舌通过所述可编程冗余解码器确定彼此不同的2n个驱动力，其中，n是所述选择信号的比特数。18.根据权利要求17所述的方法，其中，所述可编程冗余解码器包括第一到第2"个反相器，串联连接至相反类型的上部晶体管和下部晶体管，所述第一到第2"个反相器经由所述上部晶体管和下部晶体管的接触点共同相互连接以输出所述驱动力；以及逻辑组合单元，#1配置为对所述选一奪信号的多个比特执行逻辑组合以输出至所述第一到第2n个反相器，其中，所述第一反相器响应于测试信号进行操作。19.根据权利要求18所述的方法，其中，所述上部晶体管包括PMOS晶体管，以及其中，所述下部晶体管包括NMOS晶体管。20.根据权利要求18所述的方法，其中，所述可编程冗余解码器包括第一反相器、第二反相器、第三反相器和第四反相器，以及其中，所述逻辑组合单元包4舌或非运算单元，被配置为对所述选^r信号的下比特和上比特执行或非运算以输出至所述第二反相器；第一反相单元，被配置为对所述下比特进行反相以输出至所述第三反相器；第一与非运算单元，被配置为对所述下比特和所述上比特冲丸行与非运算以输出至所述第四反相器；以及与运算单元，被配置为对所述或非运算单元的输出、所述第一反相单元的输出以及所述第一与非运算单元的输出i丸行与运算，所述与运算单元输出与运算结果至所述第一反相器到所述第四反相器。全文摘要本发明的各实施例涉及一种可以测试存储器件的装置。根据各实施例，通过增加简易电路而不使用昂贵的装置来以测试存储器的主要部分的延迟的方式可以降低存储器开发周期，并且这样可以降低存储器的开发成本。根据各实施例，存储器件包括存储器阵列和冗余存储器。根据各实施例，该器件可以包括确定对应于选择信号的驱动力的可编程冗余解码器，该可编程冗余解码器输出确定的驱动力至冗余存储器的字线；以及延迟差产生单元，用于产生延迟差信号，该延迟差信号对应于从冗余存储器输出的第一和第二字线信号之间的延迟差。文档编号G11C29/24GK101471143SQ200810187360公开日2009年7月1日申请日期2008年12月29日优先权日2007年12月27日发明者金东烈申请人:东部高科股份有限公司