移位寄存器、显示装置及移位寄存器的驱动方法

专利名称：移位寄存器、显示装置及移位寄存器的驱动方法
技术领域：
本发明涉及一种移位寄存器、使用该移位寄存器的显示装置及移位寄存器的驱动 方法，尤其涉及仅具有NM0S或PM0S薄膜晶体管中的任一种晶体管的移位寄存器、使用该移 位寄存器的显示装置及移位寄存器的驱动方法。
背景技术：
近年来，以液晶显示装置为代表的平面显示装置由于薄、轻且功耗低，所以被用作 各种设备的显示装置。最近，为了实现更薄更轻而且低成本，提出了下述技术，该技术与以 往的非晶硅薄膜晶体管相比，使用电子迁移率较高的低温聚硅酮薄膜晶体管构成驱动电 路，将该驱动电路一体地形成在玻璃基板上。 —般，驱动电路采用组合了 NM0S晶体管和PM0S晶体管的CMOS (Complementary M0S)电路。但是，CMOS的制造工艺具有工序数量多、制造成本高的问题。作为解决该问题 的方法，提出了只由NM0S晶体管或PM0S晶体管中的任一种极性的晶体管构成的驱动电路。 在专利文献1中记载了只由PM0S晶体管构成的移位寄存器(专利文献1的图2)。专利文 献1的移位寄存器由PM0S晶体管Tl T8构成，是通过输入电源VDD、输入信号IN、时钟信 号Cl C3产生输出信号OUT的电路。 另外，对液晶显示装置的高分辨率化的要求日益强烈。这是因为通过提高分辨率， 一次能够显示的信息量增多，从而液晶显示装置的附加值提高。 显示装置的像素结构一般由显示红色的子像素、显示绿色的子像素和显示蓝色的 子像素构成，各子像素沿显示面的横方向排列。这种像素结构被称为纵向排列。另一方面， 也提出了沿显示面的纵方向排列的被称为横向排列的像素。在专利文献2中记载了横向排 列的像素结构(专利文献2的图2)。参照专利文献2的图2，像素110沿纵方向排列R、G、 B的子像素120。驱动各子像素120的扫描线311的扫描电路350，具有输出Yl-R、 Y1-G、 Yl-B Y320-R、Y320-G、Y320-B。液晶面板100的有效像素在横方向上是240、在纵方向上 是320，所以扫描电路350具有纵方向的像素数320的3倍的输出。 另外，在专利文献3中记载了有关横向排列的像素结构的其他技术(专利文献3 的图2和图3)。参照专利文献3的图2和图3，显示像素10沿水平方向被划分为左眼用和 右眼用的子像素，沿垂直方向被划分为R、 G、 B用的子像素。S卩，一个像素由6个子像素构 成。驱动显示像素10的栅极线驱动电路8具有Y(1) Y(1440)的输出。S卩，栅极线驱动 电路8具有纵方向的像素数480的3倍的输出。 另外，在专利文献4中记载了下述技术，该技术在能够进行部分显示的扫描线驱
动电路中，由数量较少的元件实现部分显示功能(专利文献4的图4)。 专利文献1 :日本特开2002-313093号公报(图2) 专利文献2 :日本特开2006-317566号公报(图2) 专利文献3 :日本特开2006-030512号公报(图2、图3) 专利文献4 :日本特开2008-140490号公报(图4)
下面的分析是由本发明者完成的。在根据上述专利文献记载的技术实现高精细或 具有横向排列结构的像素的显示装置时，存在以下的问题。 —般，期望像素的配置间距与构成扫描电路的移位寄存器的配置间距是相同长 度。这已经在传递从扫描电路输出的信号的电气布线的布局方面得到明确。伴随显示装置 的高分辨率化，像素的配置间距与移位寄存器的配置间距都变小。即，参照图21，伴随像素 21的配置间距的縮小，移位寄存器1的电路宽度L增大。在像素结构是横向排列结构时，移 位寄存器的配置间距是像素的配置间距的1/3，所以导致L增大。由于L增大，在显示装置 中产生配置有扫描电路的一侧的边框增大的问题，根据制作工艺的限制，也有可能产生不 能布置电路的问题。因此，根据上述专利文献记载的技术，在想要实现高精细或像素结构为 横向排列结构的显示装置时，很难同时实现窄间距化和窄边框化。 因此，在高精细或像素结构为横向排列结构的显示装置中，同时实现窄间距化和 窄边框化成为课题。

发明内容
本发明的第一方面的移位寄存器，具有第l输出电路，由第1时钟信号进行控制， 向第1输出信号线输出信号滞2输出电路，由相位与所述第1时钟信号不同的第2时钟信 号进行控制，向第2输出信号线输出信号；以及第1控制信号线和第2控制信号线，与所述 第1输出电路和所述第2输出电路连接。 本发明的第二方面的移位寄存器的驱动方法，是具有第l输出电路和第2输出电 路的移位寄存器的驱动方法，包括以下步骤通过第1时钟信号控制所述第1输出电路，从 而向第1输出信号线输出信号；通过相位与所述第1时钟信号不同的第2时钟信号控制所 述第2输出电路，从而向第2输出信号线输出信号；以及通过与所述第1输出电路及所述第 2输出电路连接的第1控制信号线及第2控制信号线，控制所述第1输出电路及所述第2输 出电路。 本发明的拓展方式的移位寄存器，优选的是，具有复位电路，由周期与所述第1时 钟信号和所述第2时钟信号相同的第3时钟信号激活，所述复位电路驱动所述第1控制信 号线，从而使所述第1输出电路和所述第2输出电路复位。 本发明的拓展方式的移位寄存器，优选的是，所述第1输出电路和所述第2输出电 路均具有第1晶体管和第2晶体管，所述第1输出电路中的所述第1晶体管的栅极与所述 第l控制信号线连接，第l端子与电源连接，第2端子与所述第l输出信号线连接，所述第1 输出电路中的所述第2晶体管的栅极与所述第2控制信号线连接，第1端子连接到与所述 第1时钟信号对应的信号线，第2端子与所述第l输出信号线连接，所述第2输出电路中的 所述第1晶体管的栅极与所述第1控制信号线连接，第1端子与所述电源连接，第2端子与 所述第2输出信号线连接，所述第2输出电路中的所述第2晶体管的栅极与所述第2控制 信号线连接，第1端子连接到与所述第2时钟信号对应的信号线，第2端子与所述第2输出 信号线连接。 本发明的拓展方式的移位寄存器，优选的是，所述复位电路在导通状态和非导通 状态之间切换所述第1输出电路和所述第2输出电路中的所述第1晶体管，从而使所述第 1输出电路和所述第2输出电路复位。
本发明的拓展方式的移位寄存器，优选的是，所述第1晶体管和所述第2晶体管均 是NM0S晶体管，或者均是PMOS晶体管。 本发明的拓展方式的显示装置，优选的是，具有排列有多个像素的像素阵列；和 扫描电路，由所述的移位寄存器激活所述多个像素。
本发明的拓展方式的显示装置，优选的是，所述扫描电路具有以前一级的所述第1
输出信号线或第2输出信号线为后一级的输入信号而级联连接有多个的所述移位寄存器，
通过所述各移位寄存器的第1输出信号线和第2输出信号线激活所述多个像素。 本发明的拓展方式的显示装置，优选的是，构成所述像素的子像素排列在所述扫
描电路的扫描方向上。 本发明的拓展方式的移位寄存器的驱动方法，优选的是，所述第1输出电路和所 述第2输出电路均具有第1晶体管和第2晶体管，所述第l输出电路中的所述第1晶体管 的栅极与所述第1控制信号线连接，第1端子与电源连接，第2端子与所述第1输出信号线 连接，所述第1输出电路中的所述第2晶体管的栅极与所述第2控制信号线连接，第1端子 连接到与所述第1时钟信号对应的信号线，第2端子与所述第1输出信号线连接，所述第2 输出电路中的所述第1晶体管的栅极与所述第1控制信号线连接，第1端子与所述电源连 接，第2端子与所述第2输出信号线连接，所述第2输出电路中的所述第2晶体管的栅极与 所述第2控制信号线连接，第1端子连接到与所述第2时钟信号对应的信号线，第2端子与 所述第2输出信号线连接。 本发明的拓展方式的移位寄存器的驱动方法，优选的是，包括以下步骤通过周期 与所述第1时钟信号及所述第2时钟信号相同的第3时钟信号驱动所述第1控制信号线， 在导通状态和非导通状态之间切换所述第1输出电路及所述第2输出电路中的所述第1晶体管。 本发明的拓展方式的移位寄存器的驱动方法，优选的是，包括以下步骤在第1时 钟期间，驱动所述第1控制信号线，将所述第1输出电路和所述第2输出电路中的所述第1 晶体管从导通/非导通状态切换为非导通/导通状态；在第2时钟期间，从所述第1输出电 路输出所述第1时钟信号；在第3时钟期间，从所述第2输出电路输出所述第2时钟信号； 以及在第N时钟期间，通过所述第3时钟信号驱动所述第1控制信号线，将所述第1输出电 路和所述第2输出电路中的所述第1晶体管从非导通/导通状态切换为导通/非导通状态， 其中N为4以上的整数。 本发明的拓展方式的移位寄存器的驱动方法，优选的是，所述第1时钟信号和所
述第2时钟信号的相位在所述第1时钟期间和所述第N时钟期间相同。 本发明的移位寄存器具有两个以上的输出电路，而且第1控制信号线和第2控制
信号线与全部输出电路共同连接。因此，能够共用控制这些输出电路的电路组，削减构成移
位寄存器的晶体管的总数，所以能够同时实现扫描电路的窄间距化和窄边框化。 本发明的移位寄存器具有两个以上的输出电路，由此能够由一个电路驱动多个栅
极总线。由此，在横向排列结构的显示装置中，能够同时实现窄间距化和窄边框化。 本发明的移位寄存器具有复位电路，其按照时钟信号的周期被激活，把第1控制
信号线连接到栅极的晶体管(第1晶体管)设定为非导通(OFF)状态，在把第1晶体管设
为导通(ON)状态的期间，把复位电路设为非激活状态。因此，在应该把第1晶体管设为导通状态的期间，由复位电路的动作防止第1晶体管处于截止状态。 本发明的移位寄存器能够仅由NM0S晶体管或PM0S晶体管构成。因此，能够低成 本地制造移位寄存器。 本发明的显示装置具有排列有多个像素的像素阵列、和激活像素的扫描电路，扫 描电路由本发明的移位寄存器构成。因此，能够实现具有高分辨率的像素的显示装置。
本发明的移位寄存器通过设定时钟信号的相位和相演化数，能够设定所具有的输 出电路的数量。


图1是表示本发明的实施方式的移位寄存器的部分结构的框图。 图2是表示第1实施例的显示装置的结构图。 图3是第1实施例的显示装置的剖视图。 图4是表示第1实施例的扫描电路的结构的框图。 图5是表示第1实施例的移位寄存器的结构的电路图。 图6是第1实施例的显示装置的像素部分的电路图。 图7是表示第1实施例的移位寄存器的动作的时序图。 图8是表示第2实施例的扫描电路的结构的框图。 图9是表示第2实施例的移位寄存器的结构的电路图。 图10是表示第2实施例的移位寄存器的动作的时序图。 图11是表示第3实施例的移位寄存器的结构的电路图。 图12是表示第3实施例的移位寄存器的其他结构的电路图。 图13是表示第3实施例的移位寄存器的动作的时序图。 图14是表示第4实施例的扫描电路的结构的框图。 图15是表示第4实施例的移位寄存器的结构的电路图。 图16是表示第4实施例的扫描电路的结构的框图。 图17是表示第4实施例的移位寄存器的结构的电路图。 图18是表示第4实施例的移位寄存器的动作的时序图。 图19是表示第5实施例的扫描电路的结构的框图。 图20是表示第5实施例的扫描电路的其他结构的框图。 图21是像素间距和电路宽度L的说明图。
具体实施例方式
以下，参照

本发明的实施方式的移位寄存器。图l是表示本发明的实施 方式的移位寄存器的部分结构的框图。参照图l，移位寄存器具有第1输出电路31、第2输 出电路32、第1控制信号线51和第2控制信号线52。 第1输出电路31由第1时钟信号CLK1进行控制，并向第1输出信号线41输出信 号。第2输出电路32由相位与第1时钟信号CLK1不同的第2时钟信号CLK2进行控制，并 向第2输出信号线42输出信号。第1控制信号线51和第2控制信号线52连接到第1输 出电路31和第2输出电路32。
[实施例1] [OO58][结构说明] 参照

本发明的第1实施例的移位寄存器。图2是本实施例的显示装置的 结构图。图3是本实施例的显示装置的剖视图。图4是表示本实施例的扫描电路的结构的 框图。图5是表示本实施例的移位寄存器的结构的电路图。图6是本实施例的显示装置的 像素部分的电路图。 参照图2，显示装置在由透明的玻璃基板构成的绝缘基板3上设有显示部4、扫描 电路2、栅极总线Gl、 G2、 G3、…、Gn-l、 Gn、源极IC 8、端子组9、数据总线10、相对基板14 和间隙控制部22。显示部4具有图6所示的多个像素。 图3是图2中的显示装置的A-A'剖视图。参照图3，液晶层15由绝缘基板3、相 对基板14和间隙控制部22夹持。 参照图4，扫描电路2具有多个移位寄存器1(SR1、SR2、SR3、…、SRn-l、SRn)和多 个布线组(CLK1、 CLK2、 CLK3、 CLK4和ST)。图4中的ST表示被输入起动信号的端子，与移 位寄存器1 (SR1)的IN(n-l)端子连接。栅极总线Gl G2n分别与扫描电路2的各移位寄 存器1的0UT1端子或0UT2端子连接。SR1的0UT2端子经由图4中的A与栅极总线G2和 SR2的IN(n-l)端子连接。 参照图5 (A)，本实施例的移位寄存器1具有NOMS晶体管Trl Tr8，还具有端子 IN(n-l)DRVl、DRV2、REF、0UTl、0UT2和VSS。其中，IN(n-l)端子接收起动信号ST(以下简 称为ST)或者来自相邻移位寄存器1的0UT2端子的信号。参照图4， DRV1、 DRV2和REF端 子接收时钟信号(以下简称为CLK)CLK1 CLK4中的任一信号。并且，通过移位寄存器1 动作，0UT1和0UT2端子输出高(High)电平或低(Low)电平的信号。VSS端子被施加与低 电平信号相同的固定电压。并且，节点A(第1控制信号线)与Tr5和Tr7的栅极连接。节 点B (第2控制信号线)与Tr6和Tr8的栅极连接。 图5 (B)表示本实施例的移位寄存器1的其他结构(即，采用PMOS晶体管的结构)。 本实施例的移位寄存器1的其他结构具有PMOS晶体管Trl Tr8，还具有端子IN(n-l)、 DRV1、DRV2、REF、0UT1、0UT2和VDD。其中，IN(n-l)端子接收起动信号ST或者来自相邻移 位寄存器1的0UT2端子的信号。参照图4， DRV1、 DRV2和REF端子接收时钟信号CLK1 CLK4中的任一信号。并且，通过移位寄存器1动作，0UT1和0UT2端子输出高电平或低电平 的信号，所连接的栅极总线Gi(i = 1 2n)被施加所输出的信号。VDD端子被施加与高电 平信号相同的固定电压。图5(B)中的节点A和节点B与图5(A)所示的节点A和节点B相 同。 参照图5，由Tr5和Tr6构成的输出电路(第1输出电路)以及由Tr7和Tr8构 成的输出电路(第2输出电路)设置在移位寄存器l中。节点A和节点B与这两个输出电 路共同连接。Tr6的源极或漏极端子与DRV1连接，Tr8的源极或漏极端子与DRV2连接。其 中，在DRV1和DRV2上连接与时钟信号CLK1 CLK4对应的布线中的不同布线。因此，由不 同的时钟信号控制的输出信号从一个移位寄存器1输出给0UT1端子和0UT2端子。根据这 种结构，与排列两个移位寄存器构成的以往的结构相比，能够大幅削减构成移位寄存器的 晶体管的个数。 参照图6(A)，像素具有开关晶体管13、液晶部11、保持电容12、数据总线1Q、栅极总线7和共用布线16。开关晶体管13由NM0S晶体管形成，在栅极连接栅极总线7，在源极连接数据总线IO，在漏极连接液晶部11和保持电容12的电极。保持电容12的另一个电极与共用布线16连接。并且，图6(B)表示把开关晶体管13设为PM0S晶体管时的像素的结构。 参照图2，源极IC 8接收从外部连接设备(未图示)经由端子组9输入的影像显示用数据信号，并提供给数据总线IO。源极IC 8是在绝缘基板3上C0G(Chip On Glass)安装晶体管电路芯片形成的，该晶体管电路芯片形成于和绝缘基板3不同的基板上。[OOSS][动作说明] 图7是表示本实施例的移位寄存器的动作的时序图。图7(A)是移位寄存器1为图5(A)所示结构时的时序图。首先，使用图7(A)说明本实施例的动作。
在图7(A)中的期间1， ST从低电平变为高电平。在移位寄存器1(SR1)中的IN(n-l)端子被施加ST的高电平时，Trl处于导通状态，所以节点A变为低电平。此时，由于Tr3也同时处于导通状态，所以节点B被设定为高电平(实际上是从高电平的电位下降了 Tr3的阈值电压量后的电压)。 在期间2，在ST变为低电平时，Trl和Tr3都处于截止状态。由于Tr3处于截止状态，所以节点B处于浮动(Floating)状态。在该状态下，在连接DRV1端子的CLK1从低电平变为高电平时，根据自举效应，节点B的电位上升到比高电平高的电位。因此，形成Tr6和Tr8的栅极被施加高电平以上的栅极电压的状态。此时，CLK1的高电平在没有电位下降的状态下经由Tr6输出给0UTl端子。在此，0UT1端子与栅极总线G1连接，所以G1的电位也变为高电平。 在期间3，在CLK1从高电平变为低电平时，0UT1端子也被设定为低电平。并且，CLK2从低电平变为高电平，由此节点B被设定为比高电平高的电位。因此，高电平在没有电位下降的状态下经由Tr8输出给0UT2端子。0UT2端子的信号与栅极总线G2连接，所以G2的电位也变为高电平。 在期间4，CLK3变为高电平。由于CLK3与REF端子连接，所以Tr2处于导通状态，节点A被设定为高电平(实际上是从高电平的电位下降Tr2的阈值电压量后的电压)。因此，Tr5和Tr7都处于导通状态，0UT1和0UT2端子变为低电平。另一方面，由于Tr4处于导通状态，所以节点B成为低电平。因此，Tr6和Tr8都处于截止状态，DRV1和DRV2端子分别与0UT1和0UT2端子电分离。 下面，说明移位寄存器1 (SR2)的动作。移位寄存器1 (SR1)在期间3输出的0UT2端子的信号被分支，经由图4中的A传送给移位寄存器1(SR2)的IN(n-l)。因此，在该时序，移位寄存器1 (SR2)的Trl和Tr3都处于导通状态，进行与前述移位寄存器1 (SR1)相同的动作。并且，在期间4， CLK3的高电平在没有电位下降的状态下输出给0UT1端子。0UT1端子与栅极总线G3连接，所以与前述G1和G2同样变为高电平。这样，移位寄存器1(SR2)以后的移位寄存器把前一段的0UT2的信号作为触发，进行栅极总线Gi(i = 1 2n)的驱动和向后一段移位寄存器1的传送。反复进行相同的动作直到移位寄存器1 (SRn)。
通过以上说明的移位寄存器1的动作，在栅极总线7变为高电平后，图2中的显示部4的像素组中与该栅极总线7连接的像素21内的开关晶体管13全部处于导通状态。另一方面，从外部连接设备(未图示)输出的影像信号经由端子组9和源极IC 8传送给数据总线10。在该状态下，从对应的数据总线IO传送过来的影像信号输入到前述被激活的像素组。各开关晶体管13把所输入的影像信号电压传送给保持电容12和液晶部11，由此控制光源(未图示)的透射率。这样，在1帧期间内选择全部栅极总线Gl Gn，将与连接到各栅极总线Gi (i = 1 n)上的像素对应的影像信号输入到各像素，由此能够在1帧期间内变更全部像素的显示状态。因此，显示部4能够在每1帧期间切换显示状态，由此发挥作为显示装置的作用。 以上说明了由NMOS晶体管形成的移位寄存器1和像素21的驱动方法。另一方面，在由PMOS晶体管构成移位寄存器时，PMOS晶体管在低电平信号时处于导通状态，在高电平时处于截止状态，所以成为图7(B)所示的动作。因此，虽然存在极性的不同，但基本动作与图5(A)所示的由NMOS晶体管构成的移位寄存器1的动作相同。并且，关于像素21的驱动，除了开关晶体管13在栅极总线7变为低电平时处于导通状态之外，基本动作与NMOS晶体管时相同。因此，在由PMOS晶体管构成时，本实施例的显示装置也能够发挥显示作用。
这样，本实施例的显示装置具有显示部4和扫描电路2，扫描电路2具有多个移位寄存器1。移位寄存器1具有由Tr5和Tr6或者Tr7和Tr8构成的两个输出电路，由此能够由一个电路驱动两个栅极总线Gi (i = 1 2n)。因此，能够把除输出电路之外的晶体管Trl tr4作为相对两个输出电路的共用电路，所以能够削减构成移位寄存器1的晶体管的数量。因此，伴随显示部4的高分辨率化，即使像素间距和图5中的移位寄存器1的纵向长度变短时，也能够避免显示装置的边框(相当于图5中的横向长度)增大的问题。
并且，本实施例的移位寄存器1能够在每1时钟周期把节点A设定为任意电位。在节点A，在由于Trl和Tr2的泄露电流和来自外部的噪声等产生电位变动，使得Tr4处于截止状态时，节点B成为浮动状态，与DRV1或DRV2端子连接的时钟信号变动，使得Tr6或Tr8处于导通状态，导致时钟信号输出给0UT1或0UT2端子。此时，将引发移位寄存器1在本来不应该输出的时序进行输出的错误动作。但是，如前面所述，由于在每1时钟周期把节点A设定为能够使Tr5和Tr7保持截止状态，所以能够防止因节点A的电位变动造成的电路的错误动作。
[实施例2]
[结构说明] 参照附图具体说明本发明的第2实施例。图8是表示本实施例的扫描电路的结构的框图。图9是表示本实施例的移位寄存器的结构的电路图。本实施例的显示装置与第l实施例(图2)相同。并且，图3所示的显示装置的剖视图也与第1实施例相同。
在本实施例中，图2中的扫描电路2的结构和构成扫描电路2的移位寄存器1的结构，与第l实施例不同。因此，参照图8和图9说明扫描电路2和移位寄存器1。参照图8，扫描电路2具有多个移位寄存器l(SRl、 SR2、…、SRn-l、 SRn)和布线组(CLK1、 CLK2、CLK3、 CLK4、 CLK5和ST)。栅极总线Gi (i = 1 3n)分别与扫描电路2的各移位寄存器1的0UT1、 0UT2和0UT3端子中的任一端子连接。从0UT1 0UT3端子输出的信号传送给连接有各端子的栅极总线Gi (i = 1 3n)。 参照图9 (A)，本实施例的移位寄存器1具有NM0S晶体管Trl Tr10，还具有端子IN(n-l) 、DRV1、DRV2、DRV3、REF、0UT1、0UT2、0UT3和VSS。与图5(A)所示的第1实施例的移位寄存器1不同点在于除DRV1和DRV2端子外，还具有DRV3端子；除0UT1和0UT2端子外，还具有0UT3端子。S卩，本实施例的移位寄存器l构成为由一个移位寄存器生成三个输出信号。其中，IN(n-l)端子接收起动信号ST或者从相邻移位寄存器1的0UT3端子输出的信号。参照图8， DRV1、 DRV2、 DRV3和REF端子接收时钟信号CLK1 CLK5中的任一信号。并且，通过移位寄存器1动作，0UT1、0UT2和0UT3端子输出高电平或低电平的信号，栅极总线Gi(i = i 3n)被施加所输出的信号。VSS端子被施加与低电平信号相同的固定电压。
另一方面，图9(B)表示本实施例的移位寄存器l的其他结构，具有PMOS晶体管。本实施例的移位寄存器1的其他结构具有PM0S晶体管Trl TrlO，还具有端子IN(n-l)、DRV1、DRV2、DRV3、REF、0UT1、0UT2、0UT3和VDD。 IN(n-l)端子接收从相邻移位寄存器1的0UT3端子输出的信号。DRV1、DRV2、DRV3和REF端子分别接收时钟信号CLK1 CLK5中的任一信号。并且，通过移位寄存器l动作，0UT2和0UT3端子输出高电平或低电平的信号，栅极总线Gi(i = 1 3n)被施加所输出的信号。VDD端子被施加与高电平信号相同的固定电压。 在本实施例中，采用一个移位寄存器具有三个输出电路的结构。但是，移位寄存器的输出电路的个数也可以是四个以上。该情况下，DRV端子和OUT端子与输出电路数量对应地增加。因此，通过增大对应的时钟信号的数量，能够由一个移位晶体管生成多个输出信号。[动作说明] 图10示出表示本实施例的动作的时序图。图10(A)是移位寄存器1为图9(A)所
示结构时的时序图。首先，参照图10(A)说明本实施例的移位寄存器1的动作。 在图10(A)中的期间1， ST从低电平变为高电平。在移位寄存器1(SR1)中的
IN(n-l)端子被施加ST的高电平时，Trl处于导通状态，所以节点A变为低电平。由于Tr3
也同时处于导通状态，所以节点B被设定为高电平(实际上是从高电平的电位下降Tr3的
阈值电压量后的电压)。 在期间2，在ST变为低电平时，Trl和Tr3都处于截止状态。由于Tr3处于截止状态，所以节点B处于浮动状态。在该状态下，在连接DRV1端子的CLK1从低电平变为高电平时，根据自举效应，节点B的电位上升到比高电平高的电位。因此，形成Tr6、Tr8和Tr10的栅极被施加高电平以上的栅极电压的状态。此时，CLK1的高电平在没有电位下降的状态下经由Tr6输出给0UTl端子。在此，0UT1端子与栅极总线G1连接，所以G1的电位也变为高电平。 然后，在期间3，在CLK1从高电平变为低电平时，0UT1端子和栅极总线Gl也被设定为低电平。并且，CLK2从低电平变为高电平，由此节点B被设定为比高电平高的电位。因此，CLK2的高电平在没有电位下降的状态下经由Tr8输出给0UT2端子。0UT2端子的信号与栅极总线G2连接，所以G2的电位也变为高电平。 然后，在期间4，在CLK2从高电平变为低电平时，0UT2端子和栅极总线G3也被设定为低电平。由于CLK3从低电平变为高电平，所以节点B被设定为比高电平高的电位。因此，高电平在没有电位下降的状态下经由Tr10输出给0UT3端子。0UT3端子的信号与栅极总线G3连接，所以G3的电位也变为高电平。 然后，在期间5，在CLK4从低电平变为高电平时，与REF端子连接的Tr2处于导通状态，节点A被设定为高电平(实际上是从高电平的电位下降Tr2的阈值电压量后的电压)。因此，Tr5、 Tr7和Tr9都处于导通状态，0UT1、 0UT2和0UT3端子分别端子变为低电平。另一方面，由于Tr4处于导通状态，所以节点B成为低电平。因此，Tr6、Tr8和TrlO都处于截止状态，DRV1、 DRV2和DRV3端子分别与0UT1和0UT2及0UT3端子电分离。
下面，说明移位寄存器1 (SR2)的动作。移位寄存器1 (SR1)在期间4输出的0UT3端子的信号被分支，经由图8中的A传送给移位寄存器1(SR2)的IN(n-l)端子。因此，移位寄存器1(SR2)的Trl和Tr3都处于导通状态，进行与前述移位寄存器l(SRl)相同的动作。并且，在期间5，CLK4的高电平在没有电位下降的状态下输出给0UT1端子。0UT1端子与栅极总线G4连接，所以与前述Gl、 G2和G3同样变为高电平。这样，移位寄存器1 (SR2)以后的移位寄存器把前一段的0UT3端子的信号作为触发，进行栅极总线Gi(i = 1 3n)的驱动和向后一段移位寄存器1的传送。反复进行相同的动作直到移位寄存器1 (SRn)。
通过以上说明的移位寄存器1的动作，在栅极总线7变为高电平后，图2中的显示部4的像素组中与该栅极总线7连接的像素21内的开关晶体管13全部处于导通状态。另一方面，从外部连接设备(未图示)输出的影像信号，经由端子组9和源极IC 8传送给数据总线10。在该状态下，从对应的数据总线IO传送过来的影像信号输入到被激活的像素组。各开关晶体管13把所输入的影像信号电压传送给保持电容12和液晶部11，由此控制光源(未图示)的透射率。这样，在1帧期间内选择全部栅极总线Gl Gn，将与连接到各栅极总线Gi(i = 1 n)上的像素对应的影像信号输入到各像素，由此能够在l帧期间内变更全部像素的显示状态。因此，显示部4能够在每1帧期间切换显示状态，由此发挥作为显示装置的作用。 以上说明了由NMOS晶体管形成的移位寄存器1和像素21的驱动方法。在由PMOS晶体管构成移位寄存器时，参照图IO(B)， PMOS晶体管在低电平信号时处于导通状态，在高电平信号时处于截止状态，所以虽然存在极性的不同，但基本动作与图9(A)所示的由NMOS晶体管构成的移位寄存器1的动作相同。并且，关于像素21的驱动，除了开关晶体管13在栅极总线7变为低电平时处于导通状态之外，基本动作与NM0S晶体管时相同。因此，在由PMOS晶体管构成时，本实施例的显示装置也能够发挥显示作用。 这样，本实施例在显示部4的旁边具有扫描电路2，扫描电路2具有多个移位寄存器1。移位寄存器1具有由Tr5和Tr6、Tr7和Tr8、或者Tr9和TrlO构成的三个输出电路，由此能够由一个电路驱动三个栅极总线Gi (i = 1 3n)。因此，能够把除输出电路之外的TFT(Trl tr4)作为共用电路，所以能够削减构成移位寄存器1的TFT的数量。本实施例的削减效果比第1实施例还大。因此，伴随显示部4的高分辨率化，即使像素间距和图9中的移位寄存器1的纵向长度变短时，也能够避免显示装置的边框(相当于图9中的横向长度)增大的问题。 并且，本实施例的移位寄存器l，与第1实施例同样在每1时钟周期把节点A设定为任意电位，所以能够抑制因晶体管的泄露和噪声等造成的电位变动。因此，能够提供防止因电位变动造成的电路的错误动作的扫描电路和使用该扫描电路的显示装置。
[实施例3][OO"][结构说明] 参照附图具体说明本发明的第3实施例。图11和图12示出表示本实施例的移位寄存器l的结构的电路图。本实施例的显示装置与第1实施例和第2实施例相同。并且，图3所示的显示装置的剖视图也与第1实施例和第2实施例相同。并且，图2中的扫描电 路2采用图4或图8所示的结构。本实施例中构成扫描电路2的移位寄存器1的结构与第 1实施例或第2实施例不同。因此，参照图11和图12说明移位寄存器的结构。
如图11 (A)所示，本实施例的移位寄存器1具有NM0S晶体管Trl Tr8和Trll、 Trl2，还具有端子IN(n-l) 、DRV1、DRV2、REF、0UT1、0UT2、VSS和VDD。本实施例的移位寄存 器1通过增加Trll和Trl2，把Tr6和Tr8的栅极电极与节点B分离。在此，把Tr6的栅极 电极设为节点Cl，把Tr8的栅极电极设为节点C2。 图11(B)表示本实施例的移位寄存器1的其他结构，表示由PM0S晶体管构成图 11(A)所示的移位寄存器。与图11(A)所示的结构同样增加了 Trll和Trl2，所以把Tr6的 栅极电极设为节点Cl，把Tr8的栅极电极设为节点C2，节点Cl及C2与节点B分离。
图11(C)构成为把图11(A)中的Trll和Trl2设为Trll。此时，节点B与Tr6和 Tr8的栅极电极分离，这一点与图11(A)相同。但是，把Tr6的栅极电极和Tr8的栅极电极 共同设为节点C，这一点与图11(A)不同。 图12(A)表示本实施例的移位寄存器1的其他结构，表示对图9(A)所示的移位寄 存器1增加了 Trll Trl3的结构。此时，把Tr6、 Tr8和TrlO的栅极电极分别设为节点 Cl C3，节点Cl C3与节点B分离。 并且，图12(B)表示本实施例的移位寄存器1的其他结构，表示由PM0S晶体管构
成图12(A)所示的移位寄存器。与图12(A)所示的结构同样增加了 Trll Trl3，所以把
Tr6、 Tr8和TrlO的栅极电极设为节点Cl C3，节点Cl C3与节点B分离。 图12(C)构成为把图12(A)中的Trll、 Trl2和Trl3设为Trll。此时，节点B与
Tr6、 Tr8和TrlO的栅极电极分离，这一点与图12(A)相同。但是，把Tr6的栅极电极、Tr8
的栅极电极和TrlO的栅极电极共同设为节点C，这一点与图12(A)不同。 图11(A) 图11(C)所示的移位寄存器1(SR)构成为由移位寄存器l产生两个输
出信号，所以适合于图4所示的扫描电路2。并且，图12(A) 图12(C)所示的移位寄存器
l(SR)构成为由移位寄存器1产生三个输出信号，所以适合于图8所示的扫描电路2。[动作说明] 图13是表示本实施例的移位寄存器的动作的时序图。本实施例的移位寄存器1 的动作与第1实施例和第2实施例中的移位寄存器的动作的不同之处是，节点B以及新增 加的节点C1、C2、节点Cl C3或节点C的电位状态。因此，说明这些不同之处。
图13(A)是移位寄存器l为图11(A)所示情况时的时序图。在期间1，Tr3处于导 通状态，所以节点B、节点C1和节点C2变为高电平。在期间2， Tr3处于截止状态，所以节 点B、节点Cl和节点C2处于浮动状态。在此，在CLK1变为高电平时，节点Cl根据自举效应 上升到比高电平高的电位。此时，CLK1的高电平经由Tr6传送给0UT1端子。
在期间3，在CLK2变为高电平时，节点C2根据自举效应上升到比高电平高的电位。 此时，CLK2的高电平经由Tr8传送给0UT2端子。本实施例1的移位寄存器1使节点B与 Tr6和Tr8的栅极电极分别通过Trll和Trl2分离，所以因在CLK1和CLK2分别变为高电 平时产生的自举效应引起的电位上升，不是在节点B，而是在节点Cl或节点C2产生的。此 时，配置在节点B和VDD之间的Tr4不会被施加电源电压(此处为高电平_低电平之间的 电压)以上的电压。因此，与第l实施例和第2实施例相比，Tr4的漏极应力被缓解。此外，节点CI和节点C2的电压根据自举效应增加为电源电压以上的电压的期间，与图7(A)中的 节点B相比分别变短。因此，施加给Tr6和Tr8的栅极电极的电压应力被缓解。
图13(B)是移位寄存器1为图11(B)所示情况时的时序图。如图13(B)所示，由 PMOS晶体管构成的移位寄存器1的动作，其极性与由NMOS晶体管构成的移位寄存器1不 同。S卩，图11(B)中的节点B、节点CI和节点C2的电位，其极性与图13(A)所示的情况相 反。在该情况下，节点B通过Trll和Trl2而分离，所以节点CI和节点C2分别根据自举效 应下降到比低电平低的电位。另一方面，节点B保持低电平(实际上是上升了Tr3的阈值量 的电位)。此时，配置在节点B和VSS之间的Tr4不会被施加电源电压(此处为高电平-低 电平之间的电压)以上的电压。因此，与第l实施例和第2实施例相比，Tr4的漏极应力被 缓解。并且，与图13(A)同样，施加给Tr6和Tr8的栅极电极的电压应力也被缓解。
图13(C)是移位寄存器l为图12(A)所示情况时的时序图。在期间1，Tr3处于导 通状态，所以节点B、节点Cl、节点C2和节点C3变为高电平。在期间2，Tr3处于截止状态。 因此，节点B、节点Cl、节点C2和节点C3处于浮动状态。在此，在CLK1变为高电平时，节点 Cl根据自举效应上升到比高电平高的电位。此时，CLK1的高电平经由Tr6传送给0UT1端 子。 在期间3，在CLK2变为高电平时，节点C2根据自举效应上升到比高电平高的电位。 此时，CLK2的高电平经由Tr8传送给0UT2端子。 另外，在期间4，在CLK3变为高电平时，节点C3根据自举效应上升到比高电平高的 电位。此时，CLK3的高电平经由TrlO传送给0UT3端子。 本实施例的移位寄存器1使节点B与Tr6、Tr8及TrlO的栅极电极分别通过Trll、 Trl2和Trl3分离。因此，因在CLK1、CLK2和CLK3分别变为高电平时产生的自举效应引起 的电位上升，不是在节点B产生，而是在节点Cl、节点C2或节点C3产生的。此时，配置在节 点B和VDD之间的Tr4不会被施加电源电压(此处为高电平_低电平之间的电压)以上的 电压。因此，与第1实施例和第2实施例相比，Tr4的漏极应力被缓解。并且，基于和图13 所示情况相同的理由，施加给Tr6、 Tr8和TrlO的栅极电极的电压应力也被缓解。
图13(D)是移位寄存器1为图12(B)所示情况时的时序图。参照图13(D)，由PM0S 晶体管构成的移位寄存器1的动作，其极性与由NM0S晶体管构成的移位寄存器1不同。艮卩， 图12(B)中的节点B、节点Cl、节点C2和节点C3的电位，其极性与图13(C)所示的情况相 反。在该情况下，节点B通过Trll、Tr12和Trl3分离。因此，节点Cl、节点C2和节点C3分 别根据自举效应下降到比低电平低的电位。另一方面，节点B保持低电平(实际上是上升了 Tr3的阈值量的电位)。此时，配置在节点B和VSS之间的Tr4不会被施加电源电压(此处 为高电平-低电平之间的电压)以上的电压。因此，与第1实施例和第2实施例相比，Tr4 的漏极应力被缓解。并且，根据与图13(A)相同的理由，施加给Tr6、 Tr8和TrlO的栅极电 极的电压应力也被缓解。 如以上说明的那样，本实施例不仅发挥在第1实施例和第2实施例中说明的效果， 也能够缓解构成移位寄存器1的晶体管的漏极间的电压、以及因栅极电压形成的应力。
[实施例4]
[结构说明] 参照附图具体说明本发明的第4实施例的结构。图14和图16是表示本实施例的扫描电路的结构的框图。图15和图17是表示本实施例的移位寄存器的结构的电路图。
本实施例的显示装置与第1实施例相同，具有图2所示的结构。并且，图3所示的 剖视图也与第1实施例相同。在本实施例中，图2中的扫描电路2和构成扫描电路2的移 位寄存器1的结构与第1实施例不同。因此，参照图14 图17说明它们的结构。
如图14所示，扫描电路2具有多个移位寄存器1(SR1、SR2、SR3、…、SRn-l、SRn) 和布线组(CLK1、CLK2、CLK3和ST)。栅极总线Gi (i = 1 2n)与扫描电路2的各移位寄存 器l的0UT1或0UT2端子中的任一端子连接。从0UT1端子或0UT2端子输出的信号传送给 所连接的栅极总线Gi (i = 1 2n)。与第1实施例相同，对一个移位寄存器1设置两个输 出信号端子(0UT1、 0UT2)。与第1实施例的不同之处是时钟信号包括CLK1、 CLK2和CLK3。
如图15(A)所示，本实施例的移位寄存器l具有NM0S晶体管Trl Tr8和Tr11 Trl3，还具有端子IN(n-l)、DRVl、DRV2、REF、0UTl、0UT2、VDD和VSS。与图5(A)所示的第1 实施例的移位寄存器1的不同之处是，增加了 Trll Trl3，并变更了 Tr2的布线连接。在 此，为了实现比例电路(Ratio Circuit)，需要使Trll的电流驱动能力大于Tr13。具体地 讲，优选使Trll的晶体管尺寸大于Tr13。其中，IN(n-l)端子被输入来自相邻移位寄存器 1的0UT2端子的信号。DRV1、 DRV2和REF端子接收CLK1 CLK3中的任一信号。并且，通 过移位寄存器1动作，0UT1和0UT2端子输出高电平或低电平的信号，栅极总线Gi (i = 1 2n)被施加该信号。最后，VDD和VSS端子分别被施加与高电平信号和低电平信号相同的固 定电压。 另一方面，图15(B)表示本实施例的移位寄存器1的其他结构，表示具有PMOS晶 体管的结构。本实施例的移位寄存器1的其他结构具有PMOS晶体管Trl Tr8和Trll Trl3，还具有端子IN(n-l) 、 DRV1、 DRV2、 REF、 0UT1、 0UT2、 VSS和VDD。 Trll和Trl3与图 15(A)同样优选使Trll的晶体管尺寸大于Tr13。其中，IN(n-l)端子接收来自相邻移位寄 存器1的0UT2端子的信号。DRV1、 DRV2和REF端子接收CLK1 CLK3中的任一信号。并 且，通过移位寄存器1动作，0UT1和0UT2端子输出高电平或低电平的信号，栅极总线Gi (i =1 2n)被施加所输出的信号。最后，VDD被施加与高电平信号相同的固定电压。
并且，图16表示本实施例的扫描电路2的其他结构。参照图16，扫描电路2具有 多个移位寄存器1(SR1、SR2、…、SRn-l、SRn)和布线组(CLK1、CLK2、CLK3、CLK4和ST)。栅 极总线Gi (i = 1 3n)与扫描电路2的各移位寄存器1的0UT1端子、0UT2端子或0UT3端 子中的任一端子连接。从0UT1端子、0UT2端子或0UT3端子输出的信号传送给所连接的栅 极总线Gi (i = 1 3n)。与第2实施例同样，对一个移位寄存器1设置三个输出信号端子 (0UT1、 0UT2、 0UT3)。与第2实施例的不同之处是时钟信号包括CLK1、 CLK2、 CLK3和CLK4。
参照图17(A)，本实施例的移位寄存器1具有NMOS晶体管Trl Trl3，还具有端 子IN(n-l) 、DRV1、DRV2、DRV3、REF、0UT1、0UT2、0UT3、VDD和VSS。与图9(A)所示的第2实 施例的移位寄存器1的不同之处是，增加了 Trll Trl3，并变更了 Tr2的布线连接。与图 15同样优选使Trll的晶体管尺寸大于Tr13。其中，IN(n-l)端子接收来自相邻移位寄存 器1的0UT3端子的信号。DRV1、DRV2、DRV3和REF端子分别接收CLK1 CLK4中的任一信 号。并且，通过移位寄存器1动作，0UT1、0UT2和0UT3端子输出高电平或低电平的信号，栅 极总线Gi(i = 1 3n)被施加所输出的信号。VDD和VSS分别被施加与高电平信号和低电 平信号相同的固定电压。
另一方面，图17(B)表示本实施例的移位寄存器1的其他结构，表示由PM0S晶体 管构成的情况。本实施例的移位寄存器l的其他结构具有PM0S晶体管Trl Trl3，还具 有端子IN(n-l)、DRVl、DRV2、DRV3、REF、0UTl、0UT2、0UT3、VDD和VSS。与图15和图17(A) 同样优选使Trll的晶体管尺寸大于Tr13。其中，IN(n-l)端子接收来自相邻移位寄存器1 的0UT3端子的信号。DRV1、 DRV2、 DRV3和REF端子分别接收CLK1 CLK4中的任一信号。 并且，通过移位寄存器1动作，0UT1、0UT2端子和0UT3端子输出高电平或低电平的信号，栅 极总线Gi(i = 1 3n)被施加所输出的信号。VDD和VSS分别被施加与高电平信号和低电 平信号相同的固定电压。
[动作说明] 参照图18(A) (D)说明本实施例的动作。首先，使用图18(A)说明图15(A)所 示的移位寄存器l的动作。 在期间l，ST从低电平变为高电平。在移位寄存器l(SRl)中的IN(n-l)端子被施 加ST的高电平时，Trl和Trll处于导通状态，所以节点A和节点C变为低电平。由于节点 C变为低电平，所以Trl2处于截止状态。并且，由于Tr3也同时处于导通状态，所以节点B 被设定为高电平(实际上是从高电平的电位下降Tr3的阈值电压量后的电压)。在期间1， 由于连接REF端子的CLK3从低电平变为高电平，所以Tr2处于导通状态。但是，如前面所 述，由于Trl2处于截止状态，所以VSS端子和节点A不会处于短路状态。
在期间2，在ST变为低电平时，Trl、Trll和Tr3都处于截止状态。由于Trll处于 截止状态，所以节点C变为高电平。因此，Trl2处于导通状态。另一方面，由于Tr3处于截 止状态，所以节点B处于浮动状态。在该状态下，在连接到DRV1端子的CLK1从低电平变为 高电平时，根据自举效应，节点B的电位上升到比高电平高的电位。此时，形成Tr6和Tr8 的栅极被施加高电平以上的栅极电压的状态。因此，CLK1的高电平在没有电位下降的状态 下经由Tr6输出给0UT1端子。在此，0UT1端子与栅极总线Gl连接，所以Gl的电位也变为 高电平。 然后，在期间3，在CLK1从高电平变为低电平时，0UT1端子也被设定为低电平。并 且，CLK2从低电平变为高电平，由此节点B被设定为比高电平高的电位。因此，高电平在没 有电位下降的状态下经由Tr8输出给0UT2端子。0UT2端子的信号与栅极总线G2连接，所 以G2的电位也变为高电平。 然后，在期间4，在CLK2从高电平变为低电平时，0UT2端子也被设定为低电平。在 此，与REF端子连接的CLK3变为高电平，所以Tr2处于导通状态。由于节点C是高电平，所 以Trl2也处于导通状态。因此，VDD端子与节点A经由Trl2和Tr2处于短路状态。此时， 节点A从低电平上升到高电平(实际上是下降Trl2和Tr2的阈值量后的电压)。因此，Tr5 和Tr7都处于导通状态，0UT1和0UT2端子分别保持低电平。另一方面，由于Tr4处于导通 状态，所以Tr6和Tr8都处于截止状态，DRV1和DRV2端子分别与0UT1和0UT2端子电分离。
图18(B)是表示图15(B)所示的移位寄存器1的动作的时序图。图15(B)所示的 移位寄存器1是把图15 (A)所示的移位寄存器1中的NM0S晶体管变更为PM0S晶体管而形 成的。因此，考虑到成为导通/截止状态的极性反转这一点，动作与图18(A)所示的时序图 相同。与DRV1端子连接的CLK1和与DRV2端子连接的CLK2的低电平分别传送给0UT1端 子和0UT2端子。在期间1，与REF端子连接的CLK3从高电平变为低电平，所以Tr2处于导通状态。但是，如上所述，由于Trl2处于截止状态，所以VDD端子和节点A不会成为短路状 态。 下面，参照图18(C)说明图17(A)所示的移位寄存器1的动作。在期间l，ST从低 电平变为高电平。在移位寄存器l(SRl)中的IN(n-l)端子被施加ST的高电平时，Trl和 Trll处于导通状态，节点A和VSS端子、以及节点C和VSS端子分别短路。因此，节点A和 节点C变为低电平。由于节点C变为低电平，所以Trl2处于截止状态。并且，由于Tr3也 同时处于导通状态，所以节点B被设定为高电平(实际上是从高电平的电位下降Tr3的阈 值电压量后的电压)。 在期间2，在ST变为低电平时，Trl、Trll和Tr3都处于截止状态。由于Trll处于 截止状态，所以节点C变为高电平。因此，Trl2处于导通状态。由于Tr3处于截止状态，所 以节点B处于浮动状态。在该状态下，在连接DRV1端子的CLK1从低电平变为高电平时，根 据自举效应，节点B的电位上升到比高电平高的电位。此时，形成Tr6和Tr8的栅极被施加 高电平以上的栅极电压的状态。因此，CLK1的高电平在没有电位下降的状态下经由Tr6输 出给0UT1端子。在此，0UT1端子与栅极总线G1连接，所以G1的电位也变为高电平。
然后，在期间3，在CLK1从高电平变为低电平时，0UT1端子也被设定为低电平。并 且，由于CLK2从低电平变为高电平，所以节点B被设定为比高电平高的电位。因此，高电平 在没有电位下降的状态下经由Tr8输出给0UT2端子。0UT2端子的信号与栅极总线G2连 接，所以G2的电位也变为高电平。 然后，在期间4，在CLK2从高电平变为低电平时，0UT2端子也被设定为低电平。并 且，由于CLK3从低电平变为高电平，所以节点B被设定为比高电平高的电位。因此，高电平 在没有电位下降的状态下经由TrlO输出给0UT3端子。0UT3端子的信号与栅极总线G3连 接，所以G3的电位也变为高电平。 在期间5，在CLK3从高电平变为低电平时，0UT3端子也被设定为低电平。在此， 与REF端子连接的CLK4变为高电平，所以Tr2处于导通状态。由于节点C是高电平，所以 Trl2也处于导通状态。因此，VDD端子与节点A经由Trl2和Tr2成为短路状态，节点A从 低电平上升到高电平(实际上是下降Trl2和Tr2的阈值量后的电压)。此时，Tr5、Tr7和 Tr9都处于导通状态，所以0UT1、 0UT2和0UT3端子分别与VSS短路，并保持低电平。另一 方面，由于Tr4处于导通状态，所以节点B与VSS短路。因此，Tr6、Tr8和Tr10都处于截止 状态，DRV1、 DRV2和DRV3端子分别与0UT1、 0UT2和0UT3端子电分离。
图18(D)是表示图17(B)所示的移位寄存器1的动作的时序图。图17(B)所示的 移位寄存器1是把图17 (A)所示的移位寄存器1中的NM0S晶体管变更为PM0S晶体管而形 成的。因此，考虑到成为导通/截止状态的极性反转这一点，其动作与图18(C)所示的时序 图相同。与DRV1连接的CLK1、与DRV2连接的CLK2、以及与DRV3连接的CLK3各自的低电 平传送给0UT1、 0UT2或0UT3端子。 如以上说明的那样，根据本实施例，能够由数量更少的时钟信号线实现具有第1 实施例或第2实施例示出的效果的扫描电路2。另外，在本实施例中，在移位寄存器l中，使 用输出给0UT1端子的CLK1之前一个相位的时钟信号(在移位寄存器1为图15所示情况 时指CLK3，在移位寄存器1为图17所示情况时指CLK4)，把节点A设定为VDD (移位寄存器 1为图15(A)和图17(A)所示的情况时)或者VSS(移位寄存器1为图15(B)和图17(B)所示的情况时)，所以与其他实施例相比能够获得抑制因节点A的电位变动造成电路错误动
作的结构。[实施例5][结构说明] 本实施例的显示装置与其他实施例相同，其结构与图2和图3所示的结构相同。并 且，移位寄存器l的结构可以沿用在其他实施例中说明的结构。在本实施例中，扫描电路2 的结构不同。因此，图19和图20示出本实施例的扫描电路的框图。 首先，使用图19说明本实施例的扫描电路的结构。扫描电路2具有多个移位寄存 器1(SR1、SR2、SR3、…、SRn-l、SRn)和布线组(CLK1、CLK2、CLK3、ST和REF)。其结构上与 其他实施例的不同之处是移位寄存器l的REF端子不是与时钟信号连接，而是与相邻移位 寄存器1的0UT1端子连接；从外部经由REF信号线向最终段的移位寄存器1 (SRn)的REF 端子提供信号。移位寄存器1的结构只要是由一个移位寄存器1驱动两个栅极总线Gl (i =1 2n)的结构即可，所以可以是第1实施例的图5所示的结构，也可以是第3实施例的 图11所示的结构，还可以是第4实施例的图15所示的结构。 下面，使用图20说明本实施例的扫描电路的其他结构。扫描电路2具有多个移位 寄存器1 (SR1、 SR2、…、SRn-l、 SRn)和布线组(CLK1、 CLK2、 CLK3、 CLK4、 ST和REF)。其结 构上与其他实施例的不同之处是与图19同样，移位寄存器1的REF端子不是与时钟信号 连接，而是与相邻移位寄存器1的0UT1端子连接；从外部经由REF信号线向最终段的移位 寄存器1 (SRn)的REF端子提供信号。移位寄存器1的结构只要是由一个移位寄存器1驱动 三个栅极总线G1 G3的结构即可，所以可以是第2实施例的图9(A) (B)所示的结构， 也可以是第3实施例的图12(A) (C)所示的结构，还可以是第4实施例的图17(A) (B)
所示的结构。[动作说明] 构成图19和图20所示的扫描电路2的移位寄存器1能够适用前面叙述的其他 实施例中的移位寄存器1的结构。此时，通过进行在这些实施例中说明的动作，从0UT1或 0UT2端子(或0UT3端子)生成输出信号。在本实施例中，移位寄存器1的REF端子不接收 时钟信号，而是接收来自相邻移位寄存器1的0UT1端子的输出信号，并通过接收到的接收 信号进行控制。但是，最终段的移位寄存器l(SRn)由于不存在合适的信号，所以需要输入 外部信号REF。 根据本实施例，能够提供一种扫描电路及具有该扫描电路的显示装置，在由一个
移位寄存器l驱动两个栅极总线Gi(i = 1 2n)时，由3相时钟进行控制，在由一个移位
寄存器1驱动三个栅极总线Gi (i = 1 3n)时，由4相时钟信号进行控制。 以上说明了第1实施例 第5实施例。在各实施例中示出的电路结构或驱动方法
只是一例，只要具有相同的功能、效果，则也可以是其他的电路结构或驱动方法。
权利要求
一种移位寄存器，其特征在于，具有第1输出电路，由第1时钟信号进行控制，向第1输出信号线输出信号；第2输出电路，由相位与所述第1时钟信号不同的第2时钟信号进行控制，向第2输出信号线输出信号；以及第1控制信号线和第2控制信号线，与所述第1输出电路和所述第2输出电路连接。
2. 根据权利要求l所述的移位寄存器，其特征在于，具有复位电路，由周期与所述第1时钟信号和所述第2时钟信号相同的第3时钟信号 激活，所述复位电路驱动所述第1控制信号线，从而使所述第1输出电路和所述第2输出电 路复位。
3. 根据权利要求1或2所述的移位寄存器，其特征在于，所述第1输出电路和所述第2输出电路均具有第1晶体管和第2晶体管，所述第1输出电路中的所述第1晶体管的栅极与所述第1控制信号线连接，第1端子 与电源连接，第2端子与所述第1输出信号线连接，所述第1输出电路中的所述第2晶体管的栅极与所述第2控制信号线连接，第1端子 连接到与所述第1时钟信号对应的信号线，第2端子与所述第1输出信号线连接，所述第2输出电路中的所述第1晶体管的栅极与所述第1控制信号线连接，第1端子 与所述电源连接，第2端子与所述第2输出信号线连接，所述第2输出电路中的所述第2晶体管的栅极与所述第2控制信号线连接，第1端子 连接到与所述第2时钟信号对应的信号线，第2端子与所述第2输出信号线连接。
4. 根据权利要求3所述的移位寄存器，其特征在于，所述复位电路在导通状态和非导通状态之间切换所述第1输出电路和所述第2输出电 路中的所述第1晶体管，从而使所述第1输出电路和所述第2输出电路复位。
5. 根据权利要求3所述的移位寄存器，其特征在于，所述第1晶体管和所述第2晶体管均是NMOS晶体管，或者均是PMOS晶体管。
6. —种显示装置，其特征在于，具有 排列有多个像素的像素阵列；禾口扫描电路，由权利要求1、2、4、5中任一项所述的移位寄存器激活所述多个像素。
7. 根据权利要求6所述的显示装置，其特征在于，所述扫描电路具有以前一级的所述第1输出信号线或第2输出信号线为后一级的输入 信号而级联连接有多个的所述移位寄存器，通过所述各移位寄存器的第1输出信号线和第 2输出信号线激活所述多个像素。
8. 根据权利要求6所述的显示装置，其特征在于， 构成所述像素的子像素排列在所述扫描电路的扫描方向上。
9. 一种移位寄存器的驱动方法，所述移位寄存器具有第1输出电路和第2输出电路，所 述移位寄存器的驱动方法的特征在于，包括以下步骤通过第1时钟信号控制所述第1输出电路，从而向第1输出信号线输出信号； 通过相位与所述第1时钟信号不同的第2时钟信号控制所述第2输出电路，从而向第 2输出信号线输出信号；以及通过与所述第1输出电路及所述第2输出电路连接的第1控制信号线及第2控制信号线，控制所述第1输出电路及所述第2输出电路。
10. 根据权利要求9所述的移位寄存器的驱动方法，其特征在于， 所述第1输出电路和所述第2输出电路均具有第1晶体管和第2晶体管，所述第1输出电路中的所述第1晶体管的栅极与所述第1控制信号线连接，第1端子 与电源连接，第2端子与所述第1输出信号线连接，所述第1输出电路中的所述第2晶体管的栅极与所述第2控制信号线连接，第1端子 连接到与所述第1时钟信号对应的信号线，第2端子与所述第1输出信号线连接，所述第2输出电路中的所述第1晶体管的栅极与所述第1控制信号线连接，第1端子 与所述电源连接，第2端子与所述第2输出信号线连接，所述第2输出电路中的所述第2晶体管的栅极与所述第2控制信号线连接，第1端子 连接到与所述第2时钟信号对应的信号线，第2端子与所述第2输出信号线连接。
11. 根据权利要求10所述的移位寄存器的驱动方法，其特征在于， 包括以下步骤通过周期与所述第1时钟信号及所述第2时钟信号相同的第3时钟信号驱动所述第1控制信号线，在导通状态和非导通状态之间切换所述第1输出电路及所述 第2输出电路中的所述第1晶体管。
12. 根据权利要求11所述的移位寄存器的驱动方法，其特征在于，包括以下步骤 在第1时钟期间，驱动所述第l控制信号线，将所述第l输出电路和所述第2输出电路中的所述第1晶体管从导通/非导通状态切换为非导通/导通状态； 在第2时钟期间，从所述第1输出电路输出所述第1时钟信号； 在第3时钟期间，从所述第2输出电路输出所述第2时钟信号；以及 在第N时钟期间，通过所述第3时钟信号驱动所述第1控制信号线，将所述第1输出电路和所述第2输出电路中的所述第1晶体管从非导通/导通状态切换为导通/非导通状态，其中N为4以上的整数。
13. 根据权利要求12所述的移位寄存器的驱动方法，其特征在于，所述第1时钟信号和所述第2时钟信号的相位在所述第1时钟期间和所述第N时钟期 间相同。
全文摘要
一种移位寄存器、显示装置及移位寄存器的驱动方法。在高精细或像素结构水平排列的显示装置中，实现窄间距化和窄边框化。显示装置的扫描电路中的移位寄存器，具有第1输出电路(31)、第2输出电路(32)、第1控制信号线(51)和第2控制信号线(52)。第1输出电路(31)由第1时钟信号(CLK1)控制，向第1输出信号线(41)输出信号。第2输出电路(32)由相位与第1时钟信号(CLK1)不同的第2时钟信号(CLK2)控制，向第2输出信号线(42)输出信号。第1控制信号线(51)和第2控制信号线(52)与第1输出电路(31)和第2输出电路(32)连接。
文档编号G11C19/00GK101719382SQ200910179029
公开日2010年6月2日 申请日期2009年10月9日 优先权日2008年10月8日
发明者音濑智彦 申请人:Nec液晶技术株式会社