非易失性存储器设备及其读取方法和存储器系统的制作方法

专利名称：非易失性存储器设备及其读取方法和存储器系统的制作方法
技术领域：
本发明思想的实施例总体上涉及半导体存储器设备，并且更具体地涉及非易失性存储器设备、用于非易失性存储器设备的读取方法和包含非易失性存储器设备的存储器系统。
背景技术：
可以根据当半导体存储器设备与电源断开时是否保留存储的数据，将半导体存储器设备大致划分为两个类别。这些类别包括易失性存储器设备，当与电源断开时，其丢失存储的数据；以及非易失性存储器设备，当与电源断开时，其保留存储的数据。易失性存储器设备的示例包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。非易失性存储器设备的示例包括只读存储器(ROM)、可编程只读存储器(PR0M)、电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器 (PRAM)、磁随机存取存储器(MRAM)、电阻型随机存取存储器(RRAM)和铁电随机存取存储器 (FRAM)。由于诸如相对高的存储容量、低功耗和抵挡物理冲击的能力之类的吸引人的特征，闪速存储器设备是尤其流行的非易失性存储器设备类型。鉴于这种持续的流行性，研究者不断地寻求改善闪速存储器设备的方式。例如，研究者不断地寻求改善读取操作和写入操作的速度和精度以及存储容量的方式。

发明内容
根据本发明思想的一个实施例，一种读取非易失性存储器设备的方法，包括接收读取命令；接收地址；检测读取使能信号的跃迁(transition)；基于所述读取使能信号的跃迁来生成选通信号；读取与所接收的地址对应的数据；以及在所述选通信号来回切换 (toggle)预定次数后输出所读取的数据。根据本发明思想的另一个实施例，一种非易失性存储器设备，包括存储器单元阵列；地址解码器，其响应于所接收的地址来选择所述存储器单元阵列的字线；时钟生成器， 其基于读取使能信号来生成时钟；读取和写入电路，其从所述存储器单元阵列读取与所接收的地址对应的数据，并且响应于所述时钟来传送所读取的数据；以及输入/输出驱动器， 其响应于所述读取使能信号来输出选通信号，并且输出从所述读取和写入电路传送的所读取的数据。在所述选通信号来回切换预定次数后，输出所读取的数据。根据本发明思想的又一个实施例，一种存储器系统，包括非易失性存储器设备；以及控制器，其被配置成控制所述非易失性存储器设备。所述非易失性存储器设备包括 存储器单元阵列；地址解码器，其响应于所接收的地址来选择所述存储器单元阵列的字线； 时钟生成器，其基于读取使能信号来生成时钟；读取和写入电路，其从所述存储器单元阵列读取与所接收的地址对应的数据，并且响应于所述时钟来传送所读取的数据；以及输入/ 输出驱动器，其响应于读取使能信号来输出选通信号，并且输出从所述读取和写入电路传送的所读取的数据。在所述选通信号来回切换预定次数后，输出所读取的数据。本发明思想的这些和其他实施例可以通过在选通信号稳定后将输入/输出信号输出来改善非易失性存储器设备的可靠性。


附示本发明思想的所选实施例。在附图中，相同的附图标号指示相同的特征。图1是根据本发明思想的第一实施例的非易失性存储器设备的框图。图2是图示根据本发明思想的实施例的、在非易失性存储器设备中执行读取操作的方法的流程图。图3是图示根据本发明思想的实施例的、从图1的非易失性存储器设备输出读取的数据的方法的流程图。图4是根据本发明思想的实施例的、在图1中图示的时钟生成器的框图。图5是根据本发明思想的实施例的、在图4中图示的时钟控制器的框图。图6是根据本发明思想的实施例的、在图4中图示的时钟生成电路的框图。图7是根据本发明思想的实施例的、用于描述图1的非易失性存储器设备的操作的第一时序图。图8是根据本发明思想的实施例的、用于描述图1的非易失性存储器设备的操作的第二时序图。图9是根据本发明思想的实施例的、用于描述图1的非易失性存储器设备的操作的第三时序图。图10是根据本发明思想的实施例的、用于描述具有第一延时选项的图1的非易失性存储器设备的读取操作的时序图。图11是根据本发明思想的实施例的、用于描述具有第二延时选项的图1的非易失性存储器设备的读取操作的时序图。图12是根据本发明思想的实施例的、用于描述具有第三延时选项的图1的非易失性存储器设备的读取操作的时序图。图13是根据本发明思想的实施例的、用于描述具有第四延时选项的图1的非易失性存储器设备的读取操作的时序图。图14是根据本发明思想的实施例的、图6的第一解码单元和第二解码单元的框图。图15是根据本发明思想的第二实施例的非易失性存储器设备的框图。图16是图示根据本发明思想的实施例的在图15的非易失性存储器设备中执行读取操作的方法的流程图。图17是根据本发明思想的实施例的用于描述具有延时选项的图15的非易失性存储器设备的读取操作的时序图。图18是根据本发明思想的实施例的存储器系统的框图。图19是根据本发明思想的另一个实施例的存储器系统的框图。图20是根据本发明思想的实施例的包含图19的存储器系统的计算系统的框图。
具体实施例方式下面参考附图来描述本发明思想的实施例。这些实施例被呈现为教导示例，并且不应当被解释为限制本发明思想的范围。在随后的说明中，术语第一、第二、第三等用于描述各种特征，但是所描述的特征应当不被这些术语限制。而是，这些术语仅用于在不同的特征之间进行区分。因此，在不偏离本发明思想的教导的情况下，第一特征可以被称为第二特征。为了容易说明，在此可以使用诸如“之下”、“下面”、“下”、“之上”和“上”之类的空间相对术语来描述图中所图示的一个特征与另一个特征的关系。空间相对术语意欲除了涵盖在附图中描绘的方位之外，还涵盖在使用中或操作中的设备的不同方位。例如，如果在附图中的设备被翻转，则被描述为在其他特征“下面”或“之下”或“下”的特征将被定位为在该其他特征“之上”。因此，术语“下面”和“下”可以涵盖上和下两者的方位。设备可以以其他方式定位(旋转90度或在其他方位)，并且按此解释在此使用的空间相对描述符。另夕卜，在特征被称为在两个特征“之间”的情况下，它可以是在该两个特征之间的唯一特征，或也可以存在一个或多个中间特征。在此使用的术语仅用于描述特定实施例的目的，并且不意欲限制本发明思想。在此使用的单数形式“一”和“该”意欲也涵盖复数形式，除非上下文清楚地另外指示。术语 “包括”指明所述特征的存在，但是不排除一个或多个另外的特征的存在或添加。在此使用的术语“和/或”指示一个或多个相关联的列出项目的任何和全部组合。当一个特征被称为在另一个特征“之上”、“连接到”另一个特征、“耦合到”另一个特征或与另一个特征“相邻”时，它可以直接地在该另一个特征之上、连接到该另一个特征、 耦合到该另一个特征或与该另一个特征相邻，或者可以存在中间的特征。相反，当一个特征被称为“直接在”另一个特征“之上”、“直接连接到”另一个特征、“直接耦合到”另一个特征或“直接地与”另一个特征“相邻”时，不存在中间的特征。除非另外定义，在此使用的所有术语(包括科技术语)具有与本领域内的普通技术人员所通常理解的相同的含义。诸如在通常使用的词典中定义的那些的术语应当被解释为具有与它们在相关领域和/或本说明书的背景下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非在此明确地如此定义。术语“芯片使能信号”用于指的是“芯片使能信号”CE或“反相芯片使能信号”/CE。 芯片使能信号/CE被定义为在选择了芯片的情况下所激活的信号。例如，激活的芯片使能信号/CE可以具有第一电平，并且，禁用的芯片使能信号/CE可以具有第二电平。术语“读取使能信号”用于指的是“读取使能信号”RE和“反相读取使能信号”/RE。 读取使能信号/RE被定义为在读取操作中激活的信号。例如，激活的读取使能信号/RE可以具有反复地跃迁的电平，并且未激活的读取使能信号/RE可以具有固定电平。下面参考闪速存储器设备来描述本发明思想的某些实施例。然而，本发明思想不限于闪速存储器设备，并且可以用其他类型的存储器来实现，仅列出几个，该其他类型的存储器例如是 MRAM、FRAM、PRAM、ROM、PROM, EPROM 和 EEI^ROM。图1是根据本发明思想的第一实施例的非易失性存储器设备的框图。参考图1，非易失性存储器设备100包括存储器单元阵列110、地址解码器120、第一至第四读取和写入电路131至134、时钟生成器140、组合逻辑150、解复用器160、输入/ 输出驱动器170、程序电路180和控制逻辑190。存储器单元阵列110包括第一至第四子阵列111至114，其中每一个子阵列包括多个存储器单元。该多个存储器单元经由字线WL与地址解码器120连接，并且经由位线BL 与第一至第四读取和写入电路131至134连接。存储器单元阵列110不限于由第一至第四子阵列111至114形成。例如，有可能用一个或多个子阵列来形成存储器单元阵列110。可以以二维OD)阵列结构或三维(3D)阵列结构来布置存储器单元。在题目为“SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS” 的美国公布 No. 2008-0023747 以及题目为 “SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE”的美国公布 No. 2008-00847 中公开了 3D 阵列结构的示例，通过引用的方式将这些美国公布的相应公开整体包含在此。地址解码器120经由字线WL与第一至第四子阵列111至114连接。地址解码器 120接收地址ADDR，并且从所接收的地址ADDR来解码行地址和列地址。地址解码器120使用所解码的行地址来选择字线，并且将解码的列地址DCA传送到第一至第四读取和写入电路131至134。地址解码器120可以包括例如行解码器、列解码器或地址缓冲器。第一至第四读取和写入电路131至134经由位线BL连接到第一至第四子阵列111 至114。更具体地，第一读取和写入电路131连接到第一子阵列111，第二读取和写入电路 132连接到第二子阵列112，第三读取和写入电路133连接到第三子阵列113，并且第四读取和写入电路134连接到第四子阵列114。第一至第四读取和写入电路131至134经由第一和第二数据路径DATAl和DATA2 与解复用器160连接。第一和第二读取和写入电路131和132经由第一数据路径DATAl连接到解复用器160，并且第三和第四读取和写入电路133和134经由第二数据路径DATA2连接到解复用器160。第一和第二读取和写入电路131和132被配置成从第一和第二子阵列111和112 读取与地址ADDR对应的数据，并且然后，响应于第一时钟CLKl向解复用器160传送所读取的数据。第一和第二读取和写入电路131和132通常包括与第一数据路径DATAl连接的数据锁存器(未示出)，并且它们被配置成在数据锁存器(未示出)中存储所读取的数据。数据锁存器(未示出)被配置成响应于第一时钟CLKl来存储数据。第三和第四读取和写入电路133和134被配置成从第三和第四子阵列113和114 读取与地址ADDR对应的数据，并且然后，响应于第二时钟CLK2向解复用器160传送所读取的数据。第三和第四读取和写入电路133和134通常包括与第二数据路径DATA2连接的数据锁存器(未示出)，并且它们被配置成在数据锁存器(未示出)中存储所读取的数据。数据锁存器(未示出)被配置成响应于第二时钟CLK2来存储数据。第一至第四读取和写入电路131至134可以将数据写入第一至第四子阵列111至 114中，并且它们也可以从第一至第四子阵列111至114读取数据，并且然后在回写式操作中将所读取的数据写回第一至第四子阵列111至114内。时钟生成器140从外部设备接收芯片使能信号/CE和读取使能信号/RE，并且它从程序电路180接收延时选项L0。时钟生成器140基于芯片使能信号/CE、读取使能信号 /RE和延时选项LO来生成第一时钟CLKl和第二时钟CLK2。第一时钟CLKl被发送到第一和第二读取和写入电路131和132和组合逻辑150。 第二时钟CLK2被发送到第三和第四读取和写入电路133和134。第二时钟CLK2是第一时钟CLKl的反相版本。第一和第二时钟CLKl和CLK2具有比读取使能信号/RE来回切换的持续时间长的周期。例如，第一和第二时钟CLKl和CLK2 可以具有读取使能信号/RE来回切换的持续时间的两倍的周期。组合逻辑150从外部设备接收读取使能信号/RE，并且它从时钟生成器140接收第一时钟CLKl。组合逻辑150基于读取使能信号/RE和第一时钟CLKl来生成第一至第四选择信号SELl至SEL4和选通就绪信号IN_DQS。组合逻辑150从程序电路180接收延时选项 L0,并且基于延时选项LO来生成第一至第四选择信号SELl至SEL4。组合逻辑150交替地禁用或激活第一至第四选择信号SELl至SEL4的全部。组合逻辑150用与读取使能信号/RE相同的波形来生成选通就绪信号IN_DQS。解复用器160经由第一和第二数据路径DATAl和DATA2来与第一至第四读取和写入电路131至134连接。解复用器160从组合逻辑150接收第一至第四选择信号SELl至 SEL4，并且它响应于第一至第四选择信号SELl至SEL4来将第一至第四选择信号SELl至 SEL4中的任何一个连接到输入/输出驱动器170。更具体地，解复用器160响应于第一选择信号SELl将第一读取和写入电路131连接到输入/输出驱动器170，它响应于第二选择信号SEL2将第二读取和写入电路132连接到输入/输出驱动器170，它响应于第三选择信号SEL3将第三读取和写入电路133连接到输入/输出驱动器170，并且它响应于第四选择信号SEL4将第四读取和写入电路134连接到输入/输出驱动器170。输入/输出驱动器170与外部设备交换选通信号DQS和输入/输出信号DQ，并且它与解复用器160交换数据。在写入操作中，输入/输出驱动器170经由解复用器160向第一至第四读取和写入电路131至134传送从外部设备接收到的输入/输出信号DQ。在读取操作中，输入/输出驱动器170向外部设备输出经由解复用器160从第一至第四读取和写入电路131至134接收到的数据来作为输入/输出信号DQ。在读取操作中，输入/输出驱动器170从组合逻辑150接收选通就绪信号IN_DQS。 输入/输出驱动器170响应于选通就绪信号IN_DQS来向外部设备输出选通信号DQS。选通信号DQS具有与选通就绪信号IN_DQS相同的波形，并且是延迟了预定时间的信号。程序电路180存储延时选项L0，并且向时钟生成器140提供延时选项L0。延时选项LO包括用于控制第一和第二时钟CLKl和CLK2的时序的信息。通常，延时选项LO基于选通信号DQS或读取使能信号/RE来确定第一和第二时钟CLKl和CLK2的时序。例如，延时选项LO可以确定在读取使能信号/RE的激活后生成开始预定数量的周期的第一和第二时钟信号CLKl和CLK2。程序电路180包括能够存储数据的电路。例如，程序电路180可以被编程为模式寄存器设置(MRQ或特征设置命令。程序电路180通常包括激光熔线、电熔线和非易失性存储器单元中的至少一个。
控制逻辑190控制非易失性存储器设备100的操作。例如，控制逻辑190可以控制元件111至114、120、131至134和140至180的操作。控制逻辑190响应于从外部设备接收到的控制信号CTRL来操作。虽然在图1中未示出，但是控制逻辑190可以进一步接收芯片使能信号/CE和读取使能信号/RE。图2是图示根据本发明思想的实施例的、在非易失性存储器设备100中执行读取操作的方法的流程图。在下面的描述中，通过括号来指示示例方法的步骤，以将它们与示例系统或设备特征相区别。参考图2，非易失性存储器设备100接收读取命令(S110)。例如，可以以控制信号 CTRL的形式来向控制逻辑190发送读取命令。然后，响应于所接收的读取命令，控制逻辑 190可以控制第一至第四子阵列111至114、地址解码器120、第一至第四读取和写入电路 131至134、时钟生成器140、组合逻辑150、解复用器160、输入/输出驱动器170和程序电路 180。接下来，非易失性存储器设备100接收地址ADDR(S120)。地址ADDR被发送到地址解码器120，地址解码器120解码所接收的地址ADDR。虽然依次示出了步骤SllO和S120。 但是可以逆序或同时地执行这些步骤。另外，可以以各种替代次序来接收多个读取命令和地址。接下来，基于读取使能信号/RE的跃迁来生成选通信号DQS(S130)。例如，组合逻辑150可以响应于来回切换的读取使能信号/RE来生成选通就绪信号IN_DQS，选通就绪信号IN_DQS具有与来回切换的读取使能信号/RE相同的波形，并且被延迟了预定时间。在一些示例中，选通就绪信号IN_DQS被延迟了读取使能信号/RE的周期的一半。在其他示例中， 选通就绪信号IN_DQS与读取使能信号/RE同步。输入/输出驱动器170基于选通就绪信号IN_DQS来生成选通信号DQS。其后，非易失性存储器设备100从与地址ADDR对应的位置输出读取的数据 (S140)。例如，第一至第四读取和写入电路131至134从第一至第四子阵列111至114读取与所接收的地址ADDR对应的数据。在选通信号DQS跃迁预定次数后，向外部设备传送所读取的数据(S150)。例如，在选通信号DQS跃迁预定次数后，第一至第四读取和写入电路131至134可以向解复用器160 传送所读取的数据。解复用器160选择性地将第一至第四读取和写入电路131至134连接到输入/输出驱动器170。输入/输出驱动器170将从第一至第四读取和写入电路131至 134传送的数据输出作为输入/输出信号DQ。图3是图示根据本发明思想的实施例的、从非易失性存储器设备100输出读取的数据的方法的流程图。图3的方法对应于图2的步骤S150。参考图3，基于来回切换的读取使能信号/RE和延时选项LO来生成延迟时钟 (S210)。时钟生成器140在检测到读取使能信号/RE的跃迁并且读取使能信号/RE来回切换与延时选项LO对应的次数后，生成第一和第二时钟CLKl和CLK2。第一和第二时钟CLKl 和CLK2可以与来回切换的读取使能信号/RE的上升沿和下降沿中的任何一个同步。接下来，根据所延迟的时钟，开始输出与所接收的列地址对应的数据(S220)。也就是，第一至第四读取和写入电路131至134响应于第一和第二时钟CLKl和CLK2来向解复用器160传送读取的数据。解复用器160向输入/输出驱动器170发送从第一至第四读取和写入电路131至134提供的数据。也就是，可以基于选通信号DQS、响应于被延迟了预定时间的第一和第二时钟CLKl和CLK2，将由第一至第四读取和写入电路131至134读取的数据提供到外部设备。因此，基于选通信号DQS在预定时钟周期后向外部设备提供读取的数据。图4是根据本发明思想的实施例的图1的时钟生成器140的框图。参考图4，时钟生成器140包括时钟控制器141和时钟生成电路143。时钟控制器 141接收芯片使能信号/CE和读取使能信号/RE，并且响应于芯片使能信号/CE和读取使能信号/RE来生成上升掩码(mask)信号MASK_R和下降掩码信号MASK_F。与来回切换的读取使能信号/RE的上升沿同步地激活上升掩码信号MASK_R。例如，可以与来回切换的读取使能信号/RE的第一至第m上升沿同步地激活上升掩码信号 MASK_R。一个或多个上升掩码信号MASK_R也可以更长持续时间地保持在活动状态中。与来回切换的读取使能信号/RE的下降沿同步地激活下降掩码信号MASK_F。例如，可以与来回切换的读取使能信号/RE的第一至第m下降沿同步地激活下降掩码信号 MASK_F。一个或多个下降掩码信号MASK_F也可以更长持续时间地保持在活动状态中。时钟生成电路143接收延时选项L0、读取使能信号/RE、上升掩码信号MASK_R和下降掩码信号MASK_F。时钟生成电路143响应于被来回切换的读取使能信号/RE来生成第一时钟CLKl和第二时钟CLK2。响应于上升和下降掩码信号MASK_R和MASK_F中的一个来确定第一时钟CLKl的时序。第二时钟CLK2是第一时钟CLKl的反相版本。图5是根据本发明思想的实施例的在图4中所示的时钟控制器141的框图。参考图5，时钟控制器141包括上升触发器DFF_R1至DFF_Rm以及下降触发器DFF_ Fl至DFF_Fm。上升触发器DFF_R1至DFF_Rm串联连接。具体地说，第(k_l)个上升触发器 DFF_R(k-l) (1 < k < m+1)的输出节点Q与第k个上升触发器DFF_Rk的输入节点D连接。第k个上升触发器DFF_Rk的输出节点Q上的信号被提供为第(k+Ι)个上升掩码信号MASK_R(k+l)。第一上升触发器DFF_R1的输入节点D与电源电压VCC连接。上升触发器DFF_R1的输入节点D上的信号被提供为第一上升掩码信号MASK_R1。也就是，第一上升触发器DFF_R1的输入节点D上的信号和上升触发器DFF_R1至DFF_Rm的输出节点Q上的信号被提供为第一至第η上升掩码信号MASK_R1至MASK_Rn (η > m)。上升触发器DFF_R1至DFF_Rm响应于读取使能信号/RE来操作。上升触发器DFF_ Rl至DFF_Rm与被来回切换的读取使能信号/RE的上升沿同步地操作。在来回切换的读取使能信号/RE的第一上升沿处，第一上升触发器DFF_R1的输入节点D上的信号被传送到其输出节点Q。也就是，在来回切换的读取使能信号/RE的第一上升沿处，电源电压VCC被发送到第一上升触发器DFF_R1的输出节点Q。在来回切换的读取使能信号/RE的第二上升沿处，第二上升触发器DFF_R2的输入节点D上的信号被传送到其输出节点Q。也就是，在来回切换的读取使能信号/RE的第二上升沿处，电源电压VCC被发送到第二上升触发器DFF_R2的输出节点Q。同样，在来回切换的读取使能信号/RE的第k上升沿处，电源电压VCC被发送到第 k上升触发器DFF_Rk的输出节点Q。也就是，第一上升掩码信号MASK_R1总是处于活动状态中，并且第k上升掩码信号MASK_Rk在被来回切换的读取使能信号/RE的第(k+Ι)个上升沿处被激活。
响应于芯片使能信号/CE而激活的复位信号nRST使上升触发器DFF_R1至DFF_Rm 复位。例如，可以在激活芯片使能信号/CE的情况下同时地激活复位信号nRST。替代地，可以在激活芯片使能信号/CE后激活复位信号nRST。也就是，在结束读取操作后而执行后面的读取操作的情况下，上升掩码信号MASK_R2至MASK_Rn是被禁用的。时钟控制器141响应于芯片使能信号/CE来生成复位信号nRST。下降触发器DFF_F1至DFF_Fm串联连接。第(k_l)个下降触发器DFF_F(k_l)的输出节点Q与第k个下降触发器DFF_Fk的输入节点D连接。下降触发器DFF_F1至DFF_Fm被配置成响应于读取使能信号/RE的反相版本来操作。下降触发器DFF_F1至DFF_Fm通常与来回切换的读取使能信号/RE的下降沿同步地操作。下降触发器DFF_F1至DFF_Fm与上升触发器DFF_R1至DFF_Rm相同地操作，不同之处在于它们响应于读取使能信号/RE的反相版本而操作。也就是，第一下降掩码信号MASK_ Fl总是处于活动状态中。与来回切换的读取使能信号/RE的第(k-Ι)个下降沿同步地激活第k个下降掩码信号MASK_Fk。在结束读取操作后而执行后面的读取操作的情况下，下降掩码信号MASK_F2至MASK_Fn是禁用的。图6是根据本发明思想的实施例的在图4中图示的时钟生成电路143的框图。参考图6，时钟生成电路143包括第一至第三解码单元DUl至DU3、第一和第二解码器145和147以及第一和第二触发器146和148。在下面的描述中，根据第一至第η上升掩码信号MASK_R1至MASK_Rn生成的时钟被称为第一至第η上升时钟CLK_R1至CLK_Rn，并且根据第一至第η下降掩码信号MASK_F1至MASK_Fn生成的时钟被称为第一至第η下降时钟 CLK_F1 至 CLK_Fn。第一解码单元DUl接收第一至第n上升掩码信号MASK_R1至MASKJ^n。第一解码单元DUl响应于延时选项LO来选择第一至第η上升掩码信号MASK_R1至MASK_Rn中的一个。选择的掩码信号被传送到第一解码器145来作为上升掩码信号MASK_R。第二解码单元DU2接收第一至第n下降掩码信号MASK_F1至MASKJn。第二解码单元DU2响应于延时选项LO来选择第一至第η下降掩码信号MASK_F1至MASK_Fn中的一个。选择的掩码信号被传送到第二解码器147来作为下降掩码信号MASK_F。第一解码器145响应于上升掩码信号MASK_R来操作。第一解码器145可以响应于上升掩码信号MASK_R1至MASK_Rn中的任何一个来操作。在激活上升掩码信号MASK_R 的情况下，第一解码器145将第一触发器146的输出节点Q与其输入节点D连接。在禁用上升掩码信号MASK_R的情况下，第一解码器145将第一触发器146的反相输出节点nQ与其输入节点D连接。第一触发器146的输入节点D连接到第一解码器145，并且它响应于读取使能信号 /RE来操作。第一触发器146的输出节点Q和nQ与第一解码器145连接。第一触发器146 的输出节点Q上的信号被用作上升时钟CLK_R。第二解码器147响应于下降掩码信号MASK_F来操作。第二解码器147可以响应于下降掩码信号MASK_F1至MASK_Fn中的任何一个来操作。在下降掩码信号MASK_F是激活的情况下，第二解码器147将第二触发器148的输出节点Q与其输入节点D连接。在下降掩码信号禁用的情况下，第二解码器147将第二触发器148的反相输出节点nQ与其输入节点D连接。第二触发器148的输入节点D连接到第二解码器147，并且它响应于读取使能信号 /RE的反相版本来操作。第二触发器148的输出节点Q和nQ与第二解码器147连接。第二触发器148的输出节点Q上的信号被用作下降时钟CLK_F。第三解码单元DU3接收上升时钟CLK_R和下降时钟CLK_F。第三解码单元DU3响应于延时选项LO来选择上升和下降时钟CLK_R和CLK_F中的任何一个。所选择的时钟被用作第一时钟CLK1。如图4中所示，通过使用反相器将第一时钟CLKl反相来生成第二时钟 CLK2。图7是根据本发明思想的实施例的、用于描述非易失性存储器设备100的操作的第一时序图。在下面的描述中，将参考图1和图3至图7来更全面地描述用于生成选通信号DQS的操作。参考图7，在时间t2，激活芯片使能信号/CE以选择非易失性存储器设备100，并且响应于芯片使能信号/CE的激活来生成复位信号nRST。因此，在时间t2，通过复位信号 nRST来复位时钟控制器141的上升和下降触发器DFF_R1至DFF_Rm和DFF_F1至DFF_Fm。接下来，在时间t4，读取使能信号/RE开始来回切换。也就是，在时间t4，检测到读取使能信号/RE的跃迁。组合逻辑150基于读取使能信号/RE生成具有与读取使能信号 /RE相同波形但是被延迟了预定时间的选通就绪信号IN_DQS。输入/输出驱动器170对选通就绪信号IN_DQS做出响应以生成具有与选通就绪信号IN_DQS相同波形的选通信号DQS。 因此，在时间t4，输入/输出驱动器170输出被来回切换的选通信号DQS。图8是根据本发明思想的实施例的、用于描述非易失性存储器设备100的操作的第二时序图。参考图1和图3至图8，读取使能信号/RE从时间t4起来回切换。从时钟控制器 141以高电平输出第一上升掩码信号MASK_R1。因此，在经由第一解码单元DUl向第一解码器145提供第一上升掩码信号MASK_R1的情况下，第一触发器146的输入节点D与反相输出节点nQ电连接。最初，第一触发器146的输入节点D上的信号处于低电平，其输出节点 Q上的信号处于低电平，并且其反相节点nQ上的信号处于高电平。读取使能信号/RE在时间t4从低电平跃迁到高电平，并且第一触发器146的反相输出节点nQ上的高电平信号被提供到其输入节点D。此时，第一触发器146的输出节点Q 上的信号从低电平跃迁到高电平。第一触发器146的反相输出节点nQ上的信号跃迁到低电平。在时间t6处，读取使能信号/RE从低电平跃迁到高电平，并且第一触发器146的反相输出节点nQ上的低电平信号被提供到第一触发器146的输入节点D。此时，第一触发器146的输出节点Q上的信号跃迁到低电平。第一触发器146的反相输出节点nQ上的信号从低电平跃迁到高电平。也就是，与读取使能信号/RE的第一上升沿同步地生成第一上升时钟CLK_R1。参考时钟控制器141，与读取使能信号/RE的第一上升沿同步地激活第二上升掩码信号MASK_R2。也就是，在经由第一解码单元DUl向第一解码器145提供第二上升掩码信号MASK_R2的情况下，第一解码器145与读取使能信号/RE的第一上升沿同步地将第一触发器146的反相输出节点nQ与其输入节点D连接。
在时间t6处，在读取使能信号/RE的第二上升沿处，第一触发器146的反相输出节点nQ的高电平信号被提供到其输入节点D。此时，第一触发器146的输出节点Q上的信号跃迁到高电平。第一触发器146的反相输出节点nQ上的信号跃迁到低电平。在时间伪，在读取使能信号/RE的第三上升沿处，第一触发器146的反相输出节点 nQ的低电平信号被提供到其输入节点D。此时，第一触发器146的输出节点Q上的信号跃迁到低电平，并且第一触发器146的反相输出节点nQ上的信号跃迁到高电平。也就是，与读取使能信号/RE的第三上升沿同步地生成第二上升时钟CLK_R2。参考时钟控制器141，经由第一解码单元DUl向第一解码器145提供第k个上升掩码信号MASK_Rk，生成了第k上升时钟CLKjk。第k上升时钟CLK_Rk是与读取使能信号/ RE的第k上升沿同步地生成的。图9是根据本发明思想的实施例的、用于描述非易失性存储器设备100的操作的第三时序图。参考图1和图3至图9，在时间t4开始来回切换读取使能信号/RE。从时钟控制器141输出处于高电平的第一下降掩码信号MASK_F1。也就是，在经由第二解码单元DU2向第二解码器147提供第一下降掩码信号MASK_F1的情况下，第二触发器148的输入节点D 与其反相输出节点nQ电连接。在读取使能信号/RE在时间t5从高电平跃迁到低电平的情况下，第二触发器148 的反相输出节点nQ上的高电平信号被提供到其输入节点D。此时，第二触发器148的输出节点Q上的信号从低电平跃迁到高电平。第二触发器148的反相输出节点nQ上的信号跃迁到低电平。在时间t7，在读取使能信号/RE从高电平跃迁到低电平的情况下，第二触发器148 的反相输出节点nQ上的低电平信号被提供到第二触发器148的输入节点D。此时，第二触发器148的输出节点Q上的信号跃迁到低电平。第二触发器148的反相输出节点nQ上的信号从低电平跃迁到高电平。也就是，与读取使能信号/RE的第一下降沿同步地生成第一下降时钟CLK_F1。参考时钟控制器141，与读取使能信号/RE的第一下降沿同步地激活第二下降掩码信号MASK_F2。也就是，在第二上升掩码信号MASK_R2经由第二解码单元DU2被提供到第二解码器147的情况下，第二解码器147与读取使能信号/RE的第一下降沿同步地将第二触发器148的反相输出节点nQ与其输入节点D连接。在时间t7，在读取使能信号/RE的第二下降沿处，第二触发器148的反相输出节点 nQ的高电平信号被提供到其输入节点D。此时，第二触发器148的输出节点Q上的信号跃迁到高电平。第二触发器148的反相输出节点nQ上的信号跃迁到低电平。在时间t9，在读取使能信号/RE的第三下降沿处，第二触发器148的反相输出节点 nQ的低电平信号被提供到其输入节点D。此时，第二触发器148的输出节点Q上的信号跃迁到低电平，并且第二触发器148的反相输出节点nQ上的信号跃迁到高电平。也就是，与读取使能信号/RE的第三下降沿同步地生成第二下降时钟CLK_F2。参考时钟控制器141，经由第二解码单元DU2向第二解码器147提供第k下降掩码信号MASK_Fk，并且生成第k下降时钟CLK_Fk。与读取使能信号/RE的第k下降沿同步地生成第k下降时钟CLK_Fk。因此，时钟生成电路143对延时选项LO做出响应，以生成与读取使能信号/RE的第k上升沿同步的第k上升时钟CLK_Rk和与读取使能信号/RE的第 k下降沿同步的第k下降时钟CLK_Fk。时钟生成器140根据延时选项LO来输出第k上升和下降时钟CLK_Rk和CLK_Fk中的任何一个，来作为第一时钟CLKl。时钟生成器140生成第一时钟CLKl的反相版本来作为第二时钟CLK2。图10是根据本发明思想的实施例的、用于描述非易失性存储器设备100的读取操作的时序图，其中，延时选项LO被设置成在复位信号的激活后将时钟信号延迟0个周期(L0 =0)。参考图1和图3至图10，读取使能信号/RE从时间t4开始来回切换。输入/输出驱动器170响应于读取使能信号/RE来生成选通信号DQS。选通信号DQS具有与读取使能信号/RE相同的波形，并且基于读取使能信号/RE被延迟了预定时间。如图10中所示，在读取使能信号/RE来回切换后，选通信号DQS在时间t5开始来回切换。假定根据延时选项LO选择了第一上升时钟CLK_R1。时钟生成器140响应于延时选项LO和来回切换的读取使能信号/RE来生成第一时钟CLKl和第二时钟CLK2。与读取使能信号/RE的第一上升沿同步地生成第一和第二时钟CLKl和CLK2。第二时钟CLK2是第一时钟CLKl的反相版本。第一时钟CLKl被提供到第一和第二读取和写入电路131和132，并且第二时钟CLK2被提供到第三和第四读取和写入电路133 和 134。第一和第二读取和写入电路131和132从第一和第二子阵列111和112读取与所接收的地址ADDR对应的数据。第一和第二读取和写入电路131和132与第一时钟CLKl同步地向解复用器160传送所读取的数据。例如，在第一时钟CLKl处于高电平的情况下，第一和第二读取和写入电路131和132向解复用器160发送所读取的数据。第三和第四读取和写入电路133和134从第三和第四子阵列113和114读取与所接收的地址ADDR对应的数据，并且它们与第二时钟CLK2同步地向解复用器160传送所读取的数据。例如，在第二时钟CLK2处于高电平的情况下，第三和第四读取和写入电路133 和134向解复用器160发送所读取的数据。组合逻辑150响应于读取使能信号/RE和第一时钟CLKl来激活选择信号SELl至 SEL4。在生成第一时钟CLKl的情况下，与读取使能信号/RE的上升沿和下降沿同步地依次和反复地生成选择信号SELl至SEL4。例如，组合逻辑150可以通过下述方式来生成第一选择信号SELl 将通过延迟读取使能信号/RE而获得的、与选通信号DQS具有相同相位的选通就绪信号IN_DQS与第一时钟CLKl相乘。通过将第一选择信号SELl延迟半个时钟周期来生成第二至第四选择信号SEL2至SEL4。解复用器160响应于第一至第四选择信号SELl至SEL4，来将第一至第四读取和写入电路131至134电连接到输入/输出驱动器170。也就是，与第一至第四选择信号SELl 至SEL4中的激活的一个对应的读取数据经由输入/输出驱动器170被输出为输入/输出
信号DQ。经由第一数据路径DATAl传送的第一、第五和第九数据D1、D5和D9可以是从第一读取和写入电路131传送的数据。第二、第六和第十数据D2、D6和DlO可以是从第二读取和写入电路132传送的数据。经由第二数据路径DATA2传送的第三、第七和第十一数据D3、 D7和Dll可以是从第三读取和写入电路133传送的数据。第四、第八和第十二数据D4、D8和D12可以是从第四读取和写入电路134传送的数据。第一至第十二数据Dl至D12根据第一至第四选择信号SELl至SEL4被依次提供为输入/输出信号DQ。虽然非易失性存储器设备100的某些实施例具有在选通信号DQS的上升沿和下降沿输出数据的双数据率(DDR) 接口，但是本发明思想不限于这种类型的接口。如图10中所示，当选通信号DQS开始来回切换时，第一至第四读取和写入电路131 至134传送所读取的数据。所传送的数据经由输入/输出驱动器170被提供为输入/输出
信号DQ。图11是根据本发明思想的实施例的、用于描述非易失性存储器设备100的读取操作的时序图，其中，延时选项LO被设置为在复位信号的激活后将时钟信号延迟周期的一半 (L0 = 0. 5)。参考图1、图3至图9、和图11，读取使能信号/RE从时间t4开始来回切换，并且选通信号DQS在时间t5开始来回切换。假定根据延时选项LO选择了第一下降时钟CLK_R1。时钟生成器140响应于延时选项LO和来回切换的读取使能信号/RE来生成第一时钟CLKl和第二时钟CLK2。与读取使能信号/RE的第一下降沿同步地生成第一和第二时钟CLKl和CLK2。第一和第二读取和写入电路131和132读取与所接收的地址ADDR对应的数据，并且它们与第一时钟CLKl同步地向解复用器160传送所读取的数据。第三和第四读取和写入电路133和134读取与所接收的地址ADDR对应的数据，并且与第二时钟CLK2同步地将所读取的数据传送到解复用器160。经由第一数据路径DATAl传送的第一、第五和第九数据Dl、D5和D9可以是从第一读取和写入电路131传送的数据。第二、第六和第十数据D2、D6和DlO可以是从第二读取和写入电路132传送的数据。经由第二数据路径DATA2传送的第三、第七和第十一数据 D3、D7和Dll可以是从第三读取和写入电路133传送的数据。第四和第八数据D4和D8可以是从第四读取和写入电路134传送的数据。第一至第十一数据Dl至Dll根据第一至第四选择信号SELl至SEL4被依次提供为输入/输出信号DQ。在此，基于通过将读取使能信号/RE与根据延时选项LO的第一时钟CLKl相乘而获得的信号，来生成第一至第四选择信号SELl至SEL4。例如，可以通过将读取使能信号/ RE与第一时钟CLKl相乘来生成第一选择信号SELl，并且通过将第一选择信号SELl延迟半个时钟周期来生成第二至第四选择信号SEL2至SEL4。如图11中所示，在选通信号DQS来回切换一次后，第一至第四读取和写入电路131 至134传送所读取的数据。在选通信号DQS的半个周期已经过去后，第一至第四读取和写入电路131至134传送读取的数据。更具体地，第一至第四读取和写入电路131至134与选通信号DQS的第一下降沿同步地传送读取的数据。所传送的数据经由输入/输出驱动器 170被输出为输入/输出信号DQ。图12是根据本发明思想的实施例的、用于描述非易失性存储器设备100的读取操作的时序图，其中，延时选项LO被设置成在复位信号的激活后将时钟信号延迟一个周期 (L0 = 1)。参考图1、图3至图9、和图12，读取使能信号/RE从时间t4开始来回切换，并且选通信号DQS在时间t5开始来回切换。
假定根据延时选项LO而选择了第二上升时钟CLK_R2。时钟生成器140响应于延时选项LO和来回切换的读取使能信号/RE来生成第一时钟CLKl和第二时钟CLK2。与读取使能信号/RE的第二上升沿同步地生成第一和第二时钟CLKl和CLK2。第一和第二读取和写入电路131和132读取与所接收的地址ADDR对应的数据，并且它们与第一时钟CLKl同步地向解复用器160传送所读取的数据。第三和第四读取和写入电路133和134读取与所接收的地址ADDR对应的数据，并且与第二时钟CLK2同步地将所读取的数据传送到解复用器160。经由第一数据路径DATAl传送的第一、第五和第九数据D1、D5和D9可以是从第一读取和写入电路131传送的数据。第二、第六和第十数据D2、D6和DlO可以是从第二读取和写入电路132传送的数据。经由第二数据路径DATA2传送的第三和第七数据D3和D7可以是从第三读取和写入电路133传送的数据。第四和第八数据D4和D8可以是从第四读取和写入电路134传送的数据。第一至第十数据Dl至DlO根据第一至第四选择信号SELl至 SEL4被依次提供为输入/输出信号DQ。基于通过根据延时选项LO将第一时钟CLKl与选通就绪信号IN_DQS相乘而获得的信号，来生成第一至第四选择信号SELl至SEL4。选通就绪信号IN_DQS具有与选通信号 DQS相同的相位，并且通过将读取使能信号/RE延迟半个周期来获得。例如，通过将选通就绪信号IN_DQS与第一时钟CLKl相乘来生成第一选择信号SELl。通过将第一选择信号SELl 延迟半个时钟周期来生成第二至第四选择信号SEL2至SEL4。如图12中所图示，在选通就绪信号IN_DQS来回切换两次后，第一至第四读取和写入电路131至134传送读取的数据。在生成选通信号DQS的一个周期后，第一至第四读取和写入电路131至134传送读取的数据。具体地说，第一至第四读取和写入电路131至134 与选通信号DQS的第二上升沿同步地传送读取的数据。所传送的数据经由输入/输出驱动器170被输出为输入/输出信号DQ。图13是根据本发明思想的实施例的、用于描述非易失性存储器设备100的读取操作的时序图，其中，延时选项LO被设置成在复位信号的激活后将时钟信号延迟一个半周期 (L0 =1.5)。参考图1、图3至图9、和图13，读取使能信号/RE从时间t4开始来回切换，并且选通信号DQS在时间t5开始来回切换。假定根据延时选项LO选择了第二下降时钟CLK_F2。时钟生成器140响应于延时选项LO和来回切换的读取使能信号/RE来生成第一时钟CLKl和第二时钟CLK2。与读取使能信号/RE的第二上升沿同步地生成第一和第二时钟CLKl和CLK2。第一和第二读取和写入电路131和132读取与所接收的地址ADDR对应的数据，并且它们与第一时钟CLKl同步地向解复用器160传送所读取的数据。第三和第四读取和写入电路133和134读取与所接收的地址ADDR对应的数据，并且与第二时钟CLK2同步地将所读取的数据传送到解复用器160。经由第一数据路径DATAl传送的第一、第五和第九数据D1、D5和D9可以是从第一读取和写入电路131传送的数据。第二和第六数据D2和D6可以是从第二读取和写入电路 132传送的数据。经由第二数据路径DATA2传送的第三和第七数据D3和D7可以是从第三读取和写入电路I33传送的数据。第四和第八数据D4和D8可以是从第四读取和写入电路134传送的数据。第一至第九数据Dl至D9根据第一至第四选择信号SELl至SEL4被依次提供为输入/输出信号DQ。基于通过根据延时选项LO将第一时钟CLKl与读取使能信号/RE相乘而获得的信号，来生成第一至第四选择信号SELl至SEL4。例如，可以通过将读取使能信号/RE与第一时钟CLKl相乘来生成第一选择信号SELl。通过将第一选择信号SELl延迟半个时钟周期来生成第二至第四选择信号SEL2至SEL4。如图13中所图示，在选通信号DQS来回切换三次后，第一至第四读取和写入电路 131至134传送读取的数据。在选通信号DQS的1. 5个周期已经过去后，第一至第四读取和写入电路131至134传送读取的数据。具体地说，第一至第四读取和写入电路131至134 与选通信号DQS的第二下降沿同步地传送读取的数据。所传送的数据经由输入/输出驱动器170被输出为输入/输出信号DQ。如上所述，根据延时选项LO来选择上升时钟CLK_1至CLK_Rn和下降时钟CLK_F1 至CLK_Fn中的一个。根据所选择的时钟来生成第一时钟CLKl和第二时钟CLK2。根据延时选项L0，基于选通信号DQS来延迟第一和第二时钟CLKl和CLK2。与第一和第二时钟CLKl 和CLK2同步地输出读取的数据。因此，在选通信号DQS来回切换预定次数后，非易失性存储器设备100将输入/输出信号DQ输出。选通信号DQS从固定电平开始来回切换。在跃迁处，选通信号DQS可能失真。随着选通信号DQS的频率增大，将出现选通信号DQS失真的概率增大。因此，在本发明思想的某些实施例中，在选通信号DQS来回切换预定次数后，将输入/输出信号DQ输出。也就是， 在选通信号DQS稳定后，将输入/输出信号DQ输出。这可以改善非易失性存储器设备100 的可靠性。图14是根据本发明思想的实施例的、图6的第一和第二解码单元DUl和DU2的框图。在图14的示例中，第一解码单元DUl接收第一至第五上升掩码信号MASK_R1至MASK_ R5，并且第二解码单元DU2接收第一至第五下降掩码信号MASK_F1至MASK_F5。然而，在替代实施例中，向第一和第二解码单元DUl和DU2应用的掩码信号的数量可以变化。参考图14，第一解码单元DUl包括第一至第三解码器Dl至D3。第一解码器Dl接收第一至第四掩码信号MASK_R1至MASK_R4，并且第二解码器D2接收第二至第五掩码信号 MASK_R2至MASK_R5。第一解码器Dl响应于延时选项LO来选择第一至第四掩码信号MASK_ Rl至MASK_R4中的一个。第二解码器D2响应于延时选项LO来选择第二至第五掩码信号 MASK_R2至MASK_R5中的一个。第一和第二解码器Dl和D2被配置成根据延时选项LO获得用于选择四个输入中的一个的偏移值。第一和第二解码器Dl和D2的每一个根据获得的偏移值来传送所述输入中的一个来作为输出信号。在延时选项LO的偏移值指示“0个时钟周期”(L0 = 0)的情况下，第一解码器Dl 输出第一上升掩码信号MASK_R1，并且第二解码器D2输出第二上升掩码信号MASK_R2。在延时选项LO的偏移值指示“0. 5个时钟周期”(L0 = 0. 5)的情况下，第一解码器Dl输出第二上升掩码信号MASK_R2，并且第二解码器D2输出第三上升掩码信号MASK_R3。在延时选项LO的偏移值指示“0. 5k时钟周期”的情况下，第一解码器Dl选择第k+Ι个输入来作为其输出，并且第二解码器D2选择第k+Ι个输入来作为其输出。第三解码器D3接收第一和第二解码器Dl和D2的输出信号。第三解码器D3对延时选项LO做出响应以输出第一和第二解码器Dl和D2的输出信号中的一个来作为上升掩码信号MASK_R。第二解码单元DU2包括第四至第六解码器D4至D6。第二解码单元DU2响应于第一至第五下降掩码信号MASK_F1至MASK_F5和延时选项LO来输出下降掩码信号MASK_F。第二解码单元DU2被配置为与第一解码单元DUl相同，不同之处在于它接收第一至第五下降掩码信号MASK_F1至MASK_F5，而不是第一至第五上升掩码信号MASK_R1至 MASK_R5。因此，省略第二解码单元DU2的进一步的描述。在如图14中所示来配置第一和第二解码单元DUl和DU2的情况下，可以根据延时选项LO来调整生成第一时钟CLKl的时序。如参考图14所述，可以使用具有相对低复杂度的解码器来实现第一和第二解码单元DUl和DU2。因此，有可能通过调整向相对低复杂度的解码器提供的偏移来提供上升和下降掩码信号MASK_R和MASK_F。图15是根据本发明思想的第二实施例的非易失性存储器设备IOOa的框图。参考图15，非易失性存储器设备IOOa包括存储器单元阵列110、地址解码器120a、 第一至第四读取和写入电路131至134、时钟生成器140a、组合逻辑150、解复用器160、输入/输出驱动器170、程序电路180a和控制逻辑190。除了部件120a、140a和180a之外， 非易失性存储器设备IOOa具有与图1中所示的结构相同的结构。地址解码器120a从程序电路180a接收延时选项L0。地址解码器120a包括伪地址生成器121。伪地址生成器121基于延时选项LO来生成伪地址。地址解码器120a解码伪地址和所接收的地址ADDR。伪地址是在第一至第四子阵列111至114中的地址。时钟生成器140a生成第一和第二时钟CLKl和CLK2。例如，在读取使能信号/RE 开始来回切换的情况下，时钟生成器140a生成在读取使能信号/RE的第一上升沿处同步的第一和第二时钟CLKl和CLK2。程序电路180a存储延时选项L0。延时选项LO包括用于指示由伪地址生成器121 生成的伪地址的数量的信息。非易失性存储器设备IOOa以参考图2所述的方式来操作。也就是，非易失性存储器设备IOOa的第一至第四读取和写入电路131至134被配置成在选通信号DQS来回切换预定次数后经由解复用器160和输入/输出驱动器170来输出读取的数据。图16是图示根据本发明思想的实施例的、在图15的非易失性存储器设备IOOa中执行读取操作的方法的流程图。图16的方法对应于在图2中所述的步骤S150。参考图2、图15和图16，非易失性存储器设备IOOa基于所接收的地址ADDR来生成至少一个伪地址(S310)。例如，伪地址生成器121可以使用先前存储的地址来生成伪地址。伪地址生成器121可以被配置成使用所接收的地址ADDR中的至少一个地址来生成伪地址。接下来，非易失性存储器设备IOOa读出与该至少一个伪地址对应的数据(S320)。 地址解码器120a解码该至少一个伪地址的伪行地址，以选择字线WL。地址解码器120a也解码该至少一个伪地址的伪列地址。第一至第四读取和写入电路131至134基于已解码的伪列地址来读取与该至少一个伪地址对应的数据。其后，非易失性存储器设备IOOa读出与所接收的地址ADDR对应的数据(S330)。地址解码器120a解码所接收的地址ADDR的行地址以选择字线WL，并且它解码所接收的地址ADDR的列地址。第一至第四读取和写入电路131至134基于所解码的列地址来读取与所接收的地址ADDR对应的数据。图17是根据本发明思想的实施例的、用于描述图15的非易失性存储器设备IOOa 的读取操作的时序图。参考图15和图17，在时间t4，读取使能信号/RE开始来回切换。输入/输出驱动器170根据读取使能信号/RE的跃迁来生成选通信号DQS。时钟生成器140a生成第一时钟 CLKl和第二时钟CLK2。伪地址生成器121根据延时选项LO来生成至少一个伪地址。假定伪地址生成器 121生成四个伪地址。第一至第四读取和写入电路131至134读取与所生成的伪地址对应的数据。读取的数据DD经由解复用器160和输入/输出驱动器170被输出为输入/输出信号DQ。在读取了与伪地址对应的数据后，第一至第四读取和写入电路131至134读取与所接收的地址ADDR对应的数据。读取的数据Dl至D8经由解复用器160和输入/输出驱动器170被输出为输入/输出信号DQ。在输出与至少一个伪地址对应的数据后，输出与所接收的地址ADDR对应的数据。 也就是，在选通信号DQS来回切换预定次数后，输出与所接收的地址ADDR对应的数据。因为在数据选通信号DQS稳定后输出数据信号DQ，所以改善了非易失性存储器设备IOOa的可靠性。图18是根据本发明思想的实施例的存储器系统1000的框图。参考图18，存储器系统1000包括非易失性存储器设备1100和控制器1200。非易失性存储器设备1100可以具有与非易失性存储器设备100或IOOa相同的结构和功能。因此，在选通信号DQS来回切换预定次数后，非易失性存储器设备1100可以将输入/输出信号DQ输出。控制器1200与主机和非易失性存储器设备1100连接。控制器1200响应于来自主机的请求而访问非易失性存储器设备1100。控制器1200控制非易失性存储器设备1100 的读取、写入、擦除和后台操作，并且它在主机和非易失性存储器设备1100之间提供接口。 控制器1200也可以驱动用于控制非易失性存储器设备1100的固件。控制器1200向非易失性存储器设备1100提供控制信号CTRL和地址ADDR。控制器1200向非易失性存储器设备1100提供读取使能信号/RE和芯片使能信号/CE。控制器1200与非易失性存储器设备1100交换输入/输出信号DQ。在读取操作中，在来自非易失性存储器设备1100的选通信号DQS来回切换预定次数后，控制器1200从非易失性存储器设备1100接收数据信号DQ。控制器1200例如包括RAM、处理单元、主机接口、存储器接口和其他特征。RAM可以被用作处理单元的工作存储器、在非易失性存储器设备1100和主机之间的高速缓存存储器和在非易失性存储器设备1100和主机之间的缓冲存储器。该处理单元控制控制器1200 的整体操作。该主机接口实现用于在主机和控制器1200之间的数据交换的协议。控制器1200 通常经由下述协议中的至少一个来与主机进行通信通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express (PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口 (ESDI)协议和集成驱动电子(IDE)协议。存储器接口促进与非易失性存储器设备1100的通信，并且它可以例如包括“与非”接口或者“或非”接口。存储器系统1000进一步包括ECC块，其使用ECC奇偶校验数据来检测和校正在从非易失性存储器设备1100读出的数据中的错误。ECC块通常被实现为控制器1200或非易失性存储器设备1100的元件。控制器1200和非易失性存储器设备1100可以被集成在一个半导体设备中。例如， 在一些实施例中，控制器1200和非易失性存储器设备1100被集成在一个半导体设备中，以形成存储卡，诸如 PC 卡、CF 卡、SM、SMC、存储棒、MMC、RS-MMC, MMCmicro, SD 卡、miniSD 卡、 microSD 卡、SDHC 或 UFS 卡。控制器1200和非易失性存储器设备1100也可以被集成在一个半导体设备中以形成固态驱动器(SSD)。在存储器系统1000被用作SSD的情况下，它可以改善与存储器系统 1000连接的主机的操作速度。存储器系统1000可以被用在各种类型的设备中，诸如计算机、便携计算机、超移动PC(UMPC)、工作站、上网本、PDA、网络平板电脑、无线电话、移动电话、智能电话、电子书、 PMP(便携多媒体播放器)、数字相机、数字音频记录器/播放器、数字图像/视频记录器/ 播放器、便携游戏机、导航系统、黑盒子、三维电视机、能够在无线环境下发射和接收信息的设备、构成家庭网络的各种电子设备中的一个、构成计算机网络的各种电子设备中的一个、 构成远程信息处理网络的各种电子设备中的一个、RFID或构成计算系统的各种电子设备中的一个。可以使用各种类型的封装或封装配置来封装非易失性存储器设备1100或存储器系统1000，各种类型的封装或封装配置例如是堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、在华夫包中的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、公制四方扁平封装(MQFP)、小规模集成电路(SOIC)、收缩型小规模封装(SSOP)、薄型小尺寸封装(TSOP)、薄型四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理的堆叠封装(WSP)。图19是根据本发明思想的实施例的包括多个非易失性存储器芯片的存储器系统 2000的框图。参考图19，存储器系统2000包括非易失性存储器设备2100和控制器2200。非易失性存储器设备2100包括划分为多个组的多个非易失性存储器芯片。在每一个组中的非易失性存储器芯片被配置成经由公共信道与控制器2200进行通信。该多个非易失性存储器芯片经由多个信道CHl至CHk来与控制器2200进行通信。非易失性存储器芯片中的每一个具有与非易失性存储器设备100或IOOa相同的结构和功能。因此，在选通信号DQS来回切换预定次数后，每一个非易失性存储器芯片将输入/输出信号DQ输出。虽然图19示出与一个信道连接的多个非易失性存储器芯片，但是存储器系统2000可以被修改使得非易失性存储器芯片与一个信道连接。图20是包括图19的存储器系统2000的计算系统3000的框图。
参考图20，计算系统3000包括中央处理单元(CPU) 3100、RAM3200、用户接口 3300、 电源3400和存储器系统2000。存储器系统2000经由系统总线3500连接到部件3100至;3400。经由用户接口 3300提供或由CPU 3100处理的数据被存储在存储器系统2000中。虽然图20示出经由控制器2200与系统总线3500连接的非易失性存储器设备 2100，但是非易失性存储器设备2100可以替代地直接连接到系统总线3500。另外，虽然图 20的实施例包括存储器系统2000，但是它可以替代地包括存储器系统1000或另一个存储器系统。而且，计算系统3000可以被修改成包含存储器系统1000和2000两者。前述是实施例的说明，并且不应当被解释为其限制。虽然已经描述了几个实施例， 但是本领域内的技术人员将容易明白，在实质上不偏离本发明思想的新颖教导和优点的情况下，在实施例中的许多修改是可能的。因此，所有这样的修改意欲被包括在如权利要求中限定的本发明思想的范围内。
权利要求
1.一种读取非易失性存储器设备的方法，包括 接收读取命令；接收地址；检测读取使能信号的跃迁；基于所述读取使能信号的跃迁来生成选通信号；读取与所接收的地址对应的数据；以及在所述选通信号来回切换预定次数后，输出所读取的数据。
2.根据权利要求1所述的方法，其中，输出所读取的数据包括 根据所述读取使能信号的来回切换来生成被延迟的时钟；以及与所延迟的时钟同步地输出所读取的数据。
3.根据权利要求2所述的方法，其中，所述被延迟的时钟与所述来回切换的读取使能信号的上升沿或下降沿同步。
4.根据权利要求2所述的方法，其中，利用由延时选项确定的时序来生成所述被延迟的时钟。
5.根据权利要求1所述的方法，其中，读取与所接收的地址对应的数据包括 基于所接收的地址来生成至少一个伪地址； 读取与所述至少一个伪地址对应的数据；以及读取与所接收的地址对应的数据。
6.根据权利要求5所述的方法，其中，输出所读取的数据包括在输出与所述至少一个伪地址对应的数据后，输出与所接收的地址对应的数据。
7.根据权利要求5所述的方法，其中，生成至少一个伪地址包括读取先前存储的地址。
8.根据权利要求5所述的方法，其中，使用所接收的地址中的至少一个来执行生成所述至少一个伪地址。
9.一种非易失性存储器设备，包括 存储器单元阵列；地址解码器，所述地址解码器响应于所接收的地址来选择所述存储器单元阵列的字线.一入 ，时钟生成器，所述时钟生成器基于读取使能信号来生成时钟； 读取和写入电路，所述读取和写入电路从所述存储器单元阵列读取与所接收的地址对应的数据，并且响应于所述时钟来传送所读取的数据；以及输入/输出驱动器，所述输入/输出驱动器响应于所述读取使能信号来输出选通信号， 并且输出从所述读取和写入电路传送的所读取的数据，其中，在所述选通信号来回切换预定次数后，输出所读取的数据。
10.根据权利要求9所述的非易失性存储器设备，其中，所述时钟生成器被配置成在所述选通信号来回切换预定次数后生成所述时钟。
11.根据权利要求9所述的非易失性存储器设备，其中，所述时钟生成器包括时钟控制器，所述时钟控制器生成与被来回切换的所述读取使能信号的上升沿同步地激活的多个上升掩码信号；以及时钟生成电路，所述时钟生成电路与所述多个上升掩码信号同步地生成所述时钟。
12.根据权利要求11所述的非易失性存储器设备，其中，所述时钟控制器包括多个触发器，所述多个触发器串联连接并且与被来回切换的所述读取使能信号的上升沿同步地操作，并且其中，所述多个触发器当中的第一触发器具有与电源电压连接的输入节点，并且所述第一触发器的输入节点和所述多个触发器的输出节点上的信号被用作所述上升掩码信号。
13.根据权利要求11所述的非易失性存储器设备，其中，所述时钟生成电路包括 触发器；以及解码器，所述解码器响应于所述上升掩码信号中的一个将所述触发器的输入节点与所述触发器的输出节点或反相输出节点电连接，其中，所述触发器的所述输出节点的信号被提供为所述时钟。
14.根据权利要求11所述的非易失性存储器设备，进一步包括程序电路，所述程序电路存储和输出用于选择所述多个上升掩码信号中的一个的延时选项。
15.根据权利要求12所述的非易失性存储器设备，其中，响应于芯片使能信号的激活来复位所述多个触发器。
16.根据权利要求11所述的非易失性存储器设备，其中，所述时钟控制器被配置成进一步生成与被来回切换的所述读取使能信号的下降沿同步地激活的多个下降掩码信号，并且所述时钟生成电路进一步被配置成与所述多个上升掩码信号和所述多个下降掩码信号同步地生成所述时钟。
17.根据权利要求9所述的非易失性存储器设备，其中，所述存储器单元阵列被划分为多个子阵列，并且所述读取和写入电路被划分为多个读取和写入电路，所述多个读取和写入电路中的每一个对应于所述多个子阵列，并且其中，所述非易失性存储器设备进一步包括组合逻辑，所述组合逻辑与所述时钟和所述读取使能信号同步地生成选择信号；以及解复用器，所述解复用器响应于所述选择信号来将所述多个读取和写入电路中的至少一个与所述解复用器电连接。
18.根据权利要求9所述的非易失性存储器设备，其中，所述地址解码器包括生成至少一个伪地址的伪地址生成器，并且所述读取和写入电路被配置成从所述存储器单元阵列读取与所述至少一个伪地址对应的数据，以及从所述存储器单元阵列读取与所接收的地址对应的数据。
19.一种存储器系统，包括 非易失性存储器设备；以及，控制器，所述控制器被配置成控制所述非易失性存储器设备， 其中，所述非易失性存储器设备包括 存储器单元阵列；地址解码器，所述地址解码器响应于所接收的地址来选择所述存储器单元阵列的字线.一入 ，时钟生成器，所述时钟生成器基于读取使能信号来生成时钟； 读取和写入电路，所述读取和写入电路从所述存储器单元阵列读取与所接收的地址对应的数据，并且响应于所述时钟来传送所读取的数据；以及输入/输出驱动器，所述输入/输出驱动器响应于所述读取使能信号来生成选通信号，并且输出从所述读取和写入电路传送的所读取的数据，其中，在所述选通信号来回切换预定次数后，输出所读取的数据。
20.根据权利要求19所述的存储器系统，其中，所述非易失性存储器设备和所述控制器构成固态驱动器(SSD)。
全文摘要
本发明公开了一种非易失性存储器设备及其读取方法和存储器系统。一种在非易失性存储器设备上执行读取操作的方法，包括接收读取命令；接收地址；检测读取使能信号的跃迁；基于所述读取使能信号的跃迁来生成选通信号；读取与所接收的地址对应的数据；以及在所述选通信号来回切换预定次数后输出所读取的数据。
文档编号G11C16/26GK102467968SQ20111036121
公开日2012年5月23日 申请日期2011年11月15日 优先权日2010年11月15日
发明者张洪硕, 李哲昊, 金哲范, 金炯坤 申请人:三星电子株式会社