静态随机访问存储器及其控制方法

专利名称：静态随机访问存储器及其控制方法
技术领域：
本申请涉及数据存储领域，具体涉及静态随机访问存储器及其控制方法。
背景技术：
静态随机访问存储器(SRAM;Static Random Access Memory)广泛应用于高性能微处理器和片上系统。随着CMOS工艺节点的不断缩小，集成电路上集成的SRAM单元逐渐增多以进一步提高性能，但这同时也导致了 SRAM阵列的漏电功耗的增加。另外，随着供电电压的降低、器件的缩小、以及更趋严重的工艺偏差，如何在SRAM的设计中保持高数据稳定性成为一个重要问题。图1示出了一种包含6个晶体管的SRAM单元(以下简称6晶体管SRAM单元)。 如图所示，该SRAM单元包括两条位线(BL和BLB)，一条字线(WL)，两个位线访问晶体管(N3 和N4)，以及两个交叉耦合的反相器(由晶体管Pp PyN1和N2组成)。在读写操作时，两个数据存储节点(节点1和节点2)都通过位线访问晶体管与位线直接相连。由于交叉耦合的反相器和位线访问晶体管之间在读周期时的分压，6晶体管SRAM单元存储的数据易被干扰。图2示出了一种双阈值的包含7个晶体管的SRAM单元(以下简称7晶体管SRAM 单元)。如图所示，该SRAM单元包括一条读位线(RBL)、一条写位线(WBL)、一个写位线访问晶体管(N3)、两个交叉耦合的反相器(由晶体管P1IpNpN2组成)和读路径上两个串联的晶体管(N4和Nka)。图2所示的7晶体管SRAM单元相较于图1所示的6晶体管SRAM单元提高了数据稳定性。但是，由于该双阈值7晶体管SRAM单元中采用了多个低阈值晶体管 (N2, N3> Nea, N4)，此SRAM单元的漏电功耗较大。

发明内容
根据本申请的一个方面，提供了一种静态随机访问存储器，其包括用于传输写入数据的写位线、用于读出数据的读位线、以及至少一个静态随机访问存储器单元。所述静态随机访问存储器单元包括反相器组；连接于写位线与反相器组的输入端口之间的写位线访问开关，用于控制写位线与反相器组输入端口之间的断开和连接；连接于反相器组的输出端口与读位线之间的读位线访问开关；以及连接于读位线访问开关与地线或供电网络之间的读操作开关，用于控制读位线访问开关与地线或供电网络之间的断开和连接。其中，反相器组输出端口的输出电压对读位线访问开关进行控制，以控制读位线与读操作开关的断开和连接。根据一个实施方案，反相器组包括彼此交叉耦合的第一反相器和第二反相器，第一反相器的输入端为节点1、输出端为节点2，第二反相器的输入端为节点2、输出端为节点
Io根据一个实施方案，反相器组的输入端口为节点1，输出端口为节点2。根据一个实施方案，反相器组的输入和输出端口均为节点1。
根据一个实施方案，第二反相器包括在供电网络与地线之间串联连接的第一晶体管和第二晶体管，第一反相器包括在供电网络与地线之间串联连接的第三晶体管和第四晶体管。根据一个实施方案，读位线访问开关包括第五晶体管，读操作开关包括第六晶体管。根据一个实施方案，第一晶体管、第二晶体管和第三晶体管具有第一阈值，第四晶体管具有第一阈值、第二阈值或第三阈值，第五晶体管和第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值，其中第一阈值大于第二阈值，第二阈值大于第三阈值。根据一个实施方案，写位线访问开关由具有第三阈值的晶体管构成，第四晶体管、 第五晶体管和第六晶体管不同时具有第三阈值；或者写位线访问开关由具有第一阈值或第二阈值的晶体管构成，第四晶体管、第五晶体管和第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值。根据一个实施方案，写位线访问开关、读位线访问开关和读操作开关分别可为单个晶体管或由多个晶体管构成的器件网络。根据一个实施方案，反相器组包括由第一晶体管和第二晶体管组成的第二反相器以及由第三晶体管和第四晶体管组成的第一反相器，其中组成写位线访问开关的晶体管、 组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及组成反相器组的晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。根据一个实施方案，组成写位线访问开关的晶体管具有第三阈值，组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及第四晶体管不同时具有第三阈值；或者组成写位线访问开关的晶体管具有第一阈值或第二阈值，组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及第四晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。根据一个实施方案，读操作开关分别设置于每个静态随机访问存储器单元中、或者被静态随机访问存储器阵列中同一行的多个存储单元共享。根据一个实施方案，静态随机访问存储器单元进一步包括休眠开关，休眠开关连接于读操作开关与地线或供电网络之间，用于控制读操作开关与地线或供电网络之间的断开和连接。根据一个实施方案，休眠开关在静态随机访问存储器单元的动态模式下导通而在休眠模式下关断。根据一个实施方案，休眠开关为由多个晶体管构成的器件网络。根据一个实施方案，休眠开关包括第七晶体管。根据一个实施方案，构成休眠开关的晶体管为基于硅材料的器件，或基于非硅材料的器件。根据一个实施方案，休眠开关分别设置于每个静态随机访问存储器单元中、或者被静态随机访问存储器阵列中同一行的多个存储单元共享、或者被整个静态随机访问存储器阵列的多个存储单元共享。根据一个实施方案，静态随机访问存储器单元进一步包括写辅助电路，写辅助电路连接于反相器组与地线或供电网络之间，用于调节在写周期时施加至反相器组的电压。
根据一个实施方案，写辅助电路包括连接于反相器组与供电网络之间的第一写辅助电路，第一写辅助电路与反相器组之间具有存储单元虚拟电源线，第一写辅助电路的输出连接存储单元虚拟电源线，用于调节在写周期时施加至存储单元虚拟电源线的电压。根据一个实施方案，写辅助电路包括连接于反相器组与地线之间的第二写辅助电路，第二写辅助电路与反相器组之间具有存储单元虚拟地，第二写辅助电路的输出连接存储单元虚拟地，用于调节在写周期时施加至存储单元虚拟地的电压。根据一个实施方案，写辅助电路包括串联连接在供电网络与地线之间的第八晶体管和第九晶体管，第八晶体管和第九晶体管的第一端彼此相连并作为写辅助电路的、与反相器组连接的输出端。根据一个实施方案，第八晶体管和第九晶体管的第二端分别与供电网络和地线连接，第八晶体管和第九晶体管的控制端由写字线控制，以使得第八晶体管和第九晶体管具有相反的导通和关断状态。根据一个实施方案，写辅助电路包括第十晶体管，第十晶体管的第一端作为写辅助电路与反相器组连接的输出端，第十晶体管的第二端连接至地线或供电网络，写字线连接至第十晶体管的控制端以控制其导通和关断。根据一个实施方案，写辅助电路分别设置于每个静态随机访问存储器单元中，或者被静态随机访问存储器中同一个字中的多个静态随机访问存储器单元共享。根据一个实施方案，在由静态随机访问存储器单元组成的阵列中，同一行中的不同字分别使用独立的写操作字线。根据本申请的另一个方面，提供了一种对静态随机访问存储器进行控制的方法， 其中静态随机访问存储器包括用于传输写入数据的写位线、用于读出数据的读位线、以及至少一个静态随机访问存储器单元。所述静态随机访问存储器单元包括反相器组，连接于写位线与反相器组的输入端口之间的写位线访问开关，连接于反相器组的输出端口与读位线之间的读位线访问开关，以及连接于读位线访问开关与地线或供电网络之间的读操作开关。所述方法包括以下步骤通过写位线访问开关控制写位线与反相器组输入端口之间的断开和连接；通过读操作开关控制读位线访问开关与地线或供电网络之间的断开和连接； 以及通过反相器组输出端口的输出电压对读位线访问开关进行控制，以控制读位线与读操作开关的断开和连接。根据一个实施方案，反相器组包括彼此交叉耦合的第一反相器和第二反相器，第二反相器包括在供电网络与地线之间串联连接的第一晶体管和第二晶体管，第一反相器包括在供电网络与地线之间串联连接的第三晶体管和第四晶体管，读位线访问开关包括第五晶体管，读操作开关包括第六晶体管。根据一个实施方案，第一晶体管、第二晶体管和第三晶体管具有第一阈值，第四晶体管具有第一阈值、第二阈值或第三阈值，第五晶体管和第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值，其中第一阈值大于第二阈值，第二阈值大于第三阈值。根据一个实施方案，写位线访问开关由具有第三阈值的晶体管构成，第四晶体管、 第五晶体管和第六晶体管不同时具有第三阈值；或者写位线访问开关由具有第一阈值或第二阈值的晶体管构成，第四晶体管、第五晶体管和第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值。
根据一个实施方案，写位线访问开关、读位线访问开关、读操作开关中的每一个为单个晶体管或由多个晶体管构成的器件网络。根据一个实施方案，反相器组包括由第一晶体管和第二晶体管组成的第二反相器以及由第三晶体管和第四晶体管组成的第一反相器，其中组成写位线访问开关的晶体管、 组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及组成反相器组的晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。根据一个实施方案，组成写位线访问开关的晶体管具有第三阈值，组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及第四晶体管不同时具有第三阈值；或者组成写位线访问开关的晶体管具有第一阈值或第二阈值，组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及第四晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。根据一个实施方案，静态随机访问存储器单元进一步包括连接于读操作开关与地线或供电网络之间的休眠开关，方法进一步包括通过休眠开关控制读操作开关与地线或供电网络之间的断开和连接的步骤。根据一个实施方案，通过休眠开关控制读操作开关与地线或供电网络之间的断开和连接的步骤包括使休眠开关在静态随机访问存储器单元的动态模式下导通而在休眠模式下关断。根据一个实施方案，静态随机访问存储器单元进一步包括连接于反相器组与地线或供电网络之间的写辅助电路，方法进一步包括通过写辅助电路调节在写周期时施加至反相器组的电压的步骤。根据一个实施方案，写辅助电路包括串联连接在供电网络与地线之间的第八晶体管和第九晶体管，第八晶体管和第九晶体管的第一端彼此相连并作为写辅助电路与反相器组连接的输出端，第八晶体管和第九晶体管的第二端分别与供电网络和地线连接，其中通过写辅助电路调节在写周期时施加至反相器组的电压的步骤包括通过写字线控制第八晶体管和第九晶体管的控制端，以使得第八晶体管和第九晶体管具有相反的导通和关断状态。根据一个实施方案，写辅助电路包括第十晶体管，第十晶体管的第一端作为写辅助电路与反相器组连接的输出端，第十晶体管的第二端连接至地线或供电网络，其中通过写辅助电路调节在写周期时施加至反相器组的电压的步骤包括通过写字线控制第十晶体管的控制端，以使得第十晶体管导通或关断。根据一个实施方案，在由静态随机访问存储器单元组成的阵列中，同一行中的不同字分别使用独立的写操作字线。根据本申请的另一个方面，提供了一种SRAM电路包括a) —条传输写入数据的写位线；b) —条用于读数据的读位线；c)两个交叉耦合的反相器；其中第一个反相器的输入和输出分别是节点1和节点2 ；第二个反相器的输入和输出分别是节点2和节点1 ；d) —个写位线访问开关，用来控制写位线和节点1的断连；e) —个读位线访问开关，用来控制读位线和节点3的断连；其中写位线访问开关由节点1或节点2控制；f) 一个读操作开关，控制节点3和地线或供电网络的断连。其中写位线访问开关、读位线访问开关、和读操作开关可为由多个晶体管构成的网络。
根据一个实施方案，写位线访问开关为一个高阈值或者标准阈值的晶体管。根据一个实施方案，读位线访问开关和读操作开关的阈值不同。根据一个实施方案，读位线访问开关和读操作开关都是高阈值晶体管。根据一个实施方案，读位线访问开关和读操作开关都是标准阈值晶体管。根据一个实施方案，两个交叉耦合的反相器的四个晶体管中至少有一个是标准阈值晶体管。根据一个实施方案，两个交叉耦合的反相器的四个晶体管都是高阈值晶体管。根据一个实施方案，第一个反相器中的P型晶体管和第二个反相器中的两个晶体管中至少有一个是低阈值晶体管。根据本申请的另一个方面，提供了一种SRAM电路包括a) —条传输写入数据的写位线；b) —条用于读数据的读位线；c)两个交叉耦合的反相器；其中第一个反相器的输入和输出分别是节点1和节点2 ；其中第二个反相器的输入和输出分别是节点2和节点1 ；d) 一个写位线访问开关，用来控制写位线和节点1的断连；e) —个读位线访问开关，用来控制读位线和节点3的断连；其中写位线访问开关由节点1控制；f) 一个读操作开关，控制节点 3与虚拟地线或虚拟电源线的断连；g) —个休眠开关，控制虚拟地线和地线的断连，或者控制虚拟电源线和供电网络的断连。根据本申请的另一个方面，提供了一种SRAM电路包括a) —条传输写入数据的写位线；b) —条用于读数据的读位线；c)两个交叉耦合的反相器；其中第一个反相器的输入和输出分别是节点1和节点2 ；其中第二个反相器的输入和输出分别是节点2和节点1 ；其中第二个反相器中的N型器件的源极连接到C_VGND，或者第二个反相器中的P型器件的源极连接到C_VVDD ；d) 一个写辅助电路，其输出连接到C_VGND，用于在写周期时调制C_VGND 的电压，或者其输出连接到C_VVDD，用于在写周期时调制C_VVDD的电压；e) —个写位线访问开关，用来控制写位线和节点1的断连；f) 一个读位线访问开关，用来控制读位线和节点 3的断连；其中写位线访问开关由节点1控制；g) —个读操作开关控制节点3和虚拟地线的断连；h) —个休眠开关控制虚拟地线和地线的断连。根据本申请的另一个方面，提供了一种SRAM电路包括a) —条传输写入数据的写位线；b) —条用于读数据的读位线；c)两个交叉耦合的反相器；其中第一个反相器的输入和输出分别是节点1和节点2 ；其中第二个反相器的输入和输出分别是节点2和节点1 ；其中第二个反相器中的N型器件的源极连接到C_VGND ；其中第二个反相器中的P型器件的源极连接到C_VVDD ；d) 一个写辅助电路，其输出连接到C_VGND，用于写周期时调制C_VGND的电压；e) —个写辅助电路，其输出连接到C_VVDD，用于写周期时调制C_VVDD的电压；f) 一个写位线访问开关，用来控制写位线和节点1的断连；g) —个读位线访问开关，用来控制读位线和节点3的断连；其中写位线访问开关由节点1控制；h) —个读操作开关控制节点3 和虚拟地线的断连；i) 一个休眠开关控制虚拟地线和地线的断连。根据一个实施方案，SRAM电路中的休眠开关可以是单个硅器件或者多个硅器件网络，也可是非硅的其他单个器件或者多器件网络，如纳米机电开关(NEMS)。根据一个实施方案，SRAM电路中的读操作开关可以分别使用在每一个单元中或者被同一行中多个单元共用。根据一个实施方案，SRAM电路中的休眠开关可以分别使用在每一个单元中或者被存储阵列中多个单元共用。根据本申请的另一个方面，提供了一种写辅助电路，包括a) —个NMOS上拉晶体管，其中所述NMOS上拉晶体管的源极连接到写辅助电路的输出端，其漏极连接到供电网络；以及b) —个NMOS下拉晶体管，其中所述NMOS下拉晶体管的源极连接到地线端，其漏极连接到写辅助电路的输出端。


图1是一种单一阈值6晶体管SRAM单元的电路图；图2是一种双阈值7晶体管SRAM单元的电路图；图3是根据本申请一个实施方案的SRAM单元的框图；图4是图3所示实施方案的SRAM单元的一个实施例的框图；图5至图8分别是图4所示实施方案的SRAM单元的不同示例性实施例的示意图， 其中示出了交叉耦合的反相器的示例性电路；图9至图17分别是图5所示SRAM单元的不同示例性电路的电路图；图18是根据本申请另一个实施方案的SRAM单元的框图；图19至图22分别是图18所示实施方案的SRAM单元的不同示例性实施例的示意图；图23至图沈分别是图19所示SRAM单元的不同示例性电路的电路图；图27是根据本申请另一个实施方案的SRAM单元的框图；图观是根据本申请另一个实施方案的SRAM单元的框图；图四至图40分别是图28所示实施方案的SRAM单元的不同示例性实施例的示意图；图41是根据本申请另一个实施方案的写辅助电路的示例性电路图；图42至图45分别是图四所示SRAM单元的不同示例性电路的电路图；图46示出了根据本申请另一个实施方案的SRAM电路的字结构；图47示出了根据本申请另一个实施方案的SRAM电路的字结构；以及图48示出了根据本申请另一个实施方案的、SRAM阵列同一行中的不同字分别使用独立的写操作字线的示意图。
具体实施例方式以下将以本申请所属领域的普通技术人员能够容易实施的方式，参照附图对本申请的多个实施方案进行详细说明。以下说明仅为示例性的而非限制性的，本申请不应解释为仅限于本文中说明的实施方案，在不脱离本申请的思想及技术范围的情况下应理解为包括所有变更、等同物以及替代物。本申请所使用的术语仅以说明特定实施方式而使用，并不用于对发明构成限制。 例如，本申请中“包括”、“具备”或“具有”等术语，应理解为仅用于阐明存在着所述的特定数字、步骤、动作、组成要素、部件或者其结合，并不是预先排除一个或一个以上的其它特征、 数字、步骤、动作、组成要素、部件或其结合的存在或附加的可能性。另外，在本文中采用第一、第二等术语说明多种组成要素，使用所述术语的目的在于区别一个组成要素与另一个组成要素，而并非构成限制。例如，在不脱离本申请范围的情况下，第一组成要素可以命名为第二组成要素，类似地，第二组成要素也可以命名为第一组成要素。除非另有说明，在此使用的所有术语，包括技术或科学术语，具有与本申请所属领域的普通技术人员通常理解的相同的含义。通常使用的词典所定义的相同的术语，应理解为与相关技术上下文所具有的含义一致，除本申请明确定义以外，不应解释成理想或过于形式的含义。以下结合附图，对本申请的具体实施例进行详细说明。附图中相似的组成要素使用相似的附图标记，并省略对同一组成要素的重复说明。图3是根据本申请一个实施方案的SRAM单元的框图。如图3所示，SRAM单元1000包括写位线访问开关100、反相器组200、读位线访问开关300、以及读操作开关400。其中，写位线访问开关100连接于用于传输写入数据的写位线WBL与反相器组200的输入端口之间。读位线访问开关300连接于反相器组200的输出端口与用于读出数据的读位线RBL之间。读操作开关400连接于读位线访问开关300与地线或供电网络之间。写位线访问开关100用于控制写位线WBL与反相器组200输入端口之间的断开和连接。反相器组200输出端口的输出电压对读位线访问开关300进行控制， 以控制读位线RBL与读操作开关400的断开和连接。读操作开关400用于控制读位线访问开关300与地线或供电网络之间的断开和连接。基于图3所示的实施方案，根据本申请一个实施例的、对静态随机访问存储器进行控制的方法包括以下步骤通过写位线访问开关控制写位线与反相器组输入端口之间的断开和连接；通过读操作开关控制读位线访问开关与地线或供电网络之间的断开和连接； 以及通过反相器组输出端口的输出电压对读位线访问开关进行控制，以控制读位线与读操作开关的断开和连接。本领域技术人员可以理解的是，以上步骤不存在特定的先后顺序关系。在本文中，关于存储器的控制方法将结合存储器的工作过程进行描述。写位线访问开关可为单个器件(如单个晶体管)或者器件网络(如多个晶体管构成的网络)。同样地，读位线访问开关可为单个器件(如单个晶体管)或者器件网络(如多个晶体管构成的网络)，读操作开关可为单个器件(如单个晶体管)或者器件网络(如多个晶体管构成的网络)。本文中所述的晶体管可为单个硅器件或者多个硅器件构成的网络，也可为非硅的其他单个器件或者多器件网络，如纳米机电开关(NEMQ。根据一个示例， 本文中所述的晶体管为CMOS晶体管。在本申请中，高阈值晶体管是指具有高阈值电压的晶体管，标准阈值晶体管是指具有普通阈值电压的晶体管，低阈值晶体管是指具有低阈值电压的晶体管。为显示清楚起见，在附图中，高阈值晶体管由粗沟道符号表示。标准阈值晶体管由双线沟道符号表示。低阈值晶体管由虚线沟道符号表示根据本申请的一个实施例，反相器组200包括由第一晶体管和第二晶体管组成的第二反相器以及由第三晶体管和第四晶体管组成的第一反相器。组成写位线访问开关的晶体管、组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及组成反相器组的晶体管中的每一个晶体管具有高阈值、标准阈值或低阈值。根据上述实施例的一个示例，组成写位线访问开关的晶体管具有低阈值，组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及第四晶体管不同时具有低阈值。根据另一个示例，组成写位线访问开关的晶体管具有高阈值或标准阈值，组成读位线访问开关的晶体管、组成读操作开关的晶体管、以及第四晶体管中的每一个晶体管具有高阈值、标准阈值或低阈值。图4是图3所示实施方案的SRAM单元的一个实施例的框图。如图4所示，反相器组200包括彼此交叉耦合的第一反相器210和第二反相器220。第一反相器210的输入为节点1、输出为节点2，第二反相器220的输入为节点2、输出为节点1。读位线访问开关300 与读操作开关400之间的连接节点为节点3。根据一个实施例，节点1作为反相器组200的输入端口，节点2作为反相器组200的输出端口。根据另一个实施例，反相器组200的输入和输出端口均为节点1。图5至图8示出了图4所示实施方案的几个示例性实施例，其中显示了反相器组 200的具体电路。可以理解的是，本文中示出的反相器组200的具体电路均是示例性而非限制性的，本领域技术人员可以基于本申请公开的内容，选用反相器组的其他不同的具体电路设计。如图5所示，第二反相器220包括在供电网络Vdd与地线之间串联连接的第一晶体管？工和第二晶体管K。根据一个示例，第一晶体管P1的第一端连接至供电网络VDD、第二端与第二晶体管N1的第一端以及节点1连接。第二晶体管N1的第二端与地线连接，第一和第二晶体管的控制端均连接至节点2。第一反相器210包括在供电网络Vdd与地线之间串联连接的第三晶体管P2和第四晶体管队。根据一个示例，第三晶体管P2的第一端连接至供电网络VDD、第二端与第四晶体管队的第一端以及节点2连接。第四晶体管队的第二端与地线连接，第三和第四晶体管的控制端均连接至节点1。在图5所示的实施例中，写位线访问开关100和读位线访问开关300均与节点1连接，即反相器组200的输入和输出端口均为节点1。读操作开关400与地线连接。根据一个示例，第一晶体管P1和第三晶体管P2SP 型晶体管，第二晶体管N1和第四晶体管队为N型晶体管。本领域技术人员可以理解的是， 第一至第四晶体管也可为其他类型的晶体管，只要能够实现本申请的方案即可。图6所示实施例与图5的区别在于，反相器组200的输入端口为节点1，而输出端口为节点2，即写位线访问开关100与节点1连接，读位线访问开关300与节点2连接。以下说明图5和图6所示SRAM单元的一个示例性读写操作过程。在每个时钟周期，读位线被周期性地置为高电平“ 1 ”。在读操作过程中，读信号被置“1”以开始读操作周期，同时写信号为低电平“0”。读信号控制读操作开关400，当读信号为高电平“1”时，读操作开关400导通。写信号控制写位线访问开关100，当写信号为低电平“0”时，写位线访问开关100保持关断。如前所述，读位线访问开关300的导通和关断由反相器组200输出端口的输出电压控制，而图5和图6所示实施例中反相器组200的输出端口分别为节点1和节点2。因此，如果图5中的节点1或者图6中的节点2存储数据 “1”，读位线访问开关300导通，读位线从而通过读位线访问开关300和读操作开关400放电。相反，如果图5中的节点1或者图6中的节点2存储数据“0”，读位线访问开关300保持关断，读位线因此保持在高电平“ 1 ”。在写操作过程中，写位线(WBL)写周期之前被充电到高电平以准备写“1”或者放电到低电平以准备写“0”到节点1。写信号被置“1”以开始写操作周期，同时读信号为低电平“0”。相应地，写位线访问开关100导通而读操作开关400保持关断。新数据通过写位线访问开关100被写入数据存储节点。图7和图8示出了图4所示实施方案的另外两个示例性实施例。其中，图7所示实施例与图5的区别在于，读操作开关400与供电网络Vdd连接。类似地，图8所示实施例与图6的区别在于，读操作开关400与供电网络Vdd连接。以下说明图7和图8所示SRAM单元的一个示例性读写操作过程。在每个时钟周期，读位线被周期性地置为低电平“0”。在读操作过程中，读信号被置“1”以开始读操作周期，同时写信号为低电平“0”。因此，读操作开关400导通而写位线访问开关100保持关断。如果图7中的节点1或者图8中的节点2存储数据“0”，读位线访问开关300导通，读位线则通过读位线访问开关300和读操作开关400被充电。相反，如果图7中的节点1或者图8中的节点2存储数据“1”，读位线访问开关300保持关断，读位线因此保持在低电平“0”。在写操作过程中，写位线(WBL)写周期之前被充电到高电平以准备写“1”或者放电到低电平以准备写“0”到节点1。写信号被置“1”以开始写操作周期，同时读信号为低电平“0”。相应地，写位线访问开关100导通而读操作开关400保持关断。新数据通过写位线访问开关100被写入数据存储节点。在图3至图8所示的SRAM单元中，数据存储节点(如节点1和节点2)在读操作时与位线分离，不存在反相器组与读位线访问晶体管之间分压的问题，因此与图1所示的6 管SRAM单元相比，其数据稳定性大幅提高。另外，由于反相器组中的晶体管不在读路径上，因此反相器组中晶体管的尺寸和阈值不会影响SRAM电路的读操作速度。因此，反相器组可采用高阈值器件以降低漏电功耗并进一步提高数据稳定性。以下将结合图9至图17说明如何在图3至图8所示的SRAM单元中采用多阈值技术。在图9至图17所示的各个SRAM单元中，均采用了多阈值设计。图9是图5所示SRAM单元的一个示例性电路的电路图。如图9所示，写位线访问开关100为单个晶体管N3,晶体管N3的第一端与写位线WBL连接，第二端与反相器组200中的节点1连接。晶体管N3的控制端接收写信号W并由其控制。读位线访问开关300和读操作开关400分别为单个晶体管N4和Nka，晶体管N4的第一端与读位线RBL连接，第二端与晶体管Nka的第一端连接。晶体管N4的控制端与反相器组200中的节点1连接并由其控制。 读操作开关Nea的第二端与地线连接，控制端接收读信号R并由其控制。在图9所示的电路中，P^ P2、N1和Nka均为高阈值晶体管，N2, N3和N4均为低阈值晶体管。图10是图5所示SRAM单元的另一个示例性电路的电路图。图10与图9的区别在于，图10中的晶体管Nka为标准阈值晶体管。图11是图5所示SRAM单元的另一个示例性电路的电路图。图11与图9的区别在于，图11中的晶体管N4和Nka均为标准阈值晶体管。图12是图5所示SRAM单元的另一个示例性电路的电路图。图12与图9的区别在于，图12中的晶体管Nka为高阈值晶体管，N4为标准阈值晶体管。图13是图5所示SRAM单元的另一个示例性电路的电路图。图13与图9的区别在于，图13中的晶体管队为标准阈值晶体管，Nea为低阈值晶体管。
图14是图5所示SRAM单元的另一个示例性电路的电路图。图14与图9的区别在于，图14中的晶体管队和Nka均为标准阈值晶体管。图15是图5所示SRAM单元的另一个示例性电路的电路图。图15与图9的区别在于，图15中的晶体管队为标准阈值晶体管。图16是图5所示SRAM单元的另一个示例性电路的电路图。图16与图9的区别在于，图16中的晶体管N2、N4和Nea均为标准阈值晶体管。图17是图5所示SRAM单元的另一个示例性电路的电路图。图17与图9的区别在于，图17中的晶体管队和N4均为标准阈值晶体管。以下将对图9至图17所示的各个SRAM单元的写操作容限、写操作速度、读稳定性、读操作速度和漏电功耗等进行比较分析。在图9至图17所示的电路中，向存储节点写入“1”比写入“0”更难。假定晶体管 P1和P2为PMOS晶体管，晶体管N1至N4为NMOS晶体管，由于晶体管N3传输高电平时存在阈值损失，因此写位线访问开关N3传输的高电平有衰减。另一方面，当写“1”时，写位线访问开关N3与晶体管N1竞争；而写“0”时，N3与晶体管P1竞争。对于均为最小尺寸的PMOS 和NMOS晶体管，PMOS晶体管的导通电阻大于NMOS晶体管的导通电阻。因此将“0”写入该 SRAM单元比写“1”更容易且更快速。晶体管队若采用较低阈值(例如标准阈值或低阈值)， 与晶体管P2组成具有低翻转阈值电压的反相器，将有利于提高写“1”的速度和写“1”的容限。图9至图12中的SRAM单元采用了低阈值的N2,因此写“1”的速度比图13至图17中的SRAM单元速度更快而且写操作容限更大。本文采用读操作静态噪声容限(read SNM)来量化比较SRAM单元读周期稳定性。 由于本申请的SRAM单元在读取数据时位线和数据存储节点分离，所以读操作静态噪声容限主要取决于反相器组200的电压传输特性(VTC)。存储于本申请SRAM单元中的数据在读周期时不受位线干扰，因此反相器组的VTC在读周期时仍然严格对称。相反，图1所示的6 管SRAM单元中存“0 ”节点的电压在读周期时被拉高从而使其交叉耦合的反相器的VTC失去对称性。因此本申请SRAM单元的数据稳定性远高于图1所示的SRAM单元。另外，通过在本申请SRAM单元的反相器组中多采用高阈值的晶体管，可使其VTC的电压传输区域更窄， 因而更少受到噪声影响，从而数据稳定性进一步提高。图13至图17所示的SRAM单元中， 反相器组由3个高阈值和1个标准阈值晶体管组成。图9至图12所示的SRAM单元中，反相器组由3个高阈值和1个低阈值晶体管组成。因此，与图9至图12所示的SRAM单元相比，图13至图17所示SRAM单元的数据稳定性更高。如上文所述，由于反相器组中的晶体管不在读路径上，因此反相器组中晶体管的尺寸和阈值不会影响SRAM电路的读操作速度。读操作速度主要取决于读路径上的晶体管 N4*Nka。采用低阈值晶体管可有助于提高读取速度。在图9至图17所示的电路中，图13 所示SRAM单元的读操作速度最快。在漏电功耗方面，分别考虑反相器组200的漏电流和读位线漏电流。在图9至图 17所示的电路中，当节点1存储数据“1”时，反相器组200中的漏电流由P2和N1产生。高阈值的P2和高阈值的N1产生的漏电流较小，因此反相器组200的漏电功耗也较小。相反， 当节点1存储数据“0”时，反相器组200中的漏电流由高阈值的P1和标准阈值或低阈值的 N2产生，其将大于节点1存储数据“1”时反相器组200的漏电流。图9至图12中的SRAM单元采用了低阈值的N2，这些单元中产生的漏电流比采用了标准阈值N2的图13至图17中的SRAM单元大。在图9所示的SRAM单元中，读周期中读位线通过读路径上串联的一个低阈值和一个高阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由高阈值晶体管Nka产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图10所示的SRAM单元中，读周期中读位线通过读路径上串联的一个低阈值和一个标准阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由标准阈值晶体管Nea产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图11所示的SRAM单元中，读周期中读位线通过读路径上的两个串联的标准阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由标准阈值晶体管Nka 产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图12所示的SRAM单元中，读周期中读位线通过读路径上串联的一个标准阈值和一个高阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由高阈值晶体管Nea产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管队和1产生。图 12所示SRAM单元产生的读位线漏电流最小。在图13所示的SRAM单元中，读周期中读位线通过读路径上串联的两个低阈值晶体管放电，因此与图9至图17所示的其他电路相比，其读操作速度最快。在静止状态时，如果节点1存储“1”，读位线的漏电流由低阈值晶体管Nka产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图14所示的SRAM单元中，读周期中读位线通过读路径上串联的一个低阈值和一个标准阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由标准阈值晶体管Nka产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图15所示的SRAM单元中，读周期中读位线通过读路径上串联的一个低阈值和一个高阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由高阈值晶体管Nea产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图16所示的SRAM单元中，读周期中读位线通过读路径上串联的两个标准阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由标准阈值晶体管Nea产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管N4和Nka产生。在图17所示的SRAM单元中，读周期中读位线通过读路径上串联的一个标准阈值和一个高阈值晶体管放电。在静止状态时，如果节点1存储“1”，读位线的漏电流由高阈值晶体管Nka产生；如果节点1存储“0”，读位线的漏电流由串联的晶体管队和1产生。在图9至图17所示的电路中，图12和图17的SRAM单元产生的读位线漏电流最小。以上给出了图5所示SRAM单元的多个示例性电路，并对其特性进行了比较分析。 在图9至图17所示的电路中，通过将Ν2、Ν3、Ν4*ΝΜ选择为不同的阈值而产生了不同的SRAM 单元。可以理解的是，如果考虑写位线访问开关、读位线访问开关、读操作开关的不同设计， 可衍生更多的多阈值SRAM单元。并且电路的每个器件都可选用多阈值工艺中可供选择的任何阈值。此外，以上仅给出了基于图5所示SRAM单元的示例性电路，基于图6至图8也可类似地得出相应的多个示例性电路结构。本领域技术人员基于本申请所记载的内容，可以得知上述各种可能的SRAM单元的具体结构，因此本文中不再一一列举。本领域技术人员可根据不同的设计期望选择具有所需特性的电路结构。以下将介绍根据本申请另一个实施方案的、采用电源门控技术进一步降低漏电功耗的SRAM电路。目前已经提出了电源门控技术用于降低处于空闲状态的集成电路的漏电功耗。然而，当传统的电源门控技术直接应用于静态随机访问存储阵列时，可能会导致存储单元中的数据丢失。因此，进一步提出了应用于传统6晶体管存储电路的、改进的电源门控技术，以在降低存储电路漏电流的同时，依然能够保持存储单元中的数据。具体来说，在动态模式下，传统6晶体管SRAM电路的供电电压是轨到轨的。存储电路因此工作于高性能状态。在休眠模式下，将传统6晶体管SRAM单元中的交叉耦合反相器的供电电压降低。存储阵列中的数据依然能够保持，而存储阵列的漏电流也因为供电电压的降低而减少。但是，传统电源门控6晶体管SRAM单元中的数据由于直接数据访问机制而易受到外界噪声的干扰。 同时，漏电流依然能够自由的从供电电源流到地网络。静态随机访问存储阵列的漏电功耗因此仍然十分严重。本申请提出了一种新的电源门控机制，以进一步减少不同SRAM电路的漏电功耗。 图18是根据本申请另一个实施方案的、采用电源门控的SRAM单元的框图。基于图3所示的实施方案，图18所示实施方案增加了与读操作开关400连接的休眠开关500，用于控制读操作开关与地线或供电网络之间的断开和连接。休眠开关500由休眠信号SLEEP控制导通和关断。通过使得休眠开关500在动态模式下导通而在休眠模式下关断，可在不影响SRAM 电路读写操作的情况下进一步降低漏电流。基于图18所示的实施方案，根据本申请一个实施例的、对静态随机访问存储器进行控制的方法包括通过休眠开关控制读操作开关与地线或供电网络之间的断开和连接的步骤。图19至图22示出了图18所示实施方案的不同示例性实施例。图19至图22中的SRAM电路分别类似于图5至图8中的存储电路，区别在于图19至图22中的SRAM电路分别增加了与读操作开关400相串联的休眠开关500。在图19至图22中，图19和图21中的反相器组200的输出端口为节点1，即节点1用于控制读路径上的读位线访问开关300 ； 图20和22中的反相器组200的输出端口为节点2，即节点2用于控制读路径上的读位线访问开关300。此外，图19和图20中的读操作开关400通过休眠开关500与地线连接，图21 和图22中的读操作开关400通过休眠开关500与供电网络VDD连接。在图19至图22中， 读操作开关400与休眠开关500之间的VGND为阵列虚拟地，VVDD为阵列虚拟电源线。根据本申请的技术方案，读操作开关400可以分别设置于每个SRAM单元中、或者被SRAM阵列中同一行的多个存储单元共享。类似的，休眠开关500可以分别设置于每个 SRAM单元中，或者被SRAM阵列中同一行的多个存储单元共享、或者被整个SRAM阵列的多个存储单元共享。在动态模式下，休眠开关500导通，19至图22中的SRAM电路读写操作与图5至图 8中的SRAM电路相同。在休眠模式下，休眠开关500关断，与图5至图8中的SRAM电路相比，19至图22中的SRAM电路的漏电流显著降低。图23至图沈分别示出了图19中SRAM单元的不同示例性电路。与图9中的SRAM 单元类似，图23中写位线访问开关100为单个晶体管N3，读位线访问开关300和读操作开关400分别为单个晶体管N4和Nka。晶体管N3为低阈值，反相器组200由三个高阈值晶体管(Pi、P2和N1)和一个低阈值晶体管(N2)组成。与图9不同的是，图23中的单个晶体管 N4和Nka均为低阈值晶体管，休眠开关(晶体管N5)连接于Nea与地线之间，以降低读位线的漏电流。晶体管N5可为集中式高阈值晶体管。在动态模式下，晶体管N5导通，阵列虚拟地 VGND约保持在0V，此时SRAM电路的读写操作与图9至17中的存储电路相同。在休眠状态下，设置于SRAM电路读端口的晶体管N5关断，从而使得读位线的漏电流显著降低。晶体管 N5可共享于整个SRAM阵列。图M是图19所示SRAM单元的另一个示例性电路的电路图。图M与图23的区别在于，图M中的晶体管N2为标准阈值晶体管，其阈值高于图23中的晶体管N2。因此，相比于图23中的SRAM单元，图M所示SRAM单元具有更低的漏电功耗和更高的读操作静态噪声容限。图23中的SRAM单元比图24中的SRAM单元具有更高的写操作容限。图25和沈示出了图19所示SRAM单元的另外两个示例性电路。在图25和沈中， 读操作开关Nea可以被SRAM阵列同一行中的所有单元共享。图25和沈中的SRAM单元比图23和M所示SRAM单元所占用的面积更小。图23至沈示出了图19中SRAM单元的多个示例性电路，基于图20至图22也可类似地得出相应的多个示例性电路结构。另外，如果考虑写位线访问开关、读位线访问开关、 读操作开关的不同设计，可衍生更多的多阈值SRAM单元。并且电路的每个器件都可选用多阈值工艺中可供选择的任何阈值。此外，构成休眠开关的晶体管可为基于硅材料的器件，或基于非硅材料的器件。本领域技术人员基于本申请所记载的内容，可以得知上述各种可能的SRAM单元的具体结构，因此本文中不再一一列举。本领域技术人员可根据不同的设计期望选择具有所需特性的电路结构。以下将介绍根据本申请另一实施方案的、进一步降低漏电功耗及提高写操作容限的SRAM电路。图27是根据本申请另一个实施方案的SRAM单元的框图。基于图3所示的实施方案，图27所示实施方案增加了与反相器组200连接的写辅助电路600。写辅助电路600用于调节在写周期时施加至反相器组200的电压。图观是根据本申请另一个实施方案的SRAM单元的框图。基于图3所示的实施方案，图27所示实施方案增加了与反相器组200连接的写辅助电路600以及与读操作开关 400连接的休眠开关500。基于图27或28所示的实施方案，根据本申请一个实施例的、对静态随机访问存储器进行控制的方法包括以下步骤通过写辅助电路调节在写周期时施加至反相器组的电压。图四至图40示出了图观所示实施方案的不同示例性实施例。其中，图四至图 31中的SRAM电路类似于图19中的存储电路、图32至图34中的SRAM电路类似于图21中的存储电路、图35至图37中的SRAM电路类似于图20中的存储电路、图38至图40中的 SRAM电路类似于图22中的存储电路，区别在于图四至图40中的SRAM电路分别增加了与反相器组200连接的写辅助电路。在图四、图32、图35、图38中，在反相器组200与地线之间连接有写辅助电路600，用来提高SRAM电路的写“1”操作容限。在图30、图33、图36、图 39中，在反相器组200与供电网络之间连接有写辅助电路600，用来提高SRAM电路的写“0” 操作容限。在图31、图34、图37、图40中，在反相器组200与供电网络之间连接有第一写辅助电路610，并且在反相器组200与地线之间连接有第二写辅助电路620，分别用来提高 SRAM电路的写“0”和写“1”的操作容限。在图四至图40中，写辅助电路与反相器组200 之间的C_VVDD为存储单元虚拟电源线，C_VGND为存储单元虚拟地。根据本申请的技术方案，写辅助电路可以分别设置于每个存储单元中，也可以被同一个字中的多个单元共享。图41示出了根据本实施方案的一种写辅助电路的示例性电路图。如图41所示， 写辅助电路600包括串联连接在供电网络Vdd与地线之间的晶体管Nqi和N胃，晶体管Nqi和晶体管N胃的第一端(漏极)彼此相连并作为写辅助电路600的输出端。晶体管Nai和晶体管N胃的第二端(源极)分别与供电网络Vdd和地线连接，晶体管Nai和晶体管Nwk的控制端由写字线WffL控制，以使得晶体管Na^n晶体管N胃具有相反的导通和关断状态，即二者中的一个导通时，另一个关断。图42至图45分别示出了图四中SRAM单元的不同示例性电路。其中图42和43 示出了采用图41所示写辅助电路的SRAM单元的示例性电路，图44和45示出了采用另一种写辅助电路的SRAM单元的示例性电路。与图23中的SRAM单元类似，图42中写位线访问开关100为单个晶体管N3,读位线访问开关300和读操作开关400分别为单个晶体管N4和Nka，休眠开关500为连接于Nea与地线之间的单个晶体管N5,晶体管N4和Nea均为低阈值晶体管，晶体管N5为高阈值晶体管。 与图23不同的是，图42中的反相器组200由均为高阈值的四个晶体管(P1J2J1和N2)组成，晶体管N3为高阈值晶体管，且在反相器组200与地线之间连接有由晶体管Nai和Nwk构成的写辅助电路，用于提高存储单元的写操作能力。如图42所示，写辅助电路600的输出端连接至反相器组200中第二晶体管N1的第二端(源极)。在图42所示的示例中，写辅助电路和存储单元虚拟地C_VGND由一个存储字中的所有单元共享。以下对图42所示SRAM电路的工作原理进行介绍。在写操作之前，依据是要写“ 1” 或者“0”到节点1，写位线WBL充电到Vdd或者放电到0V。写字线WffL转换到高电平以开始一次单端写操作。读字线RWL和休眠信号SLEEP分别保持在OV和VDD。数据从写位线WBL 通过N3强制写入节点1。以不具有写辅助电路的图23所示的SRAM电路为例，为了能够成功写“0”到节点1，N3需要强于P1, BP, N3的导通电阻小于P1，从而在高电平的Vdd与低电平的写位线WBL之间，N3的分压小于P1,从而使得节点1的电平更接近于低电平的写位线。而为了能够成功写“1”到节点1，N3需要强于N1, S卩，N3的导通电阻小于N1，从而在高电平的写位线WBL与低电平的虚拟地C_VGND之间，N3的分压小于N1,从而使得节点1的电平更接近于高电平的写位线。为了减少面积代价，N3和N1均设计为最小尺寸。同时，当从写位线WBL 写“1”到节点1时，在N3上将产生阈值损失。为了进一步提高上述电路中的写操作容限，本实施例中提供了写辅助电路。在本实施例中，写“1”时，由于写字线WWL在写操作过程中为高电平，因此，N胃关断而Nai导通。从而存储单元虚拟地C_VGND将被充到远高于OV的电压值。通过提高C_VGND的电压,N1的强度被削弱，即，由于C_VGND的电压提高，在写位线WBL 与(_￥6冊之间队和N1经过分压后，节点1的电平也随之提高，写“1”操作的容限因此被提高。当写操作完成时，写字线WffL转换到低电平，Nai关断而Nwk导通。C_VGND通过N胃放电到约0V。写操作完成之后，写位线WBL不需要充电到VDD。因此，对于图42所示的SRAM电路而言，写操作过程可以延伸到时钟周期的末尾。在保持高时钟频率的情况下，依然可以容纳较长的写操作时间。在图42所示的示例中，写辅助电路和存储单元虚拟地C_VGND由一个存储字中的所有单元共享。在这种情况下，在写操作过程中，C_VGND的电压取决于一个字中存储的数据以及即将写入这个字的数据。图46示出了根据本申请一个实施方案的SRAM电路的字结构。在图46中假定字长为16位。本领域技术人员可以根据需要设定其他长度的字长，其工作原理与图46所示字结构相同。图46示出了在写辅助电路中晶体管Nai被取消的情况。 如图46所示，假设Cell_l的节点1存储有“0”，而同时写位线WBL_1也保持在0V，当准备从写位线WBL_0写“1”到Cell_0时，电路中将存在一条短路电流。如图46所示，所述短路电流流经写位线WBL_0 (Vdd)，Cell_0中的晶体管N3, Cell_0中的晶体管N1, Cell_l中的晶体管NnCellJ中的晶体管N3,列选择传输门T1以及写位线驱动器的下拉NMOS晶体管Nd ， 到达地电位。由于这一短路电流的存在，如果在电路中取消晶体管Nai，仅仅通过在写操作过程中关断Nwk将无法使得C_VGND电压升到足够高的电位。当同一字的其他单元均存有“0” 时，C_VGND的电压将进一步降低。当写“1”到Cell_0时，甚至可能发生写操作失败。因此， 在电路中包含晶体管Nai有助于提高写操作的可靠性。类似的，假设Cell_l的节点1存储有“0”，而同时写位线WBL_1也保持在OV时，还存在另一条短路电流。如图47所示，所述短路电流从Vdd流经Nai，Cell_l中的N1, Cell_l 中的N3,列选择传输门T1以及写位线驱动器的下拉NMOS晶体管Nd ，到达地电位。当一个字中的所有节点1都存储“0”，而写位线WBL_1到写位线WBL_15都保持在“0”时，最低的 C_VGND的电压将出现。当要写“1”到Cell_0的节点1时，C_VGND的电压无法升到足够高的电压。Nqi因此需要设计的足够大(例如宽度为Wra = 1.92 μ m)来将C_VGND拉到足够高的电位。而当“1”存储在Cell_l到Cell_15的节点1，写位线WBL_1到写位线WBL_15都保持在“1”时，最高的C_VGND电位出现。这时，当要写“1”到Cell_0的节点1时，由于没有短路电流存在于C_VGND到地电位之间，存储电路的写操作能力最强。以下说明图42所示SRAM电路的读操作和休眠状态的情况。在读操作之前，读位线RBL充电到VDD。读字线RWL转换到Vdd以开始一次单端读操作。写字线WWL和休眠信号 SLEEP则分别保持在OV和VDD。假设节点1存储“ 1 ”，读位线RBL通过晶体管N4、NKA和仏构成的读端口放电。当节点1存储“0”时，读位线RBL保持在VDD。由于在读操作过程中，本申请的存储单元中的数据不被直接访问，因此读操作静态噪声容限和传统6管SRAM单元相比得到极大提高。同时，在写辅助电路中，晶体管N胃在读操作过程中导通而晶体管Nai关断， C.VGND的电压约保持在0V。读操作静态噪声容限因此不会由于写辅助电路的存在而降低。 当读操作完成的时候，读位线RBL重新充电到VDD，为下一次读操作做准备。在休眠状态时，写字线WWL、读字线RWL和休眠信号SLEEP都保持在低电平。高阈值晶体管N3和N5处于关断状态。写位线和读位线的漏电流因此被极大削弱。同时，在本实施例中，反相器组200由高阈值管组成，从而降低了存储单元的漏电流。对于写辅助电路而言，Nai在休眠状态是关断的，因此没有引入隐藏的漏电流路径。同时，由于Nwk处于导通状态，C_VGND约保持在0V。反相器组200所施加的是轨到轨的供电电压。因此，本申请提出的新的电压门控存储器单元在低漏电休眠态依然保持了极高的数据稳定性。图42所示SRAM单元中的数据在读操作过程中是和读位线隔离的，因此数据稳定性相对于传统的6管SRAM单元得到了提高。同时，该SRAM单元中的高阈值交叉耦合反相器的电压转换区更窄，因此相对于传统6管SRAM单元中的较低阈值的反相器而言进一步提高了数据稳定性。由于图42中的队是高阈值晶体管，因此SRAM单元中的交叉耦合反相器的电压传输特性曲线更加对称，同时传输曲线的电压转换区更窄，因此读操作静态噪声容限相对于图9至图17中的存储单元而言得到进一步提高。图43示出了图四中SRAM单元的另一个示例性电路。图43与图42的区别在于， 图43中的晶体管Nka被SRAM阵列中同一行的多个存储单元共享。在图42和图43所示的示例中，写辅助电路和存储单元虚拟地C_VGND由一个存储字中的所有单元共享。根据本申请的另外的实施例，写辅助电路和存储单元虚拟地C_VGND 也可以分别设置于每个SRAM单元中。图42和图43仅示出了基于图四中SRAM单元的两个示例性电路，而基于图30至图40也可类似地得出相应的多个示例性电路结构。举例来说，在图42至45所示的电路中， 写辅助电路的输出连接至存储单元虚拟地C_VGND，用于在写周期时调制C_VGND的电压，而根据图30至图40所示的方案，写辅助电路的输出可连接至存储单元虚拟电源线C_VVDD，用于在写周期时调制C_VGND的电压，另外，可包含分别连接至C_VVDD和C_VGND的第一写辅助电路和第二写辅助电路，以在写周期时调制C_VVDD和C_VGND的电压。本领域技术人员基于本申请所记载的内容，可以得知上述各种可能的SRAM单元的具体结构，因此本文中不再一一列举。图44示出了图四中SRAM单元的另一个示例性电路。图44与图42的区别在于， 图44中未采用图41所示写辅助电路，图44中的写辅助电路由晶体管N6构成。如图44所示，晶体管N6的第一端与反相器组200中第二晶体管N1的第二端(源极)连接。晶体管N6 的第二端与地线连接，控制端由写字线WffL控制。相比于图42和图43中的SRAM电路，图 44所示SRAM电路的写操作容限进一步提高。以下对图44所示SRAM电路的工作原理进行介绍。在写操作之前，依据是要写“ 1” 或者“0”到节点1，写位线WBL充电到Vdd或者放电到0V。写字线WffL转换到高电平以开始一次单端写操作。读字线RWL和休眠信号SLEEP分别保持在OV和VDD。数据从写位线WBL 通过N3强制写入节点1。如前所述，为了能够成功写“0”到节点1，队需要强于Pp写“1” 操作要比写“0”操作更加困难，因为当从写位线WBL写“1”到节点1时，在N3上会有阈值损失。为了能够成功写“1”到节点1，队需要强于&和队构成的下拉晶体管堆叠网络。而根据采用了写辅助电路的本实施例，由于写字线WWL在写操作过程中为高电平，因此晶体管N6 关断。晶体管N1和N6构成的下拉晶体管堆叠网络所产生的竞争电流被完全消除。因此，写 “1”操作的容限极大的提高。写操作完成之后，写位线WBL不需要充电到VDD。因此，对于图 44所示的SRAM电路而言，写操作过程可以延伸到时钟周期的末尾。在保持高时钟频率的情况下，依然可以容纳较长的写操作时间。在读操作之前，读位线RBL充电到VDD。读字线RWL转换到Vdd以开始一次单端读操作。写字线WWL和休眠信号SLEEP则分别保持在OV和VDD。假设节点1存储“ 1”，读位线 RBL通过晶体管N4、Nea和N5构成的读端口放电。当节点1存储“0”时，读位线RBL保持在 Vddo由于在读操作过程中，本申请的存储单元中的数据不被直接访问，读操作静态噪声容限和传统6管SRAM单元相比得到极大提高。同时，晶体管N6在读操作过程中导通,N1的源端电压约保持在0V。读操作静态噪声容限因此不会由于N6的存在而降低。当读操作完成时，
21读位线RBL重新充电到VDD，为下一次读操作做准备。当处于休眠状态时，写字线WWL、读字线RWL和休眠信号SLEEP都保持在低电平。 高阈值管晶体管N3和N5处于关断状态。写位线和读位线的漏电流因此被极大削弱。同时， 在本实施例中，反相器组200由高阈值管组成，从而降低了存储单元的漏电流。由于在休眠状态时晶体管N6导通，因此晶体管N1的源端约保持在0V。反相器组200所施加的是轨到轨的供电电压。因此，本申请提出的新的电压门控存储器单元在低漏电休眠态依然保持了极高的数据稳定性。图45示出了图四中SRAM单元的另一个示例性电路。图45与图44的区别在于， 图45中的晶体管Nka被SRAM阵列中同一行的多个存储单元共享。在图42和43所示的存储电路中，Nai需要设计的足够大来提高写操作能力。图42 和43所示的存储电路相比于图44和45所示的存储电路而言，消耗更多的漏电功耗。图42 和43所示的存储单元的写“1”操作容限取决于存储字中现存的数据。而图44和45所示的存储单元中的晶体管N6有效的消除了写操作的数据依赖性。在图44和45所示的存储电路中，写辅助晶体管N6在写操作过程中是关断的，因此当写“1”到存储单元中时，写操作容限和写操作速度相比于图42和43所示的存储电路均得到了提高。图42至45示出了图四中SRAM单元的多个示例性电路，基于图30至图40也可类似地得出相应的多个示例性电路结构。另外，如果考虑写位线访问开关、读位线访问开关、 读操作开关、休眠开关的不同设计，可衍生更多的多阈值SRAM单元。并且电路的每个器件都可选用多阈值工艺中可供选择的任何阈值。本领域技术人员基于本申请所记载的内容， 可以得知上述各种可能的SRAM单元的具体结构，因此本文中不再一一列举。本领域技术人员可根据不同的设计期望选择具有所需特性的电路结构。图四至图45所示的SRAM单元中均包含休眠开关500。但本领域技术人员可以理解的是，上述电路中也可不包含休眠开关500，读操作开关400直接连接至地线或供电网络。另外，在本申请所示的SRAM电路中，假设同一行中的所有N个字共享一根写操作字线，在一次写操作过程中，同一行N个字中的(N-I)个会产生冗余写操作。为了避免在未选中的存储字节中的冗余写操作中丢失数据，根据本申请的一个实施方案，在图3至图45 所示的SRAM电路中，同一行中的不同字分别使用独立的写操作字线，如图48所示。写操作字线的分离同时也去除了未选中的存储单元的写操作位线上的电压翻转。和传统6管SRAM 电路相比，根据本实施方案的存储电路的写操作功耗得到了降低。以上参照附图对本申请的示例性的实施方案进行了描述。本领域技术人员应该理解，上述实施方案仅仅是为了说明的目的而所举的示例，而不是用来进行限制。凡在本申请的教导和权利要求保护范围下所作的任何修改、等同替换等，均应包含在本申请要求保护的范围内。
权利要求
1.一种静态随机访问存储器，包括用于传输写入数据的写位线、用于读出数据的读位线、以及至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括反相器组；写位线访问开关，连接于所述写位线与所述反相器组的输入端口之间，用于控制所述写位线与所述反相器组输入端口之间的断开和连接；读位线访问开关，连接于所述反相器组的输出端口与所述读位线之间；以及读操作开关，连接于所述读位线访问开关与地线或供电网络之间，用于控制所述读位线访问开关与所述地线或供电网络之间的断开和连接，其中，所述反相器组输出端口的输出电压对所述读位线访问开关进行控制，以控制所述读位线与所述读操作开关的断开和连接。
2.如权利要求1所述的静态随机访问存储器，其中所述反相器组包括彼此交叉耦合的第一反相器和第二反相器，所述第一反相器的输入端为节点1、输出端为节点2，所述第二反相器的输入端为节点2、输出端为节点1。
3.如权利要求2所述的静态随机访问存储器，其中所述反相器组的输入端口为节点1， 输出端口为节点2。
4.如权利要求2所述的静态随机访问存储器，其中所述反相器组的输入和输出端口均为节点1。
5.如权利要求2-4中任意一项所述的静态随机访问存储器，其中所述第二反相器包括在所述供电网络与所述地线之间串联连接的第一晶体管和第二晶体管，所述第一反相器包括在所述供电网络与所述地线之间串联连接的第三晶体管和第四晶体管。
6.如权利要求5所述的静态随机访问存储器，其中所述读位线访问开关包括第五晶体管，所述读操作开关包括第六晶体管。
7.如权利要求6所述的静态随机访问存储器，其中所述第一晶体管、所述第二晶体管和所述第三晶体管具有第一阈值，所述第四晶体管具有第一阈值、第二阈值或第三阈值，所述第五晶体管和所述第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值，其中所述第一阈值大于所述第二阈值，所述第二阈值大于所述第三阈值。
8.如权利要求7所述的静态随机访问存储器，其中，所述写位线访问开关由具有第三阈值的晶体管构成，所述第四晶体管、所述第五晶体管和所述第六晶体管不同时具有第三阈值；或者所述写位线访问开关由具有第一阈值或第二阈值的晶体管构成，所述第四晶体管、所述第五晶体管和所述第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值。
9.如权利要求1所述的静态随机访问存储器，其中所述写位线访问开关为单个晶体管或由多个晶体管构成的器件网络。
10.如权利要求1所述的静态随机访问存储器，其中所述读位线访问开关为单个晶体管或由多个晶体管构成的器件网络。
11.如权利要求1所述的静态随机访问存储器，其中所述读操作开关为单个晶体管或由多个晶体管构成的器件网络。
12.如权利要求9-11中任意一项所述的静态随机访问存储器，其中所述反相器组包括由第一晶体管和第二晶体管组成的第二反相器以及由第三晶体管和第四晶体管组成的第一反相器，其中组成所述写位线访问开关的晶体管、组成所述读位线访问开关的晶体管、组成所述读操作开关的晶体管、以及组成所述反相器组的晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。
13.如权利要求12所述的静态随机访问存储器，其中组成所述写位线访问开关的晶体管具有第三阈值，组成所述读位线访问开关的晶体管、组成所述读操作开关的晶体管、以及所述第四晶体管不同时具有第三阈值；或者组成所述写位线访问开关的晶体管具有第一阈值或第二阈值，组成所述读位线访问开关的晶体管、组成所述读操作开关的晶体管、以及所述第四晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。
14.如权利要求1所述的静态随机访问存储器，其中所述读操作开关分别设置于每个所述静态随机访问存储器单元中、或者被静态随机访问存储器阵列中同一行的多个存储单元共享。
15.如权利要求1-14中任意一项所述的静态随机访问存储器，其中，所述静态随机访问存储器单元进一步包括休眠开关，所述休眠开关连接于所述读操作开关与所述地线或供电网络之间，用于控制所述读操作开关与所述地线或供电网络之间的断开和连接。
16.如权利要求15所述的静态随机访问存储器，其中所述休眠开关在所述静态随机访问存储器单元的动态模式下导通而在休眠模式下关断。
17.如权利要求15所述的静态随机访问存储器，其中所述休眠开关为由多个晶体管构成的器件网络。
18.如权利要求15所述的静态随机访问存储器，其中所述休眠开关包括第七晶体管。
19.如权利要求17或18所述的静态随机访问存储器，其中构成所述休眠开关的所述晶体管为基于硅材料的器件，或基于非硅材料的器件。
20.如权利要求15所述的静态随机访问存储器，其中所述休眠开关分别设置于每个所述静态随机访问存储器单元中、或者被静态随机访问存储器阵列中同一行的多个存储单元共享、或者被整个静态随机访问存储器阵列的多个存储单元共享。
21.如权利要求1-20中任意一项所述的静态随机访问存储器，其中，所述静态随机访问存储器单元进一步包括写辅助电路，所述写辅助电路连接于所述反相器组与所述地线或供电网络之间，用于调节在写周期时施加至所述反相器组的电压。
22.如权利要求21所述的静态随机访问存储器，其中所述写辅助电路包括连接于所述反相器组与所述供电网络之间的第一写辅助电路，所述第一写辅助电路与所述反相器组之间具有存储单元虚拟电源线，所述第一写辅助电路的输出连接所述存储单元虚拟电源线， 用于调节在写周期时施加至所述存储单元虚拟电源线的电压。
23.如权利要求21或22所述的静态随机访问存储器，其中所述写辅助电路包括连接于所述反相器组与所述地线之间的第二写辅助电路，所述第二写辅助电路与所述反相器组之间具有存储单元虚拟地，所述第二写辅助电路的输出连接所述存储单元虚拟地，用于调节在写周期时施加至所述存储单元虚拟地的电压。
24.如权利要求21所述的静态随机访问存储器，其中所述写辅助电路包括串联连接在所述供电网络与所述地线之间的第八晶体管和第九晶体管，所述第八晶体管和第九晶体管的第一端彼此相连并作为所述写辅助电路的、与所述反相器组连接的输出端。
25.如权利要求M所述的静态随机访问存储器，其中所述第八晶体管和第九晶体管的第二端分别与所述供电网络和所述地线连接，所述第八晶体管和第九晶体管的控制端由写字线控制，以使得所述第八晶体管和第九晶体管具有相反的导通和关断状态。
26.如权利要求21所述的静态随机访问存储器，其中所述写辅助电路包括第十晶体管，所述第十晶体管的第一端作为所述写辅助电路与所述反相器组连接的输出端，所述第十晶体管的第二端连接至所述地线或供电网络，写字线连接至所述第十晶体管的控制端以控制其导通和关断。
27.如权利要求21所述的静态随机访问存储器，其中所述写辅助电路分别设置于每个所述静态随机访问存储器单元中，或者被所述静态随机访问存储器中同一个字中的多个静态随机访问存储器单元共享。
28.如权利要求1至27中任意一项所述的静态随机访问存储器，其中在由所述静态随机访问存储器单元组成的阵列中，同一行中的不同字分别使用独立的写操作字线。
29.一种对静态随机访问存储器进行控制的方法，其中所述静态随机访问存储器包括用于传输写入数据的写位线、用于读出数据的读位线、以及至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括反相器组，连接于所述写位线与所述反相器组的输入端口之间的写位线访问开关，连接于所述反相器组的输出端口与所述读位线之间的读位线访问开关，以及连接于所述读位线访问开关与地线或供电网络之间的读操作开关，其中所述方法包括以下步骤通过所述写位线访问开关控制所述写位线与所述反相器组输入端口之间的断开和连接；通过所述读操作开关控制所述读位线访问开关与所述地线或供电网络之间的断开和连接；以及通过所述反相器组输出端口的输出电压对所述读位线访问开关进行控制，以控制所述读位线与所述读操作开关的断开和连接。
30.如权利要求四所述的方法，其中，所述反相器组包括彼此交叉耦合的第一反相器和第二反相器，所述第二反相器包括在所述供电网络与所述地线之间串联连接的第一晶体管和第二晶体管，所述第一反相器包括在所述供电网络与所述地线之间串联连接的第三晶体管和第四晶体管，所述读位线访问开关包括第五晶体管，所述读操作开关包括第六晶体管。
31.如权利要求30所述的方法，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管具有第一阈值，所述第四晶体管具有第一阈值、第二阈值或第三阈值，所述第五晶体管和所述第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值，其中所述第一阈值大于所述第二阈值，所述第二阈值大于所述第三阈值。
32.如权利要求31所述的方法，其中，所述写位线访问开关由具有第三阈值的晶体管构成，所述第四晶体管、所述第五晶体管和所述第六晶体管不同时具有第三阈值；或者所述写位线访问开关由具有第一阈值或第二阈值的晶体管构成，所述第四晶体管、所述第五晶体管和所述第六晶体管中的每一个具有第一阈值、第二阈值或第三阈值。
33.如权利要求四所述的方法，其中所述写位线访问开关、所述读位线访问开关、所述读操作开关中的每一个为单个晶体管或由多个晶体管构成的器件网络。
34.如权利要求33所述的方法，其中所述反相器组包括由第一晶体管和第二晶体管组成的第二反相器以及由第三晶体管和第四晶体管组成的第一反相器，其中组成所述写位线访问开关的晶体管、组成所述读位线访问开关的晶体管、组成所述读操作开关的晶体管、以及组成所述反相器组的晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。
35.如权利要求34所述的方法，其中组成所述写位线访问开关的晶体管具有第三阈值，组成所述读位线访问开关的晶体管、组成所述读操作开关的晶体管、以及所述第四晶体管不同时具有第三阈值；或者组成所述写位线访问开关的晶体管具有第一阈值或第二阈值，组成所述读位线访问开关的晶体管、组成所述读操作开关的晶体管、以及所述第四晶体管中的每一个晶体管具有第一阈值、第二阈值或第三阈值。
36.如权利要求四至中任意一项所述的方法，其中所述静态随机访问存储器单元进一步包括连接于所述读操作开关与所述地线或供电网络之间的休眠开关，所述方法进一步包括通过所述休眠开关控制所述读操作开关与所述地线或供电网络之间的断开和连接的步马聚ο
37.如权利要求36所述的方法，其中所述通过所述休眠开关控制所述读操作开关与所述地线或供电网络之间的断开和连接的步骤包括使所述休眠开关在所述静态随机访问存储器单元的动态模式下导通而在休眠模式下关断。
38.如权利要求四至37中任意一项所述的方法，其中所述静态随机访问存储器单元进一步包括连接于所述反相器组与所述地线或供电网络之间的写辅助电路，所述方法进一步包括通过所述写辅助电路调节在写周期时施加至所述反相器组的电压的步骤。
39.如权利要求38所述的方法，其中所述写辅助电路包括串联连接在所述供电网络与所述地线之间的第八晶体管和第九晶体管，所述第八晶体管和第九晶体管的第一端彼此相连并作为所述写辅助电路与所述反相器组连接的输出端，所述第八晶体管和第九晶体管的第二端分别与所述供电网络和所述地线连接，其中所述通过所述写辅助电路调节在写周期时施加至所述反相器组的电压的步骤包括通过写字线控制所述第八晶体管和第九晶体管的控制端，以使得所述第八晶体管和第九晶体管具有相反的导通和关断状态。
40.如权利要求38所述的方法，其中所述写辅助电路包括第十晶体管，所述第十晶体管的第一端作为所述写辅助电路与所述反相器组连接的输出端，所述第十晶体管的第二端连接至所述地线或供电网络，其中所述通过所述写辅助电路调节在写周期时施加至所述反相器组的电压的步骤包括通过写字线控制所述第十晶体管的控制端，以使得所述第十晶体管导通或关断。
41.如权利要求四至40中任意一项所述的方法，其中在由所述静态随机访问存储器单元组成的阵列中，同一行中的不同字分别使用独立的写操作字线。
全文摘要
本申请公开了涉及数据存储领域的一种静态随机访问存储器及其控制方法。所述静态随机访问存储器包括至少一个静态随机访问存储器单元，所述静态随机访问存储器单元包括反相器组，写位线访问开关，连接于反相器组的输出端口与读位线之间的读位线访问开关，以及连接于读位线访问开关与地线或供电网络之间、用于控制其断开和连接的读操作开关。其中，反相器组输出端口的输出电压对读位线访问开关进行控制，以控制读位线与读操作开关的断开和连接。根据本申请的装置和方法，在数据存取过程中，数据稳定性得以提高，并且漏电功耗得以降低。
文档编号G11C11/413GK102467961SQ20111035965
公开日2012年5月23日 申请日期2011年11月9日 优先权日2010年11月9日
发明者朱虹, 沃尔堪·库尔散, 焦海龙 申请人:香港科技大学