非易失性半导体存储装置制造方法

非易失性半导体存储装置制造方法
【专利摘要】本发明提供一种非易失性半导体存储装置，该装置可实现小型化，且与现有的非易失性半导体存储装置相比更能抑制干扰的发生。在该非易失性半导体存储装置中，形成矩阵状的多个字线，每个字线列(存储槽)上设置电源单元，并根据在该字线列上是否具有选择存储单元来在每个电源单元上施加不同的单元电压，根据控制线的电压值以字线为单位切换各电源单元的切换机构，在各字线上分别施加电荷存储栅极电压或者电荷存储禁止栅极电压，由此，将电荷存储禁止栅极电压值或位线电压值在每个字线列上能够自由地设定成可抑制干扰发生的电压值。多个电源单元与行方向上共用的控制线相连接，因此不必在每个字线列上设置独立的行方向地址解码器，能够实现小型化。
【专利说明】非易失性半导体存储装置

【技术领域】
[0001]本申请涉及非易失性半导体存储装置，尤其涉及能够对例如在以矩阵状配置的多个存储单元晶体管(以下，简称为存储单元)中的规定存储单元写入数据的非易失性半导体存储装置。

【背景技术】
[0002]现有技术中，作为非易失性半导体存储装置公开了例如通过根据量子隧道效应在存储单元的电荷存储层内存储电荷而写入数据的非易失性半导体存储装置(例如，参考专利文献I和非专利文献I)。在这里，图13示出现有的非易失性半导体存储装置501，该装置具有如下结构:包括例如行方向(左右方向)上排列的多个P型存储槽W503a、W503b、W503c、W503d,在各P型存储槽W503a?W503d上多个存储单元C分别以矩阵状形成。另夕卜，在该非易失性半导体存储装置501上，在列方向(上下方向)上以等间隔配置向行方向延伸的多个共用字线502a、502b、502c、502d、502e、502f，并且各共用字线502a?502f和各P型存储槽W503a?W503d交叉。
[0003]在各共用字线502a?502f上连接有多个存储单元C，该多个存储单元C在多个P型存储槽W503a?W503d上排列于同一行上，在同一行上排列的所有存储单元C的各控制栅极上能够施加规定的栅极电压。另外，在各P型存储槽W503a?W503d上，设置有向列方向延伸的多个第一位线LI和同样地向列方向延伸的多个第二位线L2。
[0004]各P型存储槽W503a?W503d具有如下结构:将一个第一位线LI和与该第一位线LI相邻的第二位线L2作为一对，在并行的第一位线LI和第二位线L2间并列配置有多个存储单元C。实际上，各存储单元C的一端与第一位线LI连接，另一端与第二位线L2连接，通过第一位线LI和第二位线L2向各存储单元C的一端和另一端上能够施加例如写入电压或者写入禁止电压。
[0005]顺便说一下，所有存储单元C的结构都相同，由半导体基板为P型存储槽W503a?W503d的N信道型组成。另外，各存储单元C包括例如半导体基板(P型存储槽W503a)上以规定间隔设置而形成的一端和另一端之间的信道区域，在该信道区域上通过隧道绝缘层依次层压电荷存储层、层间绝缘层和控制栅极。在具有这种结构的存储单元C中，通过在一端和另一端上施加的电压和在控制栅极上施加的电压之间的电压差，电荷被注入到电荷存储层中，由此能够写入数据，或者由于存储于电荷存储层的电荷脱离而可擦除数据。
[0006]这样，在具有这种存储单元C的非易失性半导体存储装置501中，通过调节分别在第一位线LI或第二位线L2、共用字线502a?502f、P型存储槽W503a?W503d上施加的电压值，能够对规定存储单元写入相应的数据，或者能够从规定存储单元C读取数据，或者能够擦除已在存储单元C中写入的数据。
[0007]在这里，图13示出在多个存储单元C中，仅对配置在第一列的P型存储槽W503a的第一行第一列的存储单元C写入数据，而对其它的存储单元C不写入数据时的各部分的电压值。顺便说一下，为了便于说明，将数据被写入的存储单元C称之为选择存储单元Cl，数据未被写入的存储单元C称之为非选择存储单元C2。另外，将与选择存储单元Cl连接的共用字线502a称之为选择共用字线515，同样地将与选择存储单元Cl连接的第一位线LI和第二位线L2称之为选择第一位线Lla和选择第二位线L2a，另一方面，将仅连接有非选择存储单元C2的共用字线502b、502c、502d、502e、502f称之为非选择共用字线516，同样地将仅连接有非选择存储单元C2的第一位线LI和第二位线L2分别称之为非选择第一位线Lib、Llc和非选择第二位线L2b、L2c。
[0008]此时，在各P型存储槽W503a?W503d上分别施加有OV电压。在这里，首先着重说明配置有选择存储单元Cl的P型存储槽W503a(以下，简称为选择字节)，接着着重说明仅配置有非选择存储单元C2的P型存储槽W503b?W503d(以下，简称为非选择字节)。实际上，在配置有选择共用字线515的选择行中，在选择共用字线515上施加12V的写入栅极电压，在选择第一位线La和选择第二位线L2a上分别施加OV的写入电压。由此，在选择存储单元Cl中，能够从选择共用字线515向控制栅极施加12V的写入栅极电压，能够从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压。由此，选择存储单元Cl由于控制栅极和信道区域之间的电压差变大而发生量子隧道效应，因此电荷被注入到电荷存储层中，从而可能成为数据被写入的状态。
[0009]另外,此时,在选择字节中，向非选择第一位线Llb和非选择第二位线L2b上施加有作为中间电压的6V的写入禁止电压。由此，在选择字节中，与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2上虽然从选择共用字线515向控制栅极施加有12V的写入栅极电压，但是由于从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加有6V的写入禁止电压，因此，控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，因此电荷不会被注入到电荷存储层中，从而可能成为数据无法被写入的状态。这样，在选择字节和选择行交叉的第一区域AR501中，可能成为仅在选择存储单元Cl中数据被写入，在其它的非选择存储单元C2中数据无法写入的状态。
[0010]另一方面，在非选择行中，在非选择共用字线516上施加有OV的写入禁止栅极电压。由此，在选择字节和非选择行交叉的第二区域AR502中，在与选择第一位线Lla和选择第二位线L2a连接的非选择存储单元C2中，虽然从选择第一位线Lla和选择第二位线L2a向一端和另一端施加有OV的写入电压,但是由于从非选择共用字线516向控制栅极施加OV的写入禁止栅极电压，因此，控制栅极和信道区域之间变成相同电压，结果，不发生量子隧道效应，因此电荷不会被注入到电荷存储层中，从而可能成为数据无法被写入的状态。
[0011 ] 另外，在第二区域AR502中，在与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单兀C2中，从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加6V的写入禁止电压，并且，从非选择共用字线516向控制栅极施加OV的写入禁止栅极电压，因此，控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，因此电荷不会被注入到电荷存储层中，从而可能成为数据无法被写入的状态。
[0012]接着，关注非选择字节。此时，在非选择字节中，在非选择第一位线Llc和非选择第二位线L2c上施加有12V的写入禁止电压。由此，在非选择字节和选择行交叉的第三区域AR503的各非选择存储单元C2中，虽然从选择共用字线515向控制栅极施加有12V的写入栅极电压，但是由于从非选择第一位线Llc和非选择第二位线L2c向一端和另一端施加12V的写入禁止电压，因此，控制栅极和信道区域之间变成相同电压，结果，不会发生量子隧道效应，因此电荷不会被注入到电荷存储层中，从而可能成为数据无法被写入的状态。
[0013]另外，在非选择行和非选择字节交叉的第四区域AR504的各非选择存储单元C2中，从非选择共用字线516向控制栅极施加有OV的写入禁止栅极电压，并且从非选择第一位线Llc和非选择第二位线L2c向一端和另一端施加12V的写入禁止电压，由此，导致控制栅极侧的电压值变得比信道区域侧的电压值小，结果，不会发生量子隧道效应，因此电荷不会被注入到电荷存储层中，从而可能成为数据无法被写入的状态。
[0014]这样，在非易失性半导体存储装置501中，通过调节在共用字线502a?502f、第一位线LI和第二位线L2上施加的各电压值，能够在以矩阵状配置的多个存储单元C中仅对规定的选择存储单元Cl写入数据。
[0015]现有技术文献
[0016]专利文献
[0017]专利文献1:特开昭60-95794号公报
[0018]非专利文献
[0019]非专利文献1:1EICE TRANS.ELECTRON.，VOL.E84-C, N0.62001 (Figl3)


【发明内容】

[0020]但是，在具有这种结构的非易失性半导体存储装置501中，由于选择字节和非选择字节中使用共用的共用字线502a?502f，因此，施加在选择共用字线515上的12V的写入栅极电压也会被施加到配置在非选择字节的第三区域AR503的同一行的各非选择存储单元C2上。因此，如上所述，在该非易失性半导体存储装置501中，通过向第三区域AR503的非选择第一位线Llc和非选择第二位线L2c上也施加12V的改写禁止电压，由此在第三区域AR503中的非选择存储单元C2中不让电荷注入到电荷存储层中。
[0021]但是，在非选择字节的第三区域AR503中，即使在选择共用字线515和非选择第一位线Llc和非选择第二位线L2c上施加12V的改写禁止电压，由于在各P型存储槽W503b?W503d上施加有OV的电压，因此，P型存储槽W503b?W503d的电压值也会变为比选择共用字线515、非选择第一位线Llc和非选择第二位线L2c的电压值低。因此存在以下问题:在第三区域AR503中，如果在第一区域AR501中，对选择存储单元Cl反复进行数据的写入动作，则由于P型存储槽W503b?W503d之间产生的电压差而在非选择存储单元C2的电荷存储层上会注入并不企图的电荷，这可能会发生电荷存储层的电荷存储状态变动的现象(以下，将该现象称之为干扰)。
[0022]另外，还存在以下问题:在该非易失性半导体存储装置501中，由于配置在非选择字节的非选择第一位线Llc和非选择第二位线L2c上施加有12V的写入禁止电压，因此，在非选择行中施加OV的写入禁止栅极电压的非选择共用字线516和施加12V的写入禁止电压的非选择第一位线Llc和非选择第一位线L2c交叉的第四区域AR504中电压差变大，结果，在第四区域AR504的各非选择存储单元C2中也发生干扰。
[0023]这样，在非易失性半导体存储装置501中，不仅在第三区域AR503，而且在第四区域AR504的各非选择存储单元C2中也会发生干扰，因此如果共用字线502a?502f的条数变多，并且在选择字节中能够写入数据的存储单元C的数量增多，则在选择字节中对选择存储单元Cl的数据写入次数也会相应地增多，因此，相应地在非选择字节中无法进行数据改写的非选择存储单元中经常会发生干扰。
[0024]在该非易失性半导体存储装置501中，如果在非选择字节中反复发生这种干扰，则会发生弱写入动作或弱擦除动作，结果，在非选择字节中，各非选择存储单元的阈值电压发生变动，最终会导致数据消失。因此，尤其是如改写单位为I字节的作为较小的EEPROM来发挥作用的非易失性半导体存储装置501中，希望写入数据时能够抑制非选择存储单元C2中发生干扰。
[0025]而作为解决这种干扰问题的非易失性半导体存储装置也可以考虑以下装置:例如将字线上施加栅极电压的行方向地址解码器分别设置在每个选择字节和非选择字节上，通过使各行方向地址解码器独立地动作，在各字节上分别施加适合的栅极电压，由此通过地址解码器使这些选择字节和非选择字节完全隔离。
[0026]这种非易失性半导体存储装置不受在选择字节中在选择字线上施加12V的写入栅极电压的行方向地址解码器的约束，通过与之不同的行方向地址解码器在非选择字节的各非选择字线上能够分别施加低电压的写入禁止栅极电压。并且，在该非易失性半导体存储装置中，由于将非选择第一位线和非选择第二位线的写入禁止电压的电压值或P型存储槽的电压值也能够设定成与低电压的写入禁止栅极电压相同的电压值，因此，能够抑制非选择字节的非选择存储单元的干扰。
[0027]但是，在这种非易失性半导体存储装置中，需要在每个选择字节和非选择字节上分别设置独立的行方向地址解码器，因此相应地电子结构会变复杂，由此存在难以实现小型化的问题。
[0028]因此，本发明是考虑上述问题而做出的，其目的在于提供一种既能实现小型化，又比现有技术更好地抑制干扰发生的非易失性半导体存储装置。
[0029]解决这种课题的本发明的权利要求1是一种非易失性半导体存储装置，该装置包括:多个字线，以矩阵状形成，其中被施加电荷存储栅极电压或者电荷存储禁止栅极电压中的任一个电压；多个存储单元，与所述各字线相连接；位线，向所述多个存储单元施加选择性电压，其中，通过施加到所述字线上的所述电荷存储栅极电压与施加到所述位线上的电压之间的电压差，能够将电荷存储于所述多个存储单元中的选择存储单元上，其特征在于，包括:电源单元，设置在每个字线列上；共用配线，设置在每个字线行上，各所述共用配线以所述字线行为单位，将规定的共用电压施加到各所述电源单元上，在各所述电源单元上设置有:切换机构，设置在每个所述字线上，使所述字线与所述共用配线相连接；单元配线，根据在所述字线列上是否具有所述选择存储单元的情况，在所述电源单元内的各所述切换机构上一律施加不同的单元电压，根据施加到每个所述电源单元上的所述单元电压与所述共用电压之间的电压差，使各所述电源单元的所述切换机构进行导通和截止动作，由此，通过所述电源单元，在各所述字线上分别施加所述电荷存储栅极电压或者所述电荷存储禁止栅极电压。
[0030]根据本发明的第一实施方式(图1)、第二实施方式(图2)、第三实施方式(图4)、第四实施方式(图6)、第五实施方式(图7)、第六实施方式(图8)、以及第七实施方式(图9)中，在电源单元中、与具有选择存储单元的选择字线相连接的选择电源单元中，通过NMOS开关呈截止状态、源极上施加有电荷存储栅极电压的PMOS开关呈导通状态，由此从该PMOS开关的漏极向选择字线施加电荷存储栅极电压。
[0031]另外，在第一实施方式(图1)、第二实施方式(图2)、第三实施方式(图4)、第四实施方式(图6)、第五实施方式(图7)、以及第六实施方式(图8)中，从单元配线向PMOS开关的源极施加电荷存储栅极电压，另一方面，在第七实施方式(图9)中，从共用配线向PMOS开关的源极上施加电荷存储栅极电压。
[0032]另外，根据本发明的第一实施方式(图1)、第二实施方式(图2)、第三实施方式(图4)、第四实施方式(图6)、第五实施方式(图7)、第六实施方式(图8)、以及第七实施方式(图9)中，在电源单元中，在与具有选择存储单元的选择字线连接的选择单元中，在仅配置有非选择存储单元的非选择字线上施加电荷存储禁止栅极电压时，PMOS开关呈截止状态，在源极上施加电荷存储禁止栅极电压的NMOS开关呈导通状态，由此从NMOS开关的漏极向非选择字线施加电荷存储禁止栅极电压。
[0033]另外，在第一实施方式(图1)、第二实施方式(图2)、第三实施方式(图4)、第四实施方式(图6)、第五实施方式(图7)、以及第六实施方式(图8)中，从单元配线向NMOS开关的源极施加电荷存储禁止栅极电压，另一方面，在第七实施方式(图9)中，从共用配线向NMOS开关施加电荷存储禁止栅极电压。
[0034]进一步，根据本发明的第三实施方式(图4)、第四实施方式(图6)、第五实施方式(图7)、第六实施方式(图8)、以及第七实施方式(图9)中，在电源单元中，在只具有仅配置非选择存储单元的非选择字线的非选择电源单元中，在源极上施加电荷存储禁止栅极电压的辅助开关呈导通状态，由此从辅助开关的漏极向非选择字线上施加电荷存储禁止栅极电压。
[0035]另外，第三实施方式(图4)、第五实施方式(图7)、第六实施方式(图8)、以及第七实施方式(图9)中，辅助开关为辅助NMOS开关，另一方面，在第四实施方式(图6)中，辅助开关为辅助PMOS开关。另外，在上述实施方式中，能够从单元配线向辅助开关施加电荷存储禁止栅极电压。
[0036]根据在本发明，根据在字线列上是否具有选择存储单元，在每个电源单元上施加不同的单元电压，并且基于所述单元电压和共用电压的电压差，使各电源单元的切换机构以字线单位进行导通和截止动作，由此，能够通过电源单元在每个字线上施加电荷存储栅极电压或者电荷存储禁止栅极电压，这样，不受在一个字线列上施加的电压的约束，在其它字线列中，能够将电荷存储禁止栅极电压的电压值或位线的电压值自由地设定成例如能够抑制干扰发生的电压值。
[0037]另外，根据本发明，多个电源单元通过共用配线连接，通过调节共用配线上施加的共用电压，使各电源单元的切换机构进行截止和导通动作，从所有字线中能够选择性地决定选择字线，因此，没必要在每个字线列上设置分别独立的行方向地址解码器，同现有技术一样能够实现小型化。这样，本发明的非易失性半导体存储装置能够实现小型化的同时，又比现有技术更能抑制干扰的发生。

【专利附图】

【附图说明】
[0038]图1为示出根据第一实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0039]图2为示出根据第二实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0040]图3为示出根据第二实施方式的非易失性半导体存储装置的电路结构和擦除数据时的各部分的电压值的电路图；
[0041]图4为示出根据第三实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0042]图5为示出根据第三实施方式的非易失性半导体存储装置的电路结构和擦除数据时的各部分的电压值的电路图；
[0043]图6为示出根据第四实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0044]图7为示出根据第五实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0045]图8为示出根据第六实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0046]图9为示出根据第七实施方式的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图；
[0047]图10为示出周边NMOS晶体管和各种NMOS开关的耐压结构的侧面截面图；
[0048]图11为示出周边NMOS开关的其它耐压结构的侧面截面图；
[0049]图12为示出利用现有的混载芯片和本发明的非易失性半导体存储装置的混载芯片结构的概略图；
[0050]图13为示出现有的非易失性半导体存储装置的电路结构和写入数据时的各部分的电压值的电路图。
[0051]附图标号说明
[0052]1、21、27、31、38、41、51、55、61非易失性半导体存储装置
[0053]2 单元列
[0054]4,34,44,64,78 电源单元
[0055]5a、5b第一电源线(单元配线)
[0056]6a,6b第二电源线(单元配线)
[0057]7a、7b、45a、45b辅助MOS电源线(辅助切换电源线)
[0058]8a,8b,8c,8d,69a,69b,69c,69d PMOS 开关(切换机构)
[0059]9a,9b,9c,9d,70a,70b,70c,70d NMOS 开关(切换机构)
[0060]15 字线
[0061]36a、36b、36c、36d、71a、71b、71c、71d 辅助 NMOS 开关(辅助开关)
[0062]46a,46b,46c,46d 辅助 PMOS 开关(辅助开关)
[0063]C存储单元
[0064]C1、C3选择存储单元
[0065]C2、C4非选择存储单元
[0066]LI第一位线(位线)
[0067]L2第二位线(位线)
[0068]PGa, PGb、PGc、PGd共用PMOS控制线(共用配线)
[0069]NGa、NGb、NGc、NGd共用NMOS控制线(共用配线)
[0070]67a、67b、67c、67d共用电源线(共用配线)
[0071]VPa、VPb PMOS电源线(单元配线)
[0072]VNa, VNb NMOS 电源线(单元配线)
[0073]PW2 P型存储槽(存储单元)
[0074]NW2 N型存储槽(存储槽)

【具体实施方式】
[0075]下面参照附图详细说明本发明的实施方式。
[0076](I)第一实施方式
[0077](1-1)非易失性半导体存储装置的整体结构
[0078]在与图13对应的部分用相同符号表不的图1中，I表不本发明的非易失性半导体存储装置，该装置具有由相同结构的多个单元列2在行方向(左右方向)上排列而配置的结构。在这里，多个单元列2的结构都相同，因此，下面着重说明第一列的单元列2。此时，在单元列2上依次配置有N型槽NW1、P型槽PWl以及P型存储槽PW2，在N型槽NWl和P型槽PWl上形成电源单元4，在作为存储槽的P型存储槽PW2上以矩阵状形成有多个存储单元C0
[0079]在电源单元4中，在N型槽NWl上形成有向列方向(上下方向)延伸的第一电源线5a，在列方向上沿着第一电源线5a以规定间隔设置有多个PMOS开关8a、8c、…。在PMOS开关8a、8c、…中，源极与第一电源线5a连接，漏极与后述的字线15连接，通过导通开关，将从第一电源线5a向源极施加的写入栅极电压或写入禁止栅极电压等，能够从漏极向字线15施加。
[0080]另外，在电源单元4中，在P型槽PWl上形成有同样向列方向延伸的第二电源线6a，沿着第二电源线6a向列方向以规定间隔设置有与PMOS开关8a、8c、…成对的NMOS开关9a、9c、…。NMOS开关9a、9c、…中，源极与第二电源线6a连接,漏极与后述的字线15连接，通过导通开关，能够将从第二电源线6a被施加于源极的写入禁止栅极电压等从漏极向字线15施加。
[0081]在单元列2的P型存储槽PW2中，与PMOS开关8a、8c、…和NMOS开关9a、9c、...的对相应地设置有多个字线15，沿着各字线15分别形成有多个(该情况下为两个)的存储单元C。实际上，在P型存储槽PW2中，向行方向(左右方向)延伸的多个字线15在列方向上以规定间隔配置。在字线15中，设置于电源单元4的同一行的PMOS开关8a(8c、…)和NMOS开关9a(9c、…)的漏极和配置于P型存储槽的同一行的存储单元C的控制栅极连接。由此，各字线15按照下述方式构成:能够将从PMOS开关8a、8c、…或者NMOS开关9a、9c、…中任意一个开关被施加的规定的栅极电压(写入栅极电压或者写入禁止栅极电压)施加到在单元列2内同一行上排列的所有多个存储单元C上。
[0082]另外，在P型存储槽PW2上设置有向列方向延伸的多个第一位线LI和同样地向列方向延伸的多个第二位线L2。实际上，P型存储槽PW2的结构为将一个第一位线LI和与该第一位线LI相邻的第二位线L2作为一对，在并行的第一位线LI和第二位线L2之间并列配置多个存储单元C。在各存储单元C中，一端与第一位线LI连接，另一端与第二位线L2连接，从第一位线LI和第二位线L2能够向一端和另一端施加例如写入电压或者写入禁止电压。
[0083]另外，各存储单元C的结构都相同，其具有如下结构:半导体基板为由P型存储槽PW2构成的N信道型，在P型存储槽PW2 (半导体基板)上以规定间隔设置而形成的一端和另一端之间的信道区域上通过隧道绝缘层依次层压有电荷存储层、层间绝缘层和控制栅极。这样，在存储单元C中，通过在一端和另一端上施加的电压和控制栅极上施加的电压之间的电压差，由于电荷被注入到电荷存储层而写入数据，或者由于存储于电荷存储层的电荷脱离电荷存储层而数据被擦除。
[0084]进一步，在非易失性半导体存储装置I中，列方向上并行地设置有第一MOS电源线VLl和第二 MOS电源线VL2，在第一 MOS电源线VLl上施加有12V的第一控制电压，在第二MOS电源线VL2上施加有OV的第二控制电压。在这里，在第一 MOS电源线VLl和第二 MOS电源线VL2上，在列方向上以规定间隔设置有多个逆变电路11，向行方向延伸的共用PMOS控制线PGa (PGb、PGc、PGd)和与该共用PMOS控制线PGa (PGb、PGc、PGd)成对且同样向行方向延伸的共用NMOS控制线NGa (NGb、NGc、NGd)与各逆变电路11的输出部连接。
[0085]共用PMOS控制线PGa (PGb、PGc、PGd)是以与所有单元列2交叉的方式延设，并与配置在各单元列2的同一行的PMOS开关8a、8b(8c、8d、…)的各栅极连接，能够将从逆变电路11的输出施加到配置在同一行的所有PMOS开关8a、8b(8c、8d、...)的栅极上。由此，例如，与共用PMOS控制线PGa连接的各PMOS开关8a、8b被共用PMOS控制线PGa和第一电源线5a、5b之间的电压差导通和截止动作，当导通时能够将第一电源线5a、5b和字线15电连接。
[0086]另一方面，共用NMOS控制线NGa (NGb、NGc、NGd)也是以与所有单元列2与交叉的方式延设，并与配置在各单元列2的同一行的NMOS开关9a、9b (9c、9d、…)的各栅极连接，能够将从逆变电路11的输出施加到配置于同一行的所有NMOS开关9a、9b(9c、9d、…)的栅极上。由此，例如，与共用NMOS控制线NGa连接的各NMOS开关9a、9b被共用NMOS控制线NGa和第二电源线6a、6b之间的电压差来导通和截止，当导通时能够将第二电源线6a、6b和字线15电连接。
[0087]也就是说，在非易失性半导体存储装置I中，通过导通和截止PMOS开关8a、8b、8c、8d和NMOS开关9a、9b、9c、9d来将第一电源线5a、5b和第二电源线6a、6b的输出施加到规定的字线15上，由此能够调节存储单元C的电压值。通过这种调节，在非易失性半导体存储装置I中，能够只对各P型存储槽PW2上以矩阵状配置的多个存储单元C中、例如第一列的P型存储槽PW2中的选择存储单元Cl的电荷存储层上存储电荷而写入数据。
[0088]另外，在本发明的实施方式中，将选择存储单元Cl的电荷存储层上存储电荷的状态作为写入数据的状态，将电荷没有存储于电荷存储层的状态作为数据被擦除的状态，但是本发明并不局限于此，还可以将电荷没有存储于选择存储单元Cl的电荷存储层的状态作为写入数据的状态，将电荷存储于电荷存储层的状态作为数据被擦除的状态。
[0089](1-2)数据的写入动作
[0090]在这里，图1示出在非易失性半导体存储装置I中，将多个单元列2中配置在第一列的单元列2的第一行第一列的存储单元C作为数据被写入的选择存储单元Cl，其它的单元列2的所有存储单元C作为非选择存储单元C2时的各部分的电压值。另外，在这里，为了便于说明，将配置有选择存储单元Cl的单元列2称之为选择单元列2a，将仅配置有非选择存储单元C2的单元列2称之为非选择单元列2b。另外，将选择单元列2a的电源单元4称之为选择电源单元4a，将非选择单元列2b的电源单元4称之为非选择电源单元4b。
[0091]进一步，在配置有作为共用配线的一对共用PMOS控制线PGa (PGb、PGc、PGd)和共用NMOS控制线NGa(NGb、NGc, NGd)的行中，将配置有选择存储单元Cl的行称之为选择行3a，另一方面，将在行中仅配置有非选择存储单元C2的行称之为非选择行3b。另外，下面，首先着重说明选择单元2a和选择行3a交叉的第一区域AR1，然后再依次说明选择单元2a和非选择行3b交叉的第二区域AR2、非选择单元2b和选择行3a以及非选择行3b交叉的第三区域AR3。
[0092](1-2-1)关于第一区域
[0093]此时，在选择行3a中，通过逆变电路11，在共用PMOS控制线PGa和共用NMOS控制线NGa上，施加有作为共用电压的第二 MOS电源线VL2的OV的第二控制电压。另外，在选择电源单元4a中，在第一电源线5a上作为单元电压施加有12V的写入栅极电压(电荷存储栅极电压)，另一方面，在第二电源线6a上作为单元电压施加有OV的写入禁止栅极电压(电荷存储禁止栅极电压)。另外，在该选择单元列2a中，在形成有第一电源线5a的N型槽NWl上施加与第一电源线5a的电压值相同的12V的电压，另一方面，在形成有第二电源线6a的P型槽PWl上施加有与第二电源线6a的电压值相同的OV的电压。
[0094]由此，配置在选择单元列2a的选择行3a的PMOS开关8a由于从共用PMOS控制线PGa向栅极施加OV的第二控制电压、且从第一电源线5a向源极施加12V的写入栅极电压而呈导通的状态，因此，能够将该12V的写入栅极电压从漏极施加到选择字线(与选择存储单元Cl连接的字线15) 15a上。
[0095]对此，在选择单元列2a的选择行3a中，与PMOS开关8a成对的NMOS开关9a由于从共用NMOS控制线NGa向栅极施加OV的第二控制电压、且从第二电源线6a向源极施加OV的写入禁止栅极电压而呈截止的状态，因此能够阻断该OV的写入禁止栅极电压。这样，该第一区域ARl的选择字线15a上通过PMOS开关8a能够施加12V的写入栅极电压。
[0096]在这里，选择单元2a的P型存储槽PW2上施加有OV的电压，另外，选择第一位线Lla和选择第二位线L2a上施加有OV的写入电压。由此，在与选择第一位线Lla和选择第二位线L2a连接的选择存储单元Cl中，从PMOS开关8a通过选择字线15a向控制栅极上施加12V的写入栅极电压，且从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压。这样，选择存储单元Cl中控制栅极的电压值变得比信道区域的电压值大得多，结果，发生量子隧道效应，由此电荷能够从信道区域被注入到电荷存储层中。
[0097]对此，在第一区域ARl的非选择存储单元C2中，虽然从PMOS开关8a通过选择字线15a向控制栅极施加12V的写入栅极电压，但是由于从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加有6V的写入禁止电压，因此，控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中。这样，在第一区域ARl中，通过导通PMOS开关8a，将高电压的写入栅极电压施加到选择字线15a上，由此在与该选择字线15a连接的选择存储单元Cl中能够向电荷存储层注入电荷。
[0098](1-2-2)关于第二区域
[0099]接着，下面着重说明选择单元列2a和非选择行3b交叉的第二区域AR2。在这里，仅配置有非选择存储单元C2的非选择行3b中，通过逆变电路11，作为共用电压将第一 MOS电源线VLl的12V的第一控制电压被施加到共用PMOS控制线PGb (PGc、PGd)和共用NMOS控制线NGb (NGc,NGd)上。由此，例如配置在选择单元列2a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极施加12V第一控制电压、且从第一电源线5a向源极施加12V的写入栅极电压而呈截止状态，因此能够阻断该12V的写入栅极电压。
[0100]另一方面，在选择单元列2a的非选择行3b中，与PMOS开关成对的NMOS开关9c由于从共用NMOS控制线NGb向栅极施加12V的第一控制电压、且从第二电源线6a向源极施加OV的写入禁止栅极电压而呈导通的状态，因此能够将OV的写入禁止栅极电压施加到第二区域AR2的非选择字线(只连接有非选择存储单元C2的字线15)上。这样，第二区域AR2的非选择字线15c上通过NMOS开关9c能够施加OV的写入禁止栅极电压。
[0101]由此，在第二区域AR2中，与选择第一位线Lla和选择第二位线L2a连接的非选择存储单元C2中，虽然从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压，但是由于通过NMOS开关9c从非选择字线15c向控制栅极施加OV的写入禁止栅极电压，因此控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0102]另外，在第二区域AR2中，在与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2中，也是由于从非选择字线15c通过NMOS开关9c向控制栅极施加OV的写入禁止栅极电压、且从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加6V的写入禁止电压，因此控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中。这样，在第二区域AR2中，通过导通NMOS开关9c，向非选择字线15c施加低电压的写入禁止栅极电压，因此在与非选择字线15c连接的非选择存储单元C2中，电荷不会被注入到电荷存储层中。
[0103](1-2-3)关于第三区域
[0104]接着，下面着重说明非选择单元列2b的第三区域AR3。此时，在非选择电源单元4b中，第一电源线5b和第二电源线6b上施加有6V的写入禁止栅极电压(电荷存储禁止栅极电压)。另外，在该非选择单元列2b中，形成第一电源线5b的N型槽NWl上施加有12V的电压，另一方面，形成第二电源线6b的P型槽PWl上施加有OV的电压。在这里，在非选择单元列2b的选择行3a中，通过逆变电路11，第二 MOS电源线VL2的OV的第二控制电压被施加到共用PMOS控制线PGa和共用NMOS控制线NGa上。
[0105]由此，非选择单元列2b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极施加OV的第二控制电压、且从第一电源线5b向源极施加6V的写入禁止栅极电压而呈导通状态，由此能够从漏极向非选择字线15b施加6V的写入禁止栅极电压。
[0106]另一方面，在非选择单元列2b的选择行3a中，与PMOS开关3b成对的NMOS开关9b由于从共用NMOS控制线NGa向栅极线施加OV的第二控制电压，且从第二电源线6b向源极施加6V的写入禁止栅极电压而呈截止状态，由此能够阻断6V的写入禁止栅极电压。这样，配置在第三区域AR3的选择行3a的非选择字线15b上通过PMOS开关8b能够施加6V的写入禁止栅极电压。
[0107]在这里，在该非选择单元列2b中，非选择第一位线Llc和非选择第二位线L2c上施加6V的写入禁止电压。由此，配置在第三区域AR3的选择行3a的非选择存储单元C2中，通过PMOS开关8b从非选择字线15b向控制栅极施加6V的写入禁止栅极电压、且从非选择第一位线Llc和非选择第二位线L2c向一端和另一端上也施加6V的写入禁止电压，因此控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0108]接着，关注第三区域AR3的非选择行3b。此时，在非选择行3b中，通过逆变电路11，第一 MOS电源线VLl的12V的第一控制电压被施加到共用PMOS控制线PGb和共用NMOS控制线NGb上。由此，非选择单元列2b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGb向栅极施加12V的第一控制电压，且从第一电源线5b向源极施加6V的写入禁止栅极电压而呈截止状态，由此能够阻断6V的写入禁止栅极电压。
[0109]对此，在非选择单元列2b的非选择行3b中，与该PMOS开关8d成对的NMOS开关9d由于从共用NMOS控制线NGb向栅极线施加12V的第一控制电压、且从第二电源线6b向源极施加6V的写入禁止栅极电压而呈导通状态，由此能够从漏极向非选择字线15d施加6V的写入禁止栅极电压。这样，配置在第三区域AR3的非选择行3b的非选择字线15d中，通过NMOS开关9d能够施加6V的写入禁止栅极电压。
[0110]这样，配置在第三区域AR3的非选择行3b的非选择存储单元C2中，从NMOS开关9d通过非选择字线15d向控制栅极施加6V的写入禁止栅极电压，且从非选择第一位线Llc和非选择第二位线L2c向一端和另一端施加6V的写入禁止电压，因此控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0111]这样，与选择电源单元4a上设置的第一电源线5a和第二电源线6a另行地在非选择电源单元4b中设置有独立的第一电源线5b和第二电源线6b，与向相邻的第一区域ARl施加的12V的写入栅极电压另行地，向第三区域AR3的选择行3a和非选择行3b的各非选择字线15b、15d施加6V的写入禁止栅极电压。这样，第三区域AR3不受选择单元列2a的约束，能够将向非选择字线15b、15d施加的写入禁止栅极电压、向非选择第一位线Llc和非选择第二位线L2c施加的写入禁止电压和向P型存储槽PW2施加的电压都设置成相同的6V的电压。
[0112](1-3)动作和效果
[0113]在以上的结构中，非易失性半导体存储装置I包括以矩阵状形成的多个字线15、与各字线15连接的多个存储单元C、能够向多个存储单元C施加选择性电压的第一位线LI和第二位线L2、与各字线列相对应地分别设置的多个电源单元4，在每个字线15上呈一对的PMOS开关8a(8b、8c、8d、…)和NMOS开关9a (9b、9c、9d、…)分别设置在各电源单元4上。
[0114]另外，在该非易失性半导体存储装置I中，以字线行单位设置有PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd，通过共用PMOS控制线PGa (PGb)向同一行的PMOS开关8a、8b (8c、8d)施加第一 PMOS控制电压或者第二 PMOS控制电压，通过共用NMOS控制线NGa(NGb)向同一行的NMOS开关9a、9b(9c、9d)施加第一 NMOS控制电压或者第二 NMOS控制电压。
[0115]进一步，在该非易失性半导体存储装置I中，在各电源单元4上分别设置有被施加写入栅极电压或者写入禁止栅极电压的第一电源线5a、5b、被施加写入禁止栅极电压的第二电源线6a、6b,第一电源线5a、5b通过各PMOS开关8a、8c、...(8b、8d、...)与字线15连接，第二电源线6a、6b通过各NMOS开关9a、9c、…(9b、9d、…)与字线15连接。
[0116]并且，在该非易失性半导体存储装置I中，当写入数据时，在每个电源单元4中，通过共用PMOS控制线PGa?PGd和第一电源线5a (5b)的电压差使PMOS开关8a、8c、…(8b、8d、…)导通和截止，且通过共用NMOS控制线NGa?NGd和第二电源线6a (6b)的电压差使各NMOS开关9a、9c、…(9b、9d、…)也导通和截止，由此向每个P型存储槽PW2上分别施加写入栅极电压或者写入禁止栅极电压。这样，在非易失性半导体存储装置I中，不受向一个字线列上施加的电压的约束，在其它字线列中，将写入禁止栅极电压的电压值或向此时的P型存储槽PW2上施加的电压值、非选择第一位线Llc和非选择第二位线L2c的电压值，分别可以自由地设定成例如能够抑制在非选择存储单元C2中发生干扰的电压值。
[0117]另外，下面如果总结切换机构的动作，则在电源单元4中，连接有具有选择存储单元Cl的选择字线15a的选择电源单元4a中，从第二电源线6a向源极施加写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9a呈截止状态，从第一电源线5a向源极施加写入栅极电压(电荷存储栅极电压)的PMOS开关8a呈导通状态，由此，从PMOS开关8a的漏极向选择字线15a施加写入栅极电压(电荷存储栅极电压)。
[0118]另外，在电源单元4中，连接有具有选择存储单元Cl的选择字线15a的选择电源单元4a中，向仅配置有非选择存储单元C2的非选择字线15c施加写入禁止栅极电压(电荷存储禁止栅极电压)时，从第一电源线5a向源极施加写入栅极电压(电荷存储栅极电压)的PMOS开关Sc呈截止状态，从第二电源线6a向源极施加写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9c呈导通状态，由此从NMOS开关9c的漏极向选择字线15c施加写入禁止栅极电压(电荷存储禁止栅极电压)。
[0119]另外，在电源单元4中，只具有仅配置有非选择存储单元C2的非选择字线的非选择电源单元4b中，当其它列的电源单元中4中具有同将写入栅极电压(电荷存储栅极电压)施加到选择字线15a上的PMOS开关8a共有共用PMOS控制线PGa的PMOS开关8a时，PMOS开关8b呈导通状态，与PMOS开关8b成对的NMOS开关9b呈截止状态，由此，将从第一电源线5b向PMOS开关Sb的源极施加的写入禁止栅极电压(电荷存储禁止栅极电压)从PMOS开关8b的漏极向非选择字线15b施加。
[0120]另外，在电源单元4中，只具有仅配置有非选择存储单元C2的非选择字线的非选择电源单元4b中，当其它列的电源单元中4中具有同将写入禁止栅极电压(电荷存储禁止栅极电压)施加到非选择字线15c上的NMOS开关9c共有共用NMOS控制线NGa的NMOS开关9d时，NMOS开关9d呈导通状态，与NMOS开关9d成对的PMOS开关8d呈截止状态，由此，将从第二电源线6b向NMOS开关9d的源极施加的写入禁止栅极电压(电荷存储禁止栅极电压)从NMOS开关9d的漏极向非选择字线15d施加。由此，在非易失性半导体存储装置I中，能够只对规定位置的存储单元C存储电荷。
[0121]在该实施方式的情况下，在非选择电源单元4b中，不受例如向选择单元列2a的选择字线15a施加的12V的写入栅极电压的约束，能够将向非选择单元列2b的各非选择字线15b、15d施加的写入禁止栅极电压设定成6V的低电压，并且能够进一步将P型存储槽PW2的电压值或非选择第一位线Lie、非选择第二位线L2c的电压值所有都设定成相同的6V的电压，因此，即使选择单元列2a中对选择存储单元Cl反复进行数据的写入动作，但是对非选择单元列2b的各非选择存储单元C2也不会产生影响，能够抑制干扰的发生。
[0122]另外，在非易失性半导体存储单元I中，虽然在每个电源单元4上分别设置作为单元配线的第一电源线5a、5b和第二电源线6a、6b，但是由于各电源单元4之间通过共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd连接，因此，通过调节向这些共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd施加的电压值，使PMOS开关8a、8c、…(8b、8d、…)和NMOS开关9a、9c、…(9b、9d、…)进行导通和截止动作，由此能够从所有字线15中选择性地决定选择字线15a。这样，在每个字线列(每个P型存储槽PW2)上没有必要设置分别独立的行方向地址解码器，由此同现有技术一样能够实现小型化。
[0123](2)第二实施方式
[0124](2-1)数据的写入动作
[0125]在同图1对应的部分用相同符号表不的图2中，21表不第二实施方式的非易失性半导体存储装置，第二实施方式与第一实施方式的非易失性半导体存储装置I的区别在于，在第二实施方式的非易失性半导体存储装置中替代图1中示出的第一 MOS电源线VLl和第二 MOS电源线VL2而设置了第一 PMOS电源线VL3以及第二 PMOS电源线VL4和第一NMOS电源线VL5以及第二 NMOS电源线VL6。实际上，非易失性半导体存储装置21具有如下结构:向列方向延设第一 PMOS电源线VL3和第二 PMOS电源线VL4，与第一 PMOS电源线VL3和第二 PMOS电源线VL4并行地同样在列方向延设第一 NMOS电源线VL5和第二 NMOS电源线VL6。
[0126]第一 PMOS电源线VL3和第二 PMOS电源线VL4与多个第一逆变电路24连接，在各第一逆变电路24的输出部分别仅连接有各共用PMOS控制线PGa、PGb、PGc、PGd。各第一逆变电路24按照下述方式设置:在每行上选择第一 PMOS电源线VL3上施加的第一 PMOS控制电压和第二 PMOS电源线VL4上施加的第二 PMOS控制电压中的任意一个电压，并将该电压能够施加到共用PMOS控制线PGa、PGb、PGc、PGd上。
[0127]另外，第一 NMOS电源线VL5和第二 NMOS电源线VL6也与多个第二逆变电路25连接，在各第二逆变电路25的输出部上仅连接有共用NMOS控制线NGa、NGb、NGc, NGd0各第二逆变电路25按照下述方式设置:在每行上选择第一 NMOS电源线VL5上施加的第一 NMOS控制电压和第二 NMOS电源线VL6上施加的第二 NMOS控制电压中的任意一个电压，并将该电压能够施加到共用NMOS控制线NGa、NGb、NGc、NGd上。
[0128]在这里，图2与上述第一实施方式同样地示出在多个存储单元C中将第一列的单元列2的第一行第一列的存储单元C作为写入数据的选择存储单元Cl、将其它的所有单元列2的存储单元C作为非选择存储单元C2时的各部分的电压值。此时，在第一 PMOS电源线VL3上施加有12V的第一 PMOS控制电压，且在第二 PMOS电源线VL4上施加有4V的第二PMOS控制电压。另外，在第一 NMOS电源线VL5上施加有8V的第一 NMOS控制电压，在第二NMOS电源线VL6上施加有OV的第二 NMOS控制电压。
[0129](2-1-1)关于第一区域
[0130]在这里，首先着重说明第一区域AR1，然后依次说明第二区域AR2和第三区域AR3。此时，在选择单元列2a的选择电源单元4a中，在第一电源线5a上施加作为单元电压的12V的写入栅极电压，在其它的第二电源线6a上施加作为单元电压的OV的写入禁止栅极电压。此时，在配置有选择存储单元Cl的选择行3a中，通过与第一 PMOS电源线VL3和第二 PMOS电源线VL4连接的第一逆变电路24，在共用PMOS控制线PGa上施加作为共用电压的第二PMOS电源线VL4的4V的第二 PMOS控制电压。
[0131]由此，配置在选择单元列2a的选择行3a的PMOS开关8a因从共用PMOS控制线PGa向栅极施加4V的第二 PMOS控制电压、且从第一电源线5a向源极施加12V的写入栅极电压而呈导通状态，由此能够从漏极向选择字线15a施加12V的写入栅极电压。
[0132]在这里，在选择单元列2a中，在与选择存储单元Cl连接的选择第一位线Lla和选择第二位线L2a上施加有OV的写入电压，在与非选择存储单元C2连接的非选择第一位线Llb和非选择第二位线L2b上施加有6V的写入禁止电压。由此，在第一区域ARl中，在与第一位线Lla和选择第二位线L2a连接的选择存储单元Cl中，从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压,且通过PMOS开关8a从选择字线15a向控制栅极施加12V的写入栅极电压，因此控制栅极和信道区域之间的电压差变大，结果，发生量子隧道效应，电荷会从信道区域被注入到电荷存储层中。
[0133]另一方面，在第一区域ARl中，在与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2中，虽然通过PMOS开关8a从选择字线15a向控制栅极施加12V的写入栅极电压，但是由于从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加6V的写入禁止电压，因此，控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0134]顺便说一下，此时，在选择行3a中，通过与第一 NMOS电源线VL5和第二 NMOS电源线VL6连接的第二逆变电路25，作为共用电压的第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在选择单元列2a的选择行3a的NMOS开关9a从共用NMOS控制线NGa向栅极施加OV的第二 NMOS控制电压，且从第二电源线6a向一端施加OV的写入禁止栅极电压而呈截止状态，由此能够阻断写入禁止栅极电压。这样，如上所述在第一区域ARl的选择字线15a上通过PMOS开关8a能够施加12V的写入栅极电压。
[0135]这样，根据第二实施方式的非易失性半导体存储装置21，在选择单元列2a的选择行3a中，当导通PMOS开关8a时，在该PMOS开关8a中，能够将施加于栅极的第二 PMOS控制电压(4V)和施加于源极的写入栅极电压(12V)的电压差设定成比第一实施方式低的8V以下的电压。
[0136](2-1-2)关于第二区域
[0137]接着，关注第二单元2a的非选择行3b的第二区域AR2。此时，在仅配置有非选择存储单元C2的非选择行3b中，通过第一逆变电路24，将作为共用电压的第一 PMOS电源线VL3的12V的第一 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd。由此，配置在选择单元列2a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极施加12V的第一 PMOS控制电压、且从第一电源线5a向源极施加12V的写入栅极电压而呈截止状态，由此能够阻断的写入栅极电压。
[0138]此时，在非选择行3b中，通过第二逆变电路25，作为共用电压的第一 NMOS电源线VL5的8V的第一 NMOS控制电压被施加到共用NMOS控制线NGb、NGc, NGd0由此，配置在选择单元2a的非选择行3b的NMOS开关9c由于从共用NMOS控制线NGb向栅极施加8V的第一NMOS控制电压、且从第二电源线6a向源极施加OV的写入禁止栅极电压而呈导通状态，由此能够将OV的写入禁止栅极电压从漏极向非选择字线15C施加。
[0139]这样，根据第二实施方式的非易失性半导体存储装置21，在选择单元列2a的选择行3b中，当导通NMOS开关9c时，在该NMOS开关9c中，能够将施加于栅极的第一 NMOS控制电压(8V)和施加于源极的写入禁止栅极电压(OV)的电压差设定成比第一实施方式低的8V以下的电压。
[0140]在这里，在第二区域AR2中，在与选择第一位线Lla和选择第二位线L2a连接的非选择存储单元C2中，虽然从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压，但是由于通过NMOS开关9c从非选择字线15c向控制栅极同样地施加OV的写入禁止栅极电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0141]另外，在第二区域AR2中，在与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2中也是从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加6V的写入禁止电压、且通过NMOS开关9c从非选择字线15c向控制栅极施加OV的写入禁止栅极电压，因此控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0142](2-1-3)关于第三区域
[0143]接着，关注非选择单元列2b的第三区域AR3。此时，在非选择电源单元列2b的非选择电源单元4b中，第一电源线5b和第二电源线6b上分别施加有6V的写入禁止栅极电压。另外，在选择行3a中，通过第一逆变电路24，第二 PMOS电源线VL4的4V的第二 PMOS控制电压被施加到共用PMOS控制线PGa上。由此，配置在非选择单元列2b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极施加4V的第二 PMOS控制电压、且从第一电源线5b向源极施加6V的写入禁止栅极电压而呈导通状态，由此能够将写入禁止栅极电压从漏极向非选择字线15b施加。
[0144]在这里，在非选择单元列2b中，非选择第一位线Llc和非选择第二位线L2c上施加有6V的写入禁止电压。由此，配置在第三区域AR3的选择行3a的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端上也被施加6V的写入禁止电压，且通过PMOS开关Sb从非选择字线15b向控制栅极被施加6V的写入禁止栅极电压，由此控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0145]另外，配置在非选择单元列2b的选择行3a的NMOS开关9b由于从共用NMOS控制线NGa向栅极被施加OV的第二 NMOS控制电压、且从第二电源线6b向源极被施加6V的写入禁止栅极电压而呈截止状态，由此能够阻断写入禁止栅极电压。这样，在配置在第三区域AR3的选择行3a的非选择字线15b中，通过PMOS开关8b能够施加6V的写入禁止栅极电压。
[0146]另一方面，在非选择行3b中，通过第一逆变电路24，第一 PMOS电源线VL3的12V的第一 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在非选择单元列2b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGB、PGc、PGd向栅极施加12V的第一 PMOS控制电压、且从第一电源线5b向源极施加6V的写入禁止栅极电压而呈截止状态，由此能够阻断写入禁止栅极电压。
[0147]此时，在非选择行3b中，通过第二逆变电路25，第一 NMOS电源线VL5的8V的第一NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，在配置在非选择单元2b的非选择行3b的NMOS开关9d中，由于从共用NMOS控制线NGb (NGc、NGd)向栅极被施加8V的第一 NMOS控制电压，且从第二电源线6b向源极被施加6V的写入禁止栅极电压而呈导通状态，由此能够将写入禁止栅极电压施加到非选择字线15d上。这样，配置在第三区域AR3的非选择行3b的非选择字线15d上通过NMOS开关9d能够被施加6V的写入禁止栅极电压。
[0148]由此，配置在第三区域AR3的非选择行3b的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加6V的写入禁止电压，且通过NMOS开关9d从非选择字线15d向控制栅极被施加6V的写入禁止栅极电压，由此控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0149]这样，在根据第二实施方式的非易失性半导体存储装置21中，在多个存储单元C中可呈下述状态:数据仅写入在第一列的选择单元列2a的选择存储单元Cl中，数据不会写入在除此之外的非选择单元列2b的所有非选择存储单元C2中。
[0150]另外，由于该实施方式的切换机构的动作与上述“(I)第一实施方式”相同，因此在这里省略对其的说明。
[0151](2-2)数据的擦除动作
[0152]接着，下面对非易失性半导体存储装置21中擦除存储单元C的数据时的电压施加进行说明。将与图2对应的部分用相同符号表示的图3示出进行数据的擦除动作的根据第二实施方式的非易失性半导体存储装置27，示出在多个存储单元C中，擦除第一区域ARl的所有存储单元C的数据，不擦除除此之外的所有存储单元C的数据时的各部分的电压值。此时，在第一 PMOS电源线VL3上施加有与数据写入时不同的1V的第一 PMOS控制电压，在第二PMOS电源线VL4上施加有与数据写入时相同的4V的第二 PMOS控制电压。另外，在第一NMOS电源线VL5上施加有与数据写入时相同的8V的第一 NMOS控制电压，在第二 NMOS电源线VL6上施加有与数据写入时相同的OV的第二 NMOS控制电压。
[0153](2-2-1)关于第一区域
[0154]在这里，首先着重说明第一区域AR1，然后依次说明第二区域AR2和第三区域AR3。此时，在配置有擦除数据的存储单元(以下，称之为擦除存储单元)C3的选择单元列2a的选择电源单元4a中，在第一电源线5a上施加有1V的非擦除栅极电压，在其它的第二电源线6a上施加有OV的擦除栅极电压。此时，在选择行3a中，通过与第一 PMOS电源线VL3以及第二 PMOS电源线VL4连接的第一逆变电路24，第一 PMOS电源线VL3的1V的第一 PMOS控制电压被施加到共用PMOS控制线PGa上。由此，配置在选择单元列2a的选择行3a的PMOS开关8a由于从共用PMOS控制线PGa向栅极施加1V的第一 PMOS控制电压、且从第一电源线5a向源极施加1V的非擦除栅极电压而呈截止状态，由此能够阻断非擦除栅极电压。
[0155]另外，在选择行3a中，通过与第一 NMOS电源线VL5和第二 NMOS电源线VL6连接的第二逆变电路25，第一 NMOS电源线VL5的8V的第一 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在选择单元列2a的选择行3a的NMOS开关9a由于从共用NMOS控制线NGa向栅极施加8V的第一 NMOS控制电压、且从第二电源线6a向源极施加OV的擦除栅极电压而呈导通状态，由此能够将擦除栅极电压从漏极施加到选择字线15a上。这样，当擦除数据时，在第一区域ARl的选择字线15a上通过NMOS开关9a能够施加OV的擦除栅极电压。
[0156]在这里，在选择单元列2a中，在形成有多个存储单元C的P型存储槽PW2上施加有1V的电压，在选择第一位线Lld和选择第二位线L2d上施加有1V的擦除电压。由此，在第一区域ARl的各擦除存储单元C3中，能够从选择字线15a向控制栅极被施加OV的擦除栅极电压，且能够从选择第一位线Lld和选择第二位线L2d向一端和另一端施加1V的擦除电压。这样，各擦除存储单元C3中信道区域侧的电压值与控制栅极侧的电压值相比变得很大，存储在电荷存储层内的电荷被吸引到电压高的信道区域，由此电荷从电荷存储层脱离，从而能够擦除数据。
[0157](2-2-2)关于第二区域
[0158]接着，关注选择单元列2a的非选择行3b的第二区域AR2。此时，在配置有数据不被擦除的存储单元(以下，称之为非擦除存储单元)C4的非选择行3b中，通过第一逆变电路24，第二 PMOS电源线VL4的4V的第二 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd0由此，配置在选择单元列2a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极被施加4V的第二 PMOS控制电压、且从第一电源线5a向源极被施加1V的非擦除栅极电压而呈导通状态，由此能够将非擦除栅极电压从漏极施加到非选择字线15c上。
[0159]由此，配置在第二区域AR2的非擦除存储单元C4中，虽然从选择第一位线Lld和选择第二位线L2d被施加1V的擦除电压，但是由于通过PMOS开关Sc从非选择字线15c向控制栅极被施加1V的非擦除栅极电压，因此，控制栅极和信道区域之间的电压变成相同，结果，电荷不会从电荷存储层脱离，从而能够保持电荷存储层内的电荷状态。
[0160]顺便说一下，此时，在非选择行3b中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGb、NGc, NGd上。由此，配置在选择单元列2a的非选择行3b的各NMOS开关9c由于从共用NMOS控制线NGb向栅极被施加OV的第二 NMOS控制电压、且从第二电源线6a向源极被施加OV的擦除栅极电压而呈截止状态，由此能够阻断OV的擦除栅极电压。这样，当擦除数据时，在第二区域AR2的非选择字线15c上通过PMOS开关8c能够被施加1V的擦除栅极电压。
[0161](2-2-3)关于第三区域
[0162]接着，关注非选择单元列2b的第三区域AR3。此时，在非选择单元列2b的非选择电源单元4b中，第一电源线5b和第二电源线6b上分别被施加6V的非擦除栅极电压。在这里，在选择行3a中，通过第一逆变电路24，第一 PMOS电源线VL3的1V的第一 PMOS控制电压被施加到共用PMOS控制线PGa上。由此，配置在非选择单元列2b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极被施加1V的第一 PMOS控制电压、且从第一电源线5b向源极被施加6V的非擦除栅极电压而呈截止状态，由此能够阻断非擦除栅极电压。
[0163]此时，在选择行3a中，通过第二逆变电路25，第一 NMOS电源线VL5的8V的第一NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在非选择单元列2b的选择行3a的NMOS开关9b由于从共用NMOS控制线NGa向栅极被施加8V的第一 NMOS控制电压、且从第二电源线6b向源极被施加6V的非擦除栅极电压而呈导通状态，由此能够将非擦除栅极电压从漏极施加到非选择字线15b上。这样，当擦除数据时，配置在第三区域AR3中的选择行3a的非选择字线15b上通过NMOS开关9b能够施加6V的非擦除栅极电压。
[0164]在这里，在非选择单元列2b中，在非选择第一位线Lle和非选择第二位线L2e上分别施加有6V的非擦除电压。由此，配置在第三区域AR3的选择行3a的非擦除存储单元C4中，能够从非选择第一位线Lle和非选择第二位线L2e向一端和另一端上被施加6V的非擦除电压，且通过NMOS开关9b从非选择字线15b向控制栅极被施加6V的非擦除栅极电压。这样，配置在第三区域AR3的选择行3a的非擦除存储单元C4中控制栅极和信道区域之间电压变成相同，结果，电荷不会从电荷存储层内脱离，因此能够维持电荷存储层内的电荷状态。
[0165]另外，此时，在非选择行3b中，通过第一逆变电路24，第二 PMOS电源线VL4的4V的第二 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在非选择单元列2b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGb向栅极被施加4V的第二PMOS控制电压、且从第一电源线5b向源极被施加6V的非擦除栅极电压而呈导通状态，由此能够将非擦除栅极电压从漏极施加到非选择字线15d上。
[0166]由此，配置在第三区域AR3的非选择行3b的非擦除存储单元C4中，能够从非选择第一位线Lle和非选择第二位线L2e向一端和另一端被施加6V的非擦除电压，且通过PMOS开关8d从非选择字线15d向控制栅极被施加6V的非擦除栅极电压。这样，在第三区域AR3的非选择行3b的非擦除存储单元C4中，控制栅极和信道区域之间电压变成相同，结果，电荷不会从电荷存储层内脱离，因此能够维持电荷存储层内的电荷状态。
[0167]顺便说一下，此时，在选择行3b中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，配置在非选择单元列2b的选择行3a的NMOS开关9b由于从共用NMOS控制线NGb向栅极被施加OV的第二NMOS控制电压、且从第二电源线6b向源极被施加6V的擦除栅极电压而呈截止状态，由此能够阻断擦除栅极电压。这样，当擦除数据时，配置在第三区域AR3的非选择行3b的非选择字线15d上通过PMOS开关8d能够被施加6V的非擦除栅极电压。这样，非易失性半导体存储装置27通过调节各部分的电压值能够只对配置在选择单元列2a的选择行3a的擦除存储单元C3中的数据进行。
[0168](2-3)动作及效果
[0169]在以上的结构中，非易失性半导体存储装置21也能够获得同上述的第一实施方式一样的效果。也就是说，非易失性半导体存储装置21也不受例如选择单元列2a的选择字线15a上被施加的12V的写入栅极电压的约束，能够将被施加到非选择单元列2b的非选择字线15b、15d的写入禁止栅极电压设定成6V，进一步能够将P型存储槽PW2的电压值或非选择第一位线Lie、非选择第二位线L2c的电压值均设定成相同的电压，由此，即使在选择单元列2a中对选择存储单元Cl反复进行数据的写入动作，也能够抑制非选择单元列2b的各非选择存储单元C2的干扰的发生。
[0170]另外，在非易失性半导体存储装置21中，虽然在每个电源单元4中分别设置有第一电源线5a、5b和第二电源线6a、6b,但是各电源单兀4之间通过共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd连接，因此通过调节共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd上被施加的电压值，能够使各电源单元4的PMOS开关8a、8b、8c、8d、…和NMOS开关9a、9b、9c、9d、…导通和截止，从而能够从多个字线15中选择性地决定选择字线15a。这样，非易失性半导体存储装置21也不需要在每个字线列(P型存储槽PW2)分别独立地设置行方向地址解码器，因此同现有技术一样能够实现小型化。
[0171]并且，在根据第二实施方式的非易失性半导体存储装置21中，将第一PMOS电源线VL3或者第二 PMOS电源线VL4的任一个电源线的控制电压(第一 PMOS控制电压或者第二PMOS控制电压)，通过共用PMOS控制线PGa?PGd被施加到各PMOS开关8a、8b、8c、8d、…上，与之另行地，将第一 NMOS电源线VL5或者第二 NMOS电源线VL6的任一个电源线的控制电压(第一 NMOS控制电压或者第二控制电压NMOS控制电压)通过共用NMOS控制线NGa?NGd被施加到各NMOS开关9a、9b、9c、9d、…上。
[0172]这样，在非易失性半导体存储装置21中，通过分离施加到PMOS开关8a、8b、8c、8d、…和NMOS开关9a、9b、9c、9d、…的电源系统，当写入数据时，不受导通和截止PMOS开关8a、8b、8c、8d、…所需的控制电压的约束，能够将导通和截止NMOS开关9a、9b、9c、9d、…的控制电压自由地设定，能够将导通和截止PMOS开关8a、8b、8c、8d、…和NMOS开关9a、9b、9c、9d、…所需的控制电压的最大电压差设定成比第一实施方式低的8V的以下的电压。
[0173]顺便说一下，在根据如图1所示的第一实施方式的非易失性半导体存储装置I中，当例如写入数据或者擦除数据时，在共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd上以满振幅具有12V(12V/0V)的电压差，因此PMOS开关8a、8b、8c、8d、…或NMOS开关9a、9b、9c、9d、…也需要具有对应12V的电压差的耐压结构。具体而言，如果将栅极绝缘膜的允许电场做成7 [MV/cm]，则需要使用将栅极绝缘膜的膜厚度做成18 [nm]以上的PMOS开关 8a、8b、8c、8d、…或 NMOS 开关 9a、9b、9c、9d、…。
[0174]对此，在图2所示的非易失性半导体存储装置21中，当写入数据或擦除数据时，通过将导通和截止PMOS开关8a、8b、8c、8d、…或NMOS开关9a、9b、9c、9d、…时的最大电压差设定成8V以下，能够使用将栅极绝缘膜的膜厚度做到12 [nm]的薄膜化PMOS开关8a、8b、8c、8d、…或 NMOS 开关 9a、9b、9c、9d、…。
[0175]另外，与此同时，在非易失性半导体存储装置21中，第一 PMOS电源线VL3和第二PMOS电源线VL4的驱动电路或第一 NMOS电源线VL5和第二 NMOS电源线VL6的驱动电路的电压的电压差也在8V以下，因此同PMOS开关8a、8b、8c、8d、…或NMOS开关9a、9b、9c、9d、…一样，能够形成使周边电路的栅极绝缘膜的膜厚度也做成薄的晶体管结构。
[0176]另一方面,在NMOS开关9a、9b、9c、9d、…中，虽然能够抑制控制栅极和信道区域之间的电场，但是在与最大电压振幅为12V(写入栅极电压12V-最小写入禁止电压OV =最大电压振幅12V)的字线15连接的晶体管中，需要具有12V的耐压结构。因此，在NMOS开关9a、9b、9c、9d、…中，虽然能够采用薄膜的晶体管，但是要使用在与字线15连接的漏极上设置耐高压结构的晶体管(关于这方面，在后面的“(11)关于NMOS开关的耐压结构”中进行说明)。
[0177]另外，在非选择电源单元4b中，当写入数据时，虽然在形成PMOS开关8b、8d、…的N型槽NWl上被施加12V的电压，但是通过在与PMOS开关8b、8d、…的漏极连接的各非选择字线15b、15d、…上施加电压值稍微高一点的6V的写入禁止栅极电压，由此使PMOS开关8b、8d、…的漏极和N型槽NWl之间的电压差变得比较小的6V，相应地，能够减轻对于PMOS开关8b、8d、…的电压负担，从而能够提高PM0S8b、8d、…的可靠性。
[0178](3)第三实施方式
[0179](3-1)数据的写入动作
[0180]在与图2对应的部分用相同符号表示的图4中，31表示根据第三实施方式的非易失性半导体存储装置，该非易失性半导体存储装置31与上述的根据第二实施方式的非易失性半导体存储装置21的区别在于，不仅设置PMOS开关8a、8c、…(8b、8d、...)和NMOS开关9a、9c、...(9b、9d、…)，而且还在每行上将辅助NMOS开关36a、36c、…(36b、36d、…)设置在各电源单元34上，当写入数据时，在非选择单元列32b中，通过辅助NMOS开关36b、36d、…在各非选择字线15b、15d、…上施加OV的写入禁止栅极电压。
[0181]并且，在根据第三实施方式的非易失性半导体存储装置31中，由于具有这种结构，因此能够将分别导通和截止PMOS开关8a、8c、…(8b、8d、…)和NMOS开关9a、9c、...(9b、9d、…)所需的控制电压的最大电压差设定成比第二实施方式更加低的6V以下。
[0182]在这里，图4示出同上述的根据第二实施方式的非易失性半导体存储装置21 —样，在多个存储单元C中，将第一列的单元列32的第一行第一列的存储单元C作为写入数据的选择存储单元Cl，将其它的所有单元列32的存储单元C作为非选择存储单元C2时的各部分的电压值。此时，在第一 PMOS电源线VL3上虽然被施加同上述第二实施方式一样的12V的第一 PMOS控制电压，但是在第二 PMOS电源线VL4上被施加比上述的第二实施方式高的6V的第二 PMOS控制电压，因此，第一 PMOS控制电压和第二 NMOS控制电压的电压差变成比上述的第二实施方式小的6V。
[0183]由此，在通过第一逆变电路24与第一 PMOS电源线VL3和第二 PMOS电源线VL4连接的共用PMOS控制线PGa?PGd上，通过第一逆变电路24，非选择行3b时被施加12V的第一 PMOS控制电压，另一方面，选择行3a时被施加6V的第二 PMOS控制电压。这样,共用PMOS控制线PGa?PGd的、选择行3a时的和非选择行3b时的电压振幅被设定成6V(也就是说，12V-6V)，由此能够实现电压振幅的小振幅化。由此，在与共用PMOS控制线PGa?PGd连接的PMOS开关8a、8c、...(8b、8d、…)中，能够实现选择行3a和非选择行3b中的栅极的电压振幅的小振幅化，相应地，能够实现栅极绝缘膜的薄膜化。
[0184]对此，在第二 NMOS电源线VL6上，虽然被施加同上述的第二实施方式一样的OV的第二 NMOS控制电压，但是，在第一 NMOS电源线VL5上被施加比上述的第二实施方式低的6V的第一 NMOS控制电压，因此第一 NMOS控制电压和第二 NMOS控制电压的电压差变成比上述的第二实施方式小的6V。
[0185]由此，在通过第二逆变电路25与第一 NMOS电源线VL5和第二 NMOS电源线VL6连接的共用NMOS控制线NGa?NGd上，通过第二逆变电路25，可以非选择行3b时被施加6V的第一 NMOS控制电压,另一方面，选择行3a时被施加OV的第二 NMOS控制电压。这样,共用NMOS控制线NGa?NGd的选择行3a时的和非选择行3b时的电压振幅被设定成6V (也就是说，6V-0V)，由此能够实现电压振幅的小振幅化。由此，在与共用NMOS控制线NGa?NGd连接的NMOS开关9a、9c、…(9b、9d、…)中，能够实现选择行3a和非选择行3b中的栅极的电压振幅的小振幅化，相应地，能够实现栅极绝缘膜的薄膜化。
[0186]在这种结构的基础上，在形成NMOS开关9a、9c、…(9b、9d、…)的P型槽PWl上，与NMOS开关9a、9c、...(9b、9d、...)对应地形成晶体管结构的辅助NMOS开关36a、36c、...(36b、36d、…)。另外,在P型槽PWl上，除了设置有向列方向延伸的第二电源线6a(6b),而且还设置有以与第二电源线6a(6b)并行的方式同样向列方向延伸的辅助MOS电源线7a(7b)。辅助MOS电源线7a(7b)与配置在电源单元34内的各辅助NMOS开关36a、36c^..(36b、36d、…)的控制栅极连接，能够向电源单元34内的辅助NMOS开关36a、36c、…(36b、36d、…)全部施加规定的辅助控制电压。
[0187]实际上，配置在选择单元列32a的辅助NMOS开关36a、36c、…中，能够从辅助MOS电源线7a向栅极被施加OV的辅助控制电压，另一方面，配置在非选择单元列32b的辅助NMOS开关36b、36d、…中，能够从辅助MOS电源线7b向栅极被施加6V的辅助控制电压。另外，在各辅助NMOS开关36a、36c、...(36b、36d、…)中，源极与第二电源线6a(6b)连接，漏极与字线15连接，能够从第二电源线6a^b)向源极被施加写入电压或写入禁止电压。
[0188](3-1-1)关于第一区域
[0189]在这里，首先关注第一区域ARl，在选择单元列32a的选择电源单元34a中，在第一电源线5a上被施加12V的写入栅极电压，在其它第二电源线6a上被施加OV的写入禁止栅极电压。此时，在选择行3a中，通过第一逆变电路24，在共用PMOS控制线PGa上施加作为共用电压的第二 PMOS电源线VL4的6V的第二 PMOS控制电压。
[0190]由此，配置在选择单元列32a的选择行3a的PMOS开关8a由于从共用PMOS控制线PGa向栅极被施加6V的第二 PMOS控制电压，且从第一电源线5a向源极被施加12V的写入栅极电压而呈导通状态，由此能够从漏极向选择字线15a施加12V的写入栅极电压。这样，在第一区域ARl中，与选择第一位线Lla和选择第二位线L2a连接的选择存储单元Cl中，通过从选择第一位线Lla和选择第二位线L2a向一端和另一端被施加OV的写入电压，从选择字线15a向控制栅极被施加12V的写入栅极电压，由此控制栅极和信道区域之间的电压差变大，结果，发生量子隧道效应，由此电荷从信道区域能够被注入到电荷存储层中。
[0191]这样，根据第三实施方式的非易失性半导体存储装置31，在选择单元列32a的选择行3a中，当导通PMOS开关8a时，在该PMOS开关8a中，能够将向栅极被施加的第二 PMOS控制电压m和向源极被施加的写入栅极电压(12V)的电压差设定成比第二实施方式更低的6V以下。
[0192]另外，在第一区域ARl的其它非选择存储单元C2中，与如上述的第一实施方式一样，通过从非选择第一位线Llb和非选择第二位线L2b向一端和另一端施加6V的写入禁止电压，由此即使从选择字线15a向控制栅极被施加12V的写入栅极电压，控制栅极和信道区域之间的电压差也会变小，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中。
[0193]顺便说一下，此时，在选择行3a中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在选择单元列32a的选择行3a的NMOS开关9a由于从共用NMOS控制线NGa向栅极被施加OV的第二 NMOS控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断写入禁止电压。
[0194]另外，此时，在选择单元列32a中，在辅助MOS电源线7a上被施加有OV的辅助控制电压。由此，配置在选择单元列32a的选择行3a的辅助NMOS开关36a由于从辅助MOS电源线7a向栅极被施加OV的辅助控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断写入禁止栅极电压。这样，在第一区域ARl的选择字线15a上通过PMOS开关8a能够被施加12V的写入栅极电压。
[0195](3-1-2)关于第二区域
[0196]接着，关注选择单元列32a的非选择行3b的第二区域AR2。此时，在非选择行3b中，通过第一逆变电路24选择被施加到第一 PMOS电源线VL3的12V的第一 PMOS控制电压，并将该第一 PMOS控制电压施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在选择单元列32a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极被施加12V的第一 PMOS控制电压、且从第一电源线5a向源极被施加12V的写入栅极电压而呈截止状态，由此能够阻断写入栅极电压。
[0197]此时，在非选择行3b中，通过第二逆变电路25，第一 NMOS电源线VL5的6V的第一NMOS控制电压被施加到共用NMOS控制线NGb、NGc, NGd上。由此，配置在选择单元列32a的非选择行3b的NMOS开关9c由于从共用NMOS控制线NGb向栅极被施加6V的第一 NMOS控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈导通状态，因此能够将OV的写入禁止电压从漏极施加到非选择字线15c上。
[0198]由此，在第二区域AR2中，与选择第一位线Lla和选择第二位线L2a连接的非选择存储单元C2中，虽然从选择第一位线Lla和选择第二位线L2a向一端和另一端被施加OV的写入电压，但是由于从非选择字线15c向控制栅极同样被施加OV的写入禁止电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，由此电荷无法从信道区域被注入到电荷存储层中。
[0199]另外，与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2中，从非选择第一位线Llb和非选择第二位线L2b向一端和另一端被施加6V的写入禁止电压，且从非选择字线15c向控制栅极同样被施加OV的写入禁止栅极电压，因此控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中，从而变成无法写入数据的状态。
[0200]并且，在根据第三实施方式的非易失性半导体存储装置31中，选择单元列32a的非选择行3b中导通NMOS开关9c时，在该NMOS开关9c中，能够将向栅极被施加的第一 NMOS控制电压m和向源极被施加的写入禁止栅极电压(OV)的电压差设定成比第二实施方式更加低的6V。
[0201]另外，配置在选择单元列32a的非选择行3b的辅助NMOS开关36c由于从辅助MOS电源线7a向栅极被施加OV的辅助控制电压，且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断写入禁止栅极电压。这样，在第二区域AR2的非选择字线15c上，通过NMOS开关9c能够被施加OV的写入禁止栅极电压。
[0202](3-1-3)关于第三区域
[0203]接着，关注非选择单元列32b的第三区域AR2。此时，在非选择单元列32b的非选择电源单元34b中，在第一电源线5b上被施加6V的截止电压，在其它的第二电源线6b上被施加OV的写入禁止栅极电压。此时，在选择行3a中，通过第一逆变电路24向共用PMOS控制线PGa上施加有第二 PMOS电源线VL4的6V的第二 PMOS控制电压。由此，配置在非选择单元列32b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极被施加6V的第二 PMOS控制电压、且从第一电源线5b向源极被施加6V的截止电压而呈截止状态，由此能够阻断截止电压。
[0204]另外，此时，在选择行3a中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在选择单元列32b的选择行3a的NMOS开关9b由于从共用NMOS控制线NGa向栅极被施加OV的第二 NMOS控制电压、且从第二电源线6b向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断写入禁止栅极电压。
[0205]在这里，在非选择单元列32b中，在辅助MOS电源线7b上施加有6V的辅助控制电压。由此，配置在非选择单元列32b的选择行3a的辅助NMOS开关36b由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈导通状态，因此能够将写入禁止栅极电压从漏极被施加到非选择字线15b上。这样，在第三区域AR3的选择行3a的非选择字线15b上，通过NMOS开关36b能够被施加OV的写入禁止栅极电压。
[0206]此时，该实施方式中，在非选择单元列32b中，在非选择第一位线Llc和非选择第二位线L2c上被施加OV的写入禁止电压，与此相应地在P型存储槽PW2上也被施加OV的电压。由此，配置在第三区域AR3的选择行3a的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加OV的写入禁止电压，且从非选择字线15b向控制栅极被施加OV的写入禁止栅极电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中。
[0207]另一方面，在非选择行3b中，通过第一逆变电路24，第一 PMOS电源线VL3的12V的第一 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在非选择单元列32b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGb向栅极被施加12V的第一 PMOS控制电压、且从第一电源线5b向源极被施加6V的截止电压而呈截止状态，因此能够阻断截止电压。
[0208]另外，此时，在非选择行3b中，通过第二逆变电路25，第一 NMOS电源线VL5的6V的第一 NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，配置在非选择单元列32b的非选择行3b的NMOS开关9d由于从共用NMOS控制线NGb向栅极被施加6V的第一 NMOS控制电压、且从第二电源线6b向源极被施加OV的写入禁止栅极电压而呈导通状态，因此能够将写入禁止栅极电压从漏极被施加到非选择字线15d上。
[0209]进一步，配置在非选择单元列32b的非选择行3b的辅助NMOS开关36d由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压、且从第二电源线6b向源极被施加OV的写入禁止栅极电压而呈导通状态，因此能够将写入禁止栅极电压从漏极被施加到非选择字线15d上，这样，配置在第三区域AR3的非选择行3b的非选择字线15d上，通过NMOS开关9d和辅助NMOS开关36d能够被施加OV的写入禁止栅极电压。
[0210]由此，配置在第三区域AR3的非选择行3b的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加OV的写入禁止电压，且通过NMOS开关9d和辅助NMOS开关36d从非选择字线15d向控制栅极被施加OV的写入禁止栅极电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，由此电荷无法从信道区域被注入到电荷存储层中。
[0211]这样，根据第三实施方式的非易失性半导体存储装置31，在非选择单元列32b的非选择行3b中导通NMOS开关9d、…时,在该NMOS开关9d、…中，能够将施加于栅极的第一NMOS控制电压m和施加于源极的写入禁止栅极电压(OV)的电压差设定成比第二实施方式更加低的6V。另外，在非易失性半导体存储装置31中，在非选择单元列32b中导通辅助NMOS开关36b、36d、…时，在该辅助NMOS开关36b、36d、…中，能够将施加于栅极的辅助控制电压m和施加于源极的写入禁止栅极电压(OV)的电压差设定成6V。
[0212]另外，下面总结切换机构的动作，在电源单元34中，在连接有具有选择存储单元Cl的选择字线15a的选择电源单元34a中，从第二电源线6a向源极被施加有写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9a和辅助NMOS开关36a呈截止状态，从第一电源线5a向源极被施加有写入栅极电压(电荷存储栅极电压)的PMOS开关8a呈导通状态，由此，从PMOS开关8a的漏极向选择字线15a施加写入栅极电压(电荷存储栅极电压)。
[0213]另外，在电源单元34中，在连接有具有选择存储单元Cl的选择字线15a的选择电源单元34a中，在仅配置有非选择存储单元C2的非选择字线15c上施加写入禁止栅极电压(电荷存储禁止栅极电压)时，从第一电源线5a向源极被施加有写入栅极电压(电荷存储栅极电压)的PMOS开关Sc和从第二电源线6a向源极被施加有写入禁止栅极电压(电荷存储禁止栅极电压)的辅助NMOS开关36c呈截止状态，从第二电源线6a向源极被施加有写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9c呈导通状态，由此从NMOS开关9c的漏极向选择字线15c施加写入禁止栅极电压(电荷存储禁止栅极电压)。
[0214]另外，在电源单元34中，只具有仅配置非选择存储单元C2的非选择字线的非选择电源单元34a中，当其它列的电源单元中34中具有同将写入栅极电压(电荷存储栅极电压)施加到选择字线15a上的PMOS开关8a共有共用PMOS控制线PGa的PMOS开关8b时，PMOS开关8b和NMOS开关9b呈截止状态，与此成对的辅助NMOS开关36b呈导通状态，由此，将从第二电源线6b向辅助NMOS开关36b的源极施加的写入禁止栅极电压(电荷存储禁止栅极电压)从辅助NMOS开关36b的漏极施加到非选择字线15b上。
[0215]另外，在电源单元4中，只具有仅配置非选择存储单元C2的非选择字线的非选择电源单元34b中，在其它列的电源单元中34中具有同将写入禁止栅极电压(电荷存储禁止栅极电压)施加到非选择字线15c上的NMOS开关9c共有共用NMOS控制线NGb的NMOS开关9d时，NMOS开关9d和辅助NMOS开关36d呈导通状态，与此成对的PMOS开关8d呈截止状态，由此，将从第二电源线6b向NMOS开关9d和辅助NMOS开关36d的源极施加的写入禁止栅极电压(电荷存储禁止栅极电压)从NMOS开关9d和辅助NMOS开关36d的漏极施加到非选择字线15d上。由此，在非易失性半导体存储装置31中，能够只对规定位置的存储单元C存储电荷。
[0216](3-2)数据的擦除动作
[0217]接着，下面对非易失性半导体存储装置31中擦除存储单元C的数据的情况进行说明。将与图4对应的部分用相同符号表示的图5示出进行数据擦除动作时的根据第三实施方式的非易失性半导体存储装置38，示出在多个存储单元C中，擦除第一区域ARl的所有存储单元C的数据，不擦除其它的所有存储单元C的数据时的各部分的电压值。此时，在第一PMOS电源线VL3上施加有1V的第一 PMOS控制电压，在第二 PMOS电源线VL4上施加有8V的第二 PMOS控制电压。另外，在第一 NMOS电源线VL5上施加有4V的第一 NMOS控制电压，在第二 NMOS电源线VL6上施加有OV的第二 NMOS控制电压。
[0218](3-2-1)关于第一区域
[0219]在这里，首先着重说明第一区域AR1，然后依次说明第二区域AR2和第三区域AR3。此时，在配置有擦除存储单元C3的选择单元列32a的选择电源单元34a中，在第一电源线5a上施加有1V的非擦除栅极电压，在其它的第二电源线6a上施加有OV的擦除栅极电压。此时，在选择行3a中，通过与第一 PMOS电源线VL3和第二 PMOS电源线VL4连接的第一逆变电路24，第一 PMOS电源线VL3的1V的第一 PMOS控制电压被施加到共用PMOS控制线PGa 上。
[0220]由此，配置在选择单元列32a的选择行3a的PMOS开关8a由于从共用PMOS控制线PGa向栅极被施加1V的第一 PMOS控制电压且从第一电源线5a向源极被施加1V的非擦除栅极电压而呈截止状态，由此能够阻断非擦除栅极电压。
[0221]另外，此时，在选择行3a中，通过第二逆变电路25，第一 NMOS电源线VL5的4V的第一 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在选择单元列32a的选择行3a的NMOS开关9a由于从共用NMOS控制线NGa向栅极被施加4V的第一 NMOS控制电压且从第二电源线6a向源极被施加OV的擦除栅极电压而呈导通状态，由此能够将该OV的擦除栅极电压从漏极施加到选择字线15a上。
[0222]在这里，在选择单元列32a中，在形成多个存储单元C的P型存储槽PW2上被施加1V的电压，在选择第一位线Lld和选择第二位线L2d上被施加1V的擦除电压。由此，在第一区域ARl的各擦除存储单元C3中，能够从选择字线15a向控制栅极被施加OV的擦除栅极电压，且能够从选择第一位线Lld和选择第二位线L2d向一端和另一端被施加1V的擦除电压。这样，各擦除存储单元C3中，信道区域侧的电压值与控制栅极侧的电压值相比变得很大，存储在电荷存储层的电荷被吸引到电压高的信道区域，由此电荷从电荷存储层脱离，从而能够擦除数据。
[0223]顺便说一下，此时，在选择单元列32a中，在辅助MOS电源线7a上施加有OV的辅助控制电压。由此，配置在选择单元列32a的选择行3a的辅助NMOS开关36a由于从辅助MOS电源线7a向栅极被施加OV的辅助控制电压，且从第二电源线6a向源极被施加OV的擦除栅极电压而呈截止状态，由此能够阻断擦除栅极电压。这样，在第一区域ARl的选择字线15a上通过NMOS开关9a能够被施加OV的擦除栅极电压。
[0224](3-2-2)关于第二区域
[0225]接着，关注选择单元列32a的非选择行3b的第二区域AR2。此时，在非选择行3b中，通过第一逆变电路24，第二 PMOS电源线VL4的8V的第二 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在选择单元列32a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极被施加8V的第二 PMOS控制电压且从第一电源线5a向源极被施加1V的非擦除栅极电压而呈导通状态，由此能够将非擦除栅极电压从漏极施加到非选择字线15c上。
[0226]由此，配置在选择单元列32a的非选择行3b的非擦除存储单元C4中，虽然从选择第一位线Lld和选择第二位线L2d被施加1V的擦除电压，但是由于通过PMOS开关Sc从非选择字线15c向控制栅极被施加1V的非擦除栅极电压，因此，控制栅极和信道区域之间的电压变成相同，结果，电荷不会从电荷存储层内脱离，从而能够保持电荷存储层内的电荷状态。
[0227]顺便说一下，此时，在非选择行3b中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，配置在选择单元列32a的非选择行3b的NMOS开关9c由于从共用NMOS控制线NGb向栅极被施加OV的第二 NMOS控制电压且从第二电源线6a向源极被施加OV的擦除栅极电压而呈截止状态，由此能够阻断擦除栅极电压。
[0228]另外，配置在选择单元列32a的非选择行3b的辅助NMOS开关36c如上所述由于从辅助MOS电源线7a向栅极被施加OV的辅助控制电压且从第二电源线6a向源极被施加OV的擦除栅极电压而呈截止状态，因此能够阻断擦除栅极电压。这样，在第二区域AR2的非选择字线15c上通过PMOS开关8c能够被施加1V的非擦除栅极电压。
[0229](3-2-3)关于第三区域
[0230]接着，关注非选择单元列32b的第三区域AR3。此时，在非选择电源单元列32b的非选择电源单元34b中，第一电源线5b上被施加8V的截止电压，在第二电源线6b上被施加4V的非擦除栅极电压。在这里，在选择行3a中，通过第一逆变电路24，第一 PMOS电源线VL3的1V的第一 PMOS控制电压被施加到共用PMOS控制线PGa上。由此，配置在非选择单元列32b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极被施加1V的第一 PMOS控制电压且从第一电源线5b向源极被施加8V的截止电压而呈截止状态，由此能够阻断截止电压。
[0231]此时，在选择行3a中，通过第二逆变电路25，第一 NMOS电源线VL5的4V的第一NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在非选择单元列32b的选择行3a的NMOS开关9b由于从共用NMOS控制线NGa向栅极被施加4V的第一 NMOS控制电压且从第二电源线6b向源极被施加4V的非擦除栅极电压而呈截止状态，由此能够阻断非擦除栅极电压。
[0232]进一步，此时在非选择单元列32b中，在辅助MOS电源线7b上施加有6V的辅助控制电压。由此，配置在非选择单元列32b的选择行3a的辅助NMOS开关36b由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压且从第二电源线6b向源极被施加4V的非擦除栅极电压而呈导通状态，因此，能够将非擦除施加电压从漏极施加到非选择字线15b上。这样，配置在第三区域AR3的选择行3a的非选择字线15b上通过辅助NMOS开关36b能够被施加4V的非擦除栅极电压。
[0233]在这里，在非选择单元列32b中，在P型存储槽PW2上被施加4V的电压，在非选择第一位线Lle和非选择第二位线L2e上被施加6V的非擦除电压。由此，配置在第三区域AR3的选择行3a的非擦除存储单元C4中，能够从非选择第一位线Lle和非选择第二位线L2e向一端和另一端上被施加6V的非擦除电压，且通过NMOS开关36b能够从非选择字线15b向控制栅极被施加4V的非擦除栅极电压。这样，配置在第三区域AR3的选择行3a的非擦除存储单元C4中，控制栅极和信道区域之间的电压差变小，因此电荷不会从电荷存储层内脱离，从而能够维持电荷存储层内的电荷状态。
[0234]另一方面，在非选择行3b中，通过第一逆变电路24，第二 PMOS电源线VL4的8V的第二 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在非选择单元列32b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGb向栅极被施加8V的第二PMOS控制电压且从第一电源线5b向源极被施加8V的截止电压而呈截止状态，由此能够阻断截止电压。
[0235]另外，此时，在配置在非选择单元列32b的非选择行3b中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，配置在非选择单元列32b的选择行3b的NMOS开关9d由于从共用匪OS控制线NGb向栅极被施加OV的第二 NMOS控制电压且从第二电源线6b向源极被施加4V的非擦除栅极电压而呈截止状态，由此能够阻断非擦除栅极电压。
[0236]对此，配置在非选择单元列32b的选择行3b的辅助NMOS开关36d由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压且从第二电源线6b向源极被施加4V的非擦除栅极电压而呈导通状态，因此，能够将非擦除栅极电压从漏极施加到非选择字线15d上。这样，在配置在第三区域AR3的选择行3b的非选择字线15b中，通过辅助NMOS开关36d能够被施加4V的非擦除栅极电压。
[0237]由此，配置在第三区域AR3的非选择行3b的非擦除存储单元C4中，能够从非选择第一位线Lle和非选择第二位线L2e向一端和另一端上被施加6V的非擦除电压，且通过NMOS开关36d能够从非选择字线15d向控制栅极被施加4V的非擦除栅极电压。这样，配置在第三区域AR3的非选择行3b的非擦除存储单元C4中，控制栅极和信道区域之间的电压差变小，因此电荷不会从电荷存储层内脱离，从而能够维持电荷存储层内的电荷状态。
[0238]这样，非易失性半导体存储装置38通过调节第一 PMOS电源线VL3或第二 PMOS电源线VL4、第一 NMOS电源线VL5、第二 NMOS电源线VL6、第一电源线5a、5b、第二电源线6a、6b、辅助MOS电源线7a、7b、第一位线L1、第二位线L2等的各部分的电压值，能够只对例如配置在选择单元列32a的选择行3a的擦除存储单元C3进行数据的擦除。
[0239](4)第四实施方式
[0240](4-1)数据的写入动作
[0241]在与图4对应的部分用相同符号表示的图6中，41表示根据第四实施方式的非易失性半导体存储装置，该非易失性半导体存储装置41与上述的根据第三实施方式的非易失性半导体存储装置31的区别在于，替代上述的辅助NMOS开关36a、36c、…(36b、36d、...)(图4)而设置辅助PMOS开关46a、46c、…(46b、46d、…)，当写入数据时，在非选择单元列42b中，通过辅助PMOS开关46b、46d、…在各非选择字线15b、15d、…上施加12V的写入禁止栅极电压。在这里，图6示出，同上述的根据第三实施方式的非易失性半导体存储装置31 —样，在多个存储单元C中，将第一列的单元列42的第一行第一列的存储单元C作为写入数据的选择存储单元Cl，将除此之外的所有存储单元C作为非选择存储单元C2时的各部分的电压值。
[0242]此时，在电源单元44的N型槽NWl上与PMOS开关8a、8c、…(8b、8d、…)对应地形成晶体管结构的辅助PMOS开关46a、46c、…(46b、46d、…)。另外，在N型槽NWl上不仅设置有向列方向延伸的第一电源线5a (5b)，而且还设置有与第一电源线5a (5b)并行的同样向列方向延伸的辅助MOS电源线45a(45b)。各辅助MOS电源线45a(45b)中连接有电源单元44内的多个辅助PMOS开关46a、46c、- (46b,46d,…)的各栅极，在选择单元列42a的情况下能够被施加12V的辅助控制电压，另一方面，在非选择单元列42b的情况下，能够被施加6V的辅助控制电压。
[0243]各辅助PMOS开关46a、46c、…(46b、46d、…)中，源极与第一电源线5a(5b)连接，漏极与字线15连接，并通过从辅助MOS电源线45a (45b)施加于栅极的辅助控制电压和从第一电源线5a(5b)施加于源极的写入电压或者写入禁止电压之间的电压差，能够导通和截止开关。
[0244](4-1-1)关于第一区域
[0245]在这里，首先关注第一区域ARl，在选择单元列42a的选择电源单元44a中，在第一电源线5a上被施加12V的写入栅极电压，在其它第二电源线6a上被施加OV的写入禁止电压。此时，在配置有选择存储单元Cl的选择行3a中，通过第一逆变电路24，在共用PMOS控制线PGa上被施加第二 PMOS电源线VL4的6V的第二 PMOS控制电压。
[0246]由此，配置在选择单元列42a的选择行3a的PMOS开关8a由于从共用PMOS控制线PGa向栅极被施加6V的第二 PMOS控制电压且从第一电源线5a向源极被施加12V的写入栅极电压而呈导通状态，由此能够将12V的写入栅极电压从漏极施加到选择字线15a上。这样，在第一区域ARl中，与选择第一位线Lla和选择第二位线L2a连接的选择存储单元Cl中，通过从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压，并通过PMOS开关8a从选择字线15a向控制字线被施加12V的写入栅极电压，由此控制栅极和信道区域之间的电压差变大，结果，发生量子隧道效应，由此电荷从信道区域能够被注入到电荷存储层中。
[0247]在这里，根据第四实施方式的非易失性半导体存储装置41也能够在选择单元列42a的选择行3a中导通PMOS开关8a时在该PMOS开关8a中将施加于栅极的第二 PMOS控制电压(6V)和施加于源极的写入栅极电压(12V)的电压差设定成比第二实施方式低的6V以下。
[0248]另外，在第一区域ARl中，在与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2中，与如上述的第一实施方式一样，虽然从选择字线15a向控制栅极被施加12V的写入栅极电压，但是由于从非选择第一位线Llb和非选择第二位线L2b向一端和另一端被施加6V的写入禁止电压，因此，控制栅极和信道区域之间的电压差变小，结果，不发生量子隧道效应，由此电荷无法从信道区域被注入到电荷存储层中。
[0249]顺便说一下，此时，在选择行3a中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在选择单元列42a的选择行3a的NMOS开关9a由于从共用NMOS控制线NGa向栅极被施加OV的第二 NMOS控制电压且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断写入禁止栅极电压。
[0250]进一步，此时，在选择单元列42a中，在辅助MOS电源线45a上被施加12V的辅助控制电压。由此，配置在选择单元列42a的选择行3a的辅助PMOS开关46a由于从辅助MOS电源线45a向栅极被施加12V的辅助控制电压，且从第一电源线5a向源极被施加12V的写入栅极电压而呈截止状态，因此能够阻断写入栅极电压。这样，在第一区域ARl的选择字线15a上，通过PMOS开关8a能够被施加12V的写入栅极电压。
[0251](4-1-2)关于第二区域
[0252]接着，关注选择单元列42a的非选择行3b的第二区域AR2。此时，在仅配置有非选择存储单元C2的非选择行3b中，通过第一逆变电路24，第一 PMOS电源线VL3的12V的第一 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在选择单元列42a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极被施加12V的第一PMOS控制电压且从第一电源线5a向源极被施加12V的写入栅极电压而呈截止状态，由此能够阻断写入栅极电压。
[0253]另外，此时，在非选择行3b中，通过第二逆变电路25，第一 NMOS电源线VL5的6V的第一 NMOS控制电压被施加到共用NMOS控制线NGb、NGc, NGd上。由此，配置在选择单元列42a的非选择行3b的NMOS开关9c由于从共用NMOS控制线NGb向栅极被施加6V的第一 NMOS控制电压且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈导通状态，因此能够将OV的写入禁止电压从漏极施加到非选择字线15c上。
[0254]此时，根据第四实施方式的非易失性半导体存储装置41也在选择单元列42a的非选择行3b中导通NMOS开关9c时，在NMOS开关9c中能够将施加于栅极的第一 NMOS控制电压m和施加于源极的写入禁止栅极电压(OV)的电压差设定成比第二实施方式更加低的6V。
[0255]这样，在第二区域AR2中，与选择第一位线Lla和选择第二位线L2a连接的非选择存储单元C2中，虽然从选择第一位线Lla和选择第二位线L2a向一端和另一端被施加OV的写入电压，但是由于通过NMOS开关9c从非选择字线15c向控制栅极同样被施加OV的写入禁止电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，由此电荷无法从信道区域被注入到电荷存储层中。
[0256]另外，在第二区域AR2中，与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2也是由于从非选择第一位线Llb和非选择第二位线L2b向一端和另一端被施加6V的写入电压且通过NMOS开关9c从非选择字线15c向控制栅极被施加OV的写入禁止电压，因此不发生量子隧道效应，由此电荷无法从信道区域被注入到电荷存储层中。
[0257]另外，配置在选择第一列42a的非选择行3b的辅助PMOS开关46c由于从辅助MOS电源线45a向栅极被施加12V的辅助控制电压且从第一电源线5a向源极被施加12V的写入栅极电压而呈截止状态，因此能够阻断写入栅极电压。这样，在第二区域AR2的非选择字线15c上通过NMOS开关9c能够被施加OV的写入禁止栅极电压。
[0258](4-1-3)关于第三区域
[0259]接着，关注非选择单元列42b的第三区域AR2。此时，在非选择单元列42b的非选择电源单元44b中，在第一电源线5b上被施加12V的写入禁止栅极电压，在其它的第二电源线6b上被施加6V的截止电压。此时，在选择行3a中，通过第一逆变电路24，第二 PMOS电源线VL4的6V的第二 PMOS控制电压被施加到共用PMOS控制线PGa上。由此，配置在非选择单元列42b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极被施加6V的第二 PMOS控制电压且从第一电源线5b向源极被施加12V的写入禁止栅极电压而呈导通状态，由此能够将12V的写入禁止栅极电压从漏极施加到非选择字线15b上。
[0260]在这里，此时，在非选择单元列42b中，在辅助MOS电源线45b上被施加有6V的辅助控制电压。由此，配置在非选择单元列42b的选择行3a的辅助PMOS开关46b由于从辅助MOS电源线45b向栅极被施加6V的辅助控制电压且从第一电源线5a向源极被施加12V的写入禁止栅极电压而呈导通状态，因此能够将12V的写入禁止栅极电压从漏极施加到非选择字线15b上。
[0261]另外，此时，在选择行3a中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在非选择单元列42b的选择行3a的NMOS开关9b由于从共用NMOS控制线NGa向栅极被施加OV的第二 NMOS控制电压且从第二电源线6b向源极被施加6V的截止电压而呈截止状态，因此能够阻断截止电压。这样，在第三区域AR3的选择行3a的非选择字线15b上，通过辅助PMOS开关46b和PMOS开关8b能够被施加12V的写入禁止栅极电压。
[0262]在这里，在该实施方式的情况下，在非选择单元列42b中，在非选择第一位线Llc和非选择第二位线L2c上施加有12V的写入禁止电压，在P型存储槽PW2上施加有12V的电压。由此，配置在第三区域AR3的选择行3a的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加12V的写入禁止电压，从非选择字线15b向控制栅极被施加12V的写入禁止栅极电压，进一步，P型存储槽PW2被设定成12V的高电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中。
[0263]另一方面，在非选择行3b中，通过第一逆变电路24，第一 PMOS电源线VL3的12V的第一 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在非选择单元列42b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGb向栅极被施加12V的第一 PMOS控制电压且从第一电源线5b向源极被施加12V的写入禁止栅极电压而呈截止状态，因此能够阻断输入禁止栅极电压。
[0264]另外，此时，在非选择行3b中，通过第二逆变电路25，第一 NMOS电源线VL5的6V的第一 NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，配置在非选择单元列42b的非选择行3b的NMOS开关9d由于从共用NMOS控制线NGb向栅极被施加6V的第一 NMOS控制电压且从第二电源线6b向源极被施加6V的截止电压而呈截止状态，因此能够阻断截止电压。
[0265]对此，配置在非选择单元列42b的非选择行3b的辅助PMOS开关46b由于从辅助MOS电源线45b向栅极被施加6V的辅助控制电压且从第一电源线5b向源极被施加12V的写入禁止栅极电压而呈导通状态，因此能够将写入禁止栅极电压从漏极施加到非选择字线15d上。这样，配置在第三区域AR3的非选择行3b的非选择字线15d上，通过PMOS开关46d能够被施加12V的写入禁止栅极电压。
[0266]由此，配置在第三区域AR3的非选择行3b的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加12V的写入禁止电压，且通过辅助PMOS开关46d从非选择字线15d向控制栅极被施加12V的写入禁止栅极电压，进一步，P型存储槽PW2被设定成12V的高电压，因此，控制栅极和信道区域之间的电压变成相同，结果，不发生量子隧道效应，因此电荷无法从信道区域被注入到电荷存储层中。
[0267](4-2)动作和效果
[0268]在以上的结构中，非易失性半导体存储装置41也能够获得同上述的第二实施方式一样的效果。另外，在根据第四实施方式的非易失性半导体存储装置41中，不受导通和截止PMOS开关8a、8c、…(8b、8d、…)和NMOS开关9a、9c、…(9b、9d、…)所需的控制电压的约束，根据在每个电源单元44上设置的辅助MOS电源线45a(45b)的辅助控制电压来设置进行导通和截止动作的辅助PMOS开关46a、46c、…(46b、46d、…)。
[0269]由此，在非易失性半导体存储装置41中，当写入数据时，由于通过在例如非选择电源单元44b中导通辅助PMOS开关46b、46d、…来在非选择字线15b、15d、…上施加写入禁止栅极电压，因此没必要在非选择电源单元44b中导通PMOS开关8b、8d、…和NMOS开关9b、9d、…。在非易失性半导体存储装置41中，能够将导通和截止PMOS开关8a、8c、…(8b、8d、…)和NMOS开关9a、9c、...(9b、9d、…)的控制电压的最大电压差在选择电源单元44a中在适宜导通PMOS开关8a、8c、…和NMOS开关9a、9c、…的范围内自由地设定。
[0270]这样，在非易失性半导体存储装置41中，将导通和截止PMOS开关8a、8c、…和NMOS开关9a、9c、…的控制电压的最大电压差能够设定成例如比第二实施方式更加低的6V以下，进一步，导通和截止辅助PMOS开关46a、46c、…(46b、46d、…)的控制电压的最大电压差也能够设定成6V以下。
[0271]这样，在非易失性半导体存储装置41中，当写入数据或擦除数据时，由于能够将PMOS 开关 8a、8c、…(8b、8d、…)或 NMOS 开关 9a、9c、…(9b、9d、…)、辅助 PMOS 开关46a、46c…(46b、46d、…)分别进行导通和截止动作时的最大电压差设定成6V以下，因此，相应地，能够使用将栅极绝缘膜的膜厚度做成更薄膜化的PMOS开关8a、8c、…(8b、8d、...)、NMOS 开关 9a、9c、…(9b、9d、...)、以及辅助 NMOS 开关 46a、46c...(46b、46d、…)。
[0272]另外，下面，总结切换机构的动作，在电源单元44中，在连接有具有选择存储单元Cl的选择字线15a的选择电源单元44a中，通过从第二电源线6a向源极施加有写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9a和从第一电源线5a向源极被施加写入栅极电压(电荷存储栅极电压)的辅助PMOS开关46a呈截止状态，从第一电源线5a向源极被施加写入栅极电压(电荷存储栅极电压)的PMOS开关8a呈导通状态，从PMOS开关8a的漏极向选择字线15a上施加写入栅极电压(电荷存储栅极电压)。
[0273]另外，在电源单元44中，在连接有具有选择存储单元Cl的选择字线15a的选择电源单元44a中，当仅配置有非选择存储单元C2的非选择字线15c上施加写入禁止栅极电压(电荷存储栅极电压)时，通过从第一电源线5a向源极被施加写入栅极电压(电荷存储栅极电压)的PMOS开关8c和辅助PMOS开关46c呈截止状态，从第二电源线6a向源极被施加写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9c呈导通状态，由此从NMOS开关9c的漏极向非选择字线15c上施加写入禁止栅极电压(电荷存储禁止栅极电压)。
[0274]另外，在电源单元44中，在只具有仅配置有非选择存储单元C2的非选择字线的非选择电源单元44b中，当其它列的电源单元中44中具有同将写入栅极电压(电荷存储栅极电压)施加到选择字线15a上的PMOS开关8a共有共用PMOS控制线PGa的PMOS开关8a时，该PMOS开关8b和辅助PMOS开关46b呈导通状态，与之成对的NMOS开关9b呈截止状态，因此，将从第一电源线5b向PMOS开关8b和辅助PMOS开关46b的源极被施加的写入禁止栅极电压(电荷存储禁止栅极电压)从PMOS开关8b和辅助PMOS开关46b的漏极施加到非选择字线15b上。
[0275]另外，在电源单元44中，只具有仅配置非选择存储单元C2的非选择字线的非选择电源单元44b中，当其它列的电源单元中44中具有同将写入禁止栅极电压(电荷存储禁止栅极电压)施加到非选择字线15c上的NMOS开关9c共有共用NMOS控制线NGb的NMOS开关9d时，该NMOS开关9d和PMOS开关8d呈截止状态，与之成对的辅助PMOS开关46d呈导通状态，因此，将从第一电源线5b向辅助PMOS开关46d的源极被施加的写入禁止栅极电压(电荷存储禁止栅极电压)从该辅助PMOS开关46d的漏极施加到非选择字线15d上。由此，在非易失性半导体存储装置41中，能够只对规定位置的存储单元C存储电荷。
[0276](5)第五实施方式
[0277](5-1)数据写入动作
[0278]在与图4相对应的部分用相同符号表不的图7中，51表不根据第五实施方式的非易失性半导体存储装置，该非易失性半导体存储装置51虽然在设有辅助NMOS开关36a、36c、…(36b、36d、…)的构成方面与上述的第三实施方式相同,但与上述第三实施方式的非易失性半导体存储装置的区别在于:写入数据时，在非选择单元列32b中，于P型存储槽PW2上施加4V的电压，且通过辅助NMOS开关36b、36d、…在各非选择字线15b、15d上施加4V的写入禁止栅极电压。
[0279]在此，与上述的第三实施方式一样，在图7的多个存储单元C中，将第一列的单元列32的第一行第一列的存储单元C作为用来写入数据的选择存储单元Cl，将除此以外的所有存储单元C作为非选择存储单元C2时的各部分的电压值。其中，选择单元列32a中，各电压值、PMOS开关8a、8c、…或NMOS开关9a、9c、…、辅助NMOS开关36a、36c、…的导通和截止动作等均与上述第三实施方式的非易失性半导体存储装置31相同，因此在此省略其说明，以下仅对非选择单元列32b进行着重说明。
[0280]此时，与上述的第三实施方式一样，非选择单元列32b的选择行3a的PMOS开关Sb由于从共用PMOS控制线PGa向栅极被施加6V的第二 PMOS控制电压、且从第一电源线5b向源极被施加6V的截止电压而呈截止状态，因此能够阻断该截止电压。另一方面，在根据该第五实施方式的非选择单元列32b中，第二电源线6b上施加有作为共用电压的、4V的写入禁止栅极电压。由此，配置在非选择单元列32b的选择行3a上的NMOS开关9b由于从共用匪OS控制线NGa向栅极被施加OV的第二 NMOS控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈截止状态，因此能够阻断上述写入禁止栅极电压。
[0281]与之对应，配置于非选择单元列32b的选择行3a上的辅助NMOS开关36b由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈导通状态，因此能够将上述写入禁止栅极电压从漏极施加到非选择字线15b上。这样，通过辅助NMOS开关36b，在第三区域AR3的选择行3a的非选择字线15b上可施加4V的写入禁止栅极电压。
[0282]在此，在该第五实施方式的非选择单元列32b中，非选择第一位线Llc和非选择第二位线L2c上施加有6V的写入禁止栅极电压、且在P型存储槽PW2上施加有4V的电压。由此，配置于第三区域AR3的选择行3a的非选择存储单元C2中，由于从非选择第一位线Llc和非选择第二位线L2c向一端以及另一端被施加6V的写入禁止电压、且通过辅助NMOS开关从非选择字线15b向控制栅极被施加4V的写入禁止栅极电压，因此会使控制栅极和信道区域之间的电压差变小，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0283]另一方面，与上述的第三实施方式一样，配置在非选择单元列32b下方的、非选择行3b上的PMOS开关8d由于从共用PMOS控制线PGb向栅极被施加12V的第一 PMOS控制电压、且从第一电源线5b向源极被施加6V的截止电压而呈截止状态，因此能够阻断该截止电压。相对于此，配置于非选择单元列32b的非选择行3b上的NMOS开关9d由于从共用NMOS控制线NGb向栅极被施加6V的第一 NMOS控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈导通状态，因此能够从漏极向非选择字线15d施加上述写入禁止栅极电压。
[0284]另外，此时，配置在非选择单元列32b的非选择行3b上的辅助NMOS开关36d由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈导通状态，因此能够从漏极向非选择字线15d施加上述写入禁止栅极电压。这样，通过NMOS开关9d和辅助NMOS开关36d，能够在配置于第三区域AR3的非选择行3b的非选择字线15d上被施加4V的写入禁止栅极电压。
[0285]由此，即使在配置于第三区域AR3的非选择行3b的非选择存储单元C2中，由于从非选择第一位线Llc和非选择第二位线L2c向一端以及另一端被施加6V的写入禁止栅极电压、且通过NMOS开关9d和辅助NMOS开关36d从非选择字线15d向控制栅极被施加4V的写入禁止栅极电压，因此会使控制栅极和信道区域之间的电压差变小，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0286](5-2)动作与效果
[0287]根据上述结构，非易失性半导体存储装置51也可以获得与上述第三实施方式相同的效果。另外，在上述非易失性半导体存储装置51中，写入数据时，在非选择单元列32b的P型存储槽PWl上施加OV的电压，以使辅助NMOS开关36b、36d，…进行导通动作、且在非选择单元列32b的各非选择字线15b、15d，…上被施加4V的写入禁止栅极电压。
[0288]另外，在上述非选择单元列32b中，写入数据时，虽然在形成有PMOS开关8b、8d^..的N型存储槽NWl上施加有12V的电压，但与该PMOS开关8b、8d、…的漏极相连接的各非选择字线15b、15d、…上施加电压值稍微高的4V的写入禁止栅极电压，从而使这些PMOS开关8b、8d、…的漏极与N型存储槽NWl之间的电压差变成较小的8V，因此能够减轻对PMOS开关8b、8d、…的电压负电的同时，能够提高PMOS开关8b、8d、…的可靠性。
[0289]另外，该实施方式的切换机构与上述的(3)第三实施方式的切换机构相同，因此在此省略对切换机构的说明。
[0290](6)第六实施方式
[0291](6-1)数据写入动作
[0292]在与图7相对应的部分用相同符号表不的图8中，55表不根据第六实施方式的非易失性半导体存储装置，该非易失性半导体存储装置55虽然其具有与上述第五实施方式相同的电路构成，但与上述第五实施方式的非易失性半导体存储装置51的区别在于:PM0S开关8a、8c、...(8b、8d、...)和NMOS开关9a、9c、...(9b、9d、…)的各栅极电压值、以及写入数据时的非选择单元列32b的各电压值均不同于上述第五实施方式。
[0293]在此，与上述的第五实施方式一样，图8表示多个存储单元C中将第一列的单元列32的第一行第一列的存储单元C作为写入数据的选择存储单元Cl、将除此以外的所有存储单元C作为非选择存储单元C2时的各部分的电压值。此时，虽然在第一 PMOS电源线VL3上施加有与上述第五实施方式相同的、12V的第一 PMOS控制电压，但第二 PMOS电源线VL4上施加有高于上述第五实施方式的、8V的第二 PMOS控制电压，且这些第一 PMOS控制电压与第二 NMOS控制电压之间的电压差被设定成小于上述第五实施方式的4V的电压。
[0294]由此，在通过第一逆变电路24与这些第一 PMOS电源线VL3与第二PMOS电源线VL4相连接的共用PMOS控制线PGa?PGd中，通过该第一逆变电路24，非选择行3b时被施加12V的第一 PMOS控制电压，选择行3a时被施加8V的第二 PMOS控制电压。这样，共用PMOS控制线PGa?PGd中，将选择行3a时的电压值与非选择行3b时的电压值之间的电压振幅设定成4V(即，12V-8V)，由此能够实现电压振幅的小振幅化。由此，在与共用PMOS控制线PGa?PGd相连接的PMOS开关8a、8c、- (8b,8d,…)中，能够在位于选择行3a和非选择行3b的栅极中实现电压振幅的小振幅化，相应地更能够实现栅极绝缘膜的薄膜化。
[0295]另一方面,虽然在第二 NMOS电源线VL6上施加有与上述第五实施方式相同的、OV的第二 NMOS控制电压，但在第一 NMOS电源线VL5上施加有比上述第五实施方式低的4V的第一 NMOS控制电压，因此这些第一 NMOS控制电压和第二 NMOS控制电压的电压差被设定成小于上述第五实施方式的4V的电压。
[0296]由此，在通过第二逆变电路25与第一 NMOS电源线VL5和第二 NMOS电源线VL6相连接的共用NMOS控制线NGa?NGd中，通过第二逆变电路25，非选择行3b时可施加4V的第一 NMOS控制电压、选择行3a时可施加OV的第二 NMOS控制电压。这样，共用NMOS控制线NGa?NGd中，选择行3a时的电压值与非选择行3b时的电压值之间的电压振幅被设定成4V (也就是说，4V-0V)，由此能够实现电压振幅的小振幅化。由此，在与共用NMOS控制线NGa?NGd相连接的NMOS开关9a、9c、...(9b、9d、…)中，能够在选择行3a和非选择行3b的栅极中实现电压振幅的小振幅化，这样更能够实现栅极绝缘膜的薄膜化。
[0297](6-1-1)关于第一区域
[0298]在这里，首先关注第一区域ARl，在选择单元列32a的选择电源单元34a中，与上述第五实施方式一样，在第一电源线5a上施加有12V的写入栅极电压,在其它第二电源线6a上施加有OV的写入禁止栅极电压。此时，在配置有选择存储单元Cl的选择行3a中，通过第一逆变电路24，在共用PMOS控制线PGa上施加有第二 PMOS电源线VL4上的8V的第二PMOS控制电压。
[0299]由此，配置在选择单元列32a的选择行3a上的PMOS开关8a由于从共用PMOS控制线PGa向栅极被施加8V的第二 PMOS控制电压、且从第一电源线5a向源极被施加12V的写入栅极电压而呈导通状态，由此能够从漏极向选择字线15a施加该12V的写入栅极电压。这样，在第一区域ARl中，与选择第一位线Lla和选择第二位线L2a相连接的选择存储单元Cl中，从这些选择第一位线Lla和选择第二位线L2a向一端和另一端被施加OV的写入电压、且通过PMOS开关8a从选择字线15a向控制栅极被施加12V的写入栅极电压，因此控制栅极和信道区域之间的电压差会变大，其结果，发生量子隧道效应，电荷从信道区域能够被注入到电荷存储层中。
[0300]由此，根据第六实施方式的非易失性半导体存储装置55，在位于选择单元列32a的选择行3a中使PMOS开关8a进行导通动作时，在该PMOS开关8a，能够将施加于栅极上的第二 PMOS控制电压(8V)与施加于源极上的写入栅极电压(12V)之间的电压差设定成更加低于第五实施方式的4V。
[0301 ] 另外，在第一区域ARl的、与非选择第一位线Llb和非选择第二位线L2b相连接的非选择存储单元C2中，与上述的第五实施方式一样，由于从非选择第一位线Llb和非选择第二位线L2b向一端和另一端被施加6V的写入禁止电压，因此即使从选择字线15a向控制栅极被施加12V的写入栅极电压，控制栅极和信道区域之间的电压差也会变小，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0302]另外，此时，在选择行3a中，通过第二逆变电路25，在共用NMOS控制线NGa上施加有第二 NMOS电源线VL6的OV的第二 NMOS控制电压。由此，配置在选择单元列32a的选择行3a的NMOS开关9a由于从共用NMOS控制线NGa向栅极被施加OV的第二 NMOS控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断上述写入禁止电压。
[0303]另外，配置于选择单元列32a的选择行3a的辅助NMOS开关36a与上述第五实施方式一样，由于从辅助MOS电源线7a向栅极被施加OV的辅助控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈截止状态，因此能够阻断上述写入禁止栅极电压。这样，在第一区域ARl的选择字线15a上，通过PMOS开关8a能够施加12V的写入栅极电压。
[0304](6-1-2)关于第二区域
[0305]接着，关注选择单元列32a的非选择行3b的第二区域AR2。此时，在仅配置有非选择存储单元C2的非选择行3b中，通过第一逆变电路24，在共用PMOS控制线PGb、PGc、PGd上施加有第一 PMOS电源线VL3的12V的第一 PMOS控制电压。由此，配置在选择单元列32a的非选择行3b的PMOS开关8c由于从共用PMOS控制线PGb向栅极被施加12V的第一 PMOS控制电压、且从第一电源线5a向源极被施加12V的写入栅极电压而呈截止状态，因此能够阻断上述写入栅极电压。
[0306]另外，在非选择行3b中，通过第二逆变电路25，在共用NMOS控制线NGb、NGc、NGd上施加有第一 NMOS电源线VL5的4V的第一 NMOS控制电压。由此，配置在选择单元列32a的非选择行3b的NMOS开关9c由于从共用NMOS控制线NGb向栅极被施加4V的第一 NMOS控制电压、且从第二电源线6a向源极被施加OV的写入禁止栅极电压而呈导通状态，因此能够将上述OV的写入禁止电压从漏极施加到非选择字线15c上。
[0307]由此，在根据第六实施方式的非易失性半导体存储装置55中，在位于选择单元列32a的非选择行3b使NMOS开关9c进行导通动作时，在该NMOS开关9c中，能够将施加于栅极上的第一 NMOS控制电压(4V)和施加于源极上的写入禁止栅极电压(OV)之间的电压差设定成比第五实施方式更加低的4V。
[0308]这样，在第二区域AR2中，与选择第一位线Lla和选择第二位线L2a相连接的非选择存储单元C2虽然从这些选择第一位线Lla和选择第二位线L2a向一端和另一端被施加OV的写入电压，但通过NMOS开关9c从非选择字线15c向控制栅极同样被施加OV的写入禁止电压，因此，控制栅极和信道区域之间形成同电压状态，其结果，不发生量子隧道效应，且电荷无法从信道区域被注入到电荷存储层中。
[0309]另外，在上述第二区域AR2中，与非选择第一位线Llb和非选择第二位线L2b连接的非选择存储单元C2也从这些非选择第一位线Llb和非选择第二位线L2b向一端和另一端被施加6V的写入禁止电压、且从非选择字线15c向控制栅极被施加OV的写入禁止栅极电压，因此不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0310]顺便说一下，配置在选择单元列32a的非选择行3b的辅助NMOS开关36c由于从辅助MOS电源线7a向栅极被施加OV的辅助控制电压、且从第二电源线6a向源极被施加OV的写入栅极电压而呈截止状态，因此能够阻断该写入电压。这样，在第二区域AR2的非选择字线15c上，通过NMOS开关9c能够被施加OV的写入禁止栅极电压。
[0311](6-1-3)关于第三区域
[0312]接着，关注非选择单元列32b的第三区域AR3。此时，在非选择单元列32b的非选择电源单兀34b中，在第一电源线5b上施加有8V的截止电压,在其它第二电源线6b上施加有4V的写入禁止栅极电压。此时，在选择行3a中，通过第一逆变电路24，在共用PMOS控制线PGa上被施加第二 PMOS电源线VL4的8V的第二 PMOS控制电压。由此，配置在非选择单元列32b的选择行3a的PMOS开关8b由于从共用PMOS控制线PGa向栅极被施加8V的第二 PMOS控制电压、且从第一电源线5b向源极被施加8V的截止电压而呈截止状态，由此能够阻断该截止电压。
[0313]另外，此时，在选择行3a中，通过第二逆变电路25，第二 NMOS电源线VL6的OV的第二 NMOS控制电压被施加到共用NMOS控制线NGa上。由此，配置在非选择单元列32b的选择行3a的NMOS开关％，由于从公用NMOS控制线NGa向栅极施加OV的第二 NMOS控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈截止状态，因此能够阻断该写入禁止栅极电压。
[0314]在此，在如上所述的非选择单元列32b中，于P型存储槽PWl上施加有4V的电压、在辅助MOS电源线7b上施加有6V的辅助控制电压。由此，配置在非选择单元列32b的选择行3a的辅助NMOS开关36b由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈导通状态，因此能够将写入禁止栅极电压从漏极施加到非选择字线15b上。这样，通过辅助NMOS开关36b，能够在配置于第三区域AR3的选择行3a的非选择字线15b上施加4V的写入禁止栅极电压。
[0315]在此，根据上述实施方式，在非选择单元列32b中，于非选择第一位线Llc和非选择第二位线L2c上被施加6V的写入禁止电压、且在P型存储槽PW2上被施加4V的电压。由此，配置在第三区域AR3的选择行3a上的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端施加6V的写入禁止电压、且通过非选择字线15b从辅助NMOS开关36b向控制栅极被施加4V的写入禁止栅极电压，因此控制栅极和信道区域之间的电压差会变小，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0316]另一方面，在非选择行3b中，通过第一逆变电路24，第一 PMOS电源线VL3的12V的第一 PMOS控制电压被施加到共用PMOS控制线PGb、PGc、PGd上。由此，配置在非选择单元列32b的非选择行3b的PMOS开关8d由于从共用PMOS控制线PGb向栅极被施加12V的第一 PMOS控制电压、且从第一电源线5b向源极被施加8V的截止电压而呈截止状态，因此能够阻断上述截止电压。
[0317]另外，此时，在非选择行3b中，通过第二逆变电路25，第一 NMOS电源线VL5的4V的第一 NMOS控制电压被施加到共用NMOS控制线NGb、NGc、NGd上。由此，配置在非选择单元列32b的非选择行3b上的NMOS开关9d由于从共用NMOS控制线NGb向栅极被施加4V的第一 NMOS控制电压、且从第二电源线6b向源极被施加4V的写入禁止电压而呈截止状态，因此能够阻断上述写入禁止栅极电压。
[0318]相应地，配置在非选择单元列32b的非选择行3b上的辅助NMOS开关36d由于从辅助MOS电源线7b向栅极被施加6V的辅助控制电压、且从第二电源线6b向源极被施加4V的写入禁止栅极电压而呈导通状态，因此能够将该写入禁止栅极电压从漏极施加到非选择字线15d上。这样，配置在第三区域AR3的非选择行3b的非选择字线15d中，通过辅助NMOS开关36d能够被施加4V的写入禁止栅极电压。
[0319]由此，在第三区域AR3的非选择行3b中，与非选择第一位线Llc和非选择第二位线L2c相连接的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加6V的写入禁止电压、且通过非选择字线15d从辅助NMOS开关36d向控制栅极被施加4V的写入禁止栅极电压，因此，控制栅极和信道区域之间的电压差会变小，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0320]如上所述，根据第六实施方式的非易失性半导体存储装置55，在位于非选择单元列32b的选择行3a和非选择行3b上使辅助NMOS开关36b、36d进行导通动作时，在该辅助NMOS开关36b、36d中，能够将施加于栅极上的辅助控制电压(6V)和施加于源极上的写入禁止栅极电压(4V)之间的电压差设定成比第五实施方式更加低的4V以下。
[0321](6-2)动作和效果
[0322]根据上述结构，该非易失性半导体存储装置55也可以获得与上述第三实施方式相同的效果。另外，根据第六实施方式的上述非易失性半导体存储装置55，在非选择单元列32b中，不需要一定对PMOS开关8b、8d、…和NMOS开关9b、9d、…实施导通动作，因此在选择单元列32a中，能够自由地设定导通和截止PMOS开关8a、8c、…和NMOS开关9a、9c、…的控制电压值，这样，能够将用来实施导通和截止动作的PMOS开关8a、8c、…、或NMOS开关9a、9c、…、还有辅助NMOS开关36a、36c、…(36b、36d、…)的最大电压差设定成更低于第三实施方式的4V以下。
[0323]由此，在非易失性半导体存储装置55中，在写入数据时，能够将实施导通和截止动作时的 PMOS 开关 8a、8c、…(8b、8d、...)和 NMOS 开关 9、9c、…(9b、9d、...)、辅助 NMOS开关36a、36c、…(36b、36d、…)的电压差设定成4V以下的电压，因此，相应地能够使用通过薄膜化处理使栅极绝缘膜的膜厚变成8nm的PMOS开关8a、8c、…(8b、8d、…),NMOS开关 9、9c、…(9b、9d、...)、以及辅助 NMOS 开关 36a、36c...(36b、36d、…)。
[0324]另外，在上述非选择单元列32b中，在写入数据时，虽然在形成有PMOS开关Sb、8d，…的N型存储槽NWl上施加有12V的电压，但与该PMOS开关8b、8d，…的漏极相连接的各非选择字线15b，15d，…上施加电压值稍微高的4V的写入禁止栅极电压，从而将这些PMOS开关8b、8d，…的漏极与N型存储槽NWl之间的电压差设定成8V的较小电压，因此相应地能够减轻对PMOS开关8b、8d、，…的电压负担的同时，能够提高PMOS开关8b、8d、…的可靠性。
[0325]另外，对于该实施方式的切换机构，其与上述的“(3)第三实施方式”的切换机构几乎相同，在电源单元34的、包括仅设有非选择存储单元C2的非选择字线的非选择电源单元34b中，具有与通过其他列的电源单元34向非选择字线15c上施加写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关9c共有共用NMOS控制线NGb的NMOS开关9d时，由于该NMOS开关9d和PMOS开关8d呈截止状态，与该NMOS开关9d成对的辅助NMOS开关36d呈导通状态，因此，将从第二电源线6b向辅助NMOS开关36d的源极被施加的写入禁止栅极电压(电荷存储禁止栅极电压)从该辅助NMOS开关36d的漏极向非选择字线15d施加。由此，在非易失性半导体存储装置55中，能够只对规定位置的存储单元C存储电荷。
[0326](7)第七实施方式
[0327](7-1)数据的写入动作
[0328]在与图4相对应的部分用相同符号表示的图9中，61表示根据第七实施方式的非易失性半导体存储装置，该非易失性半导体存储装置61，其特征在于，不仅设置有PMOS开关 69a、69c、…(69b，69d，...)和 NMOS 开关 70a、70c、…(70b，70d，...)，而且还设置有辅助NMOS开关71a、71c、...(71b, 71d,…)，除此以外，在每个单元列62上分别设置有作为单元配线的、向列方向延伸的PMOS电源线VPa(VPb)和NMOS电源线VNa(VNb);设置有作为共用配线的、向行方向延伸的多个共用电源线67a、67b、67c、67d，各电源单元64之间通过共用电源线67a?67d而连接。在此，与上述的第三实施方式一样，在图9的多个存储单元C中，将第一列的单元列62的第一行第一列的存储单元C作为写入数据的选择存储单元Cl、将除此以外的所有存储单元C作为非选择存储单元C2时的各部分的电压值。
[0329]上述非易失性半导体存储装置61中，第一电源线65和第二电源线66按照沿着列方向并排的方式进行配置、且在多个电源单元64上共用第一电源线65和第二电源线66的方式构成。实际上，这些第一电源线65和第二电源线66与多个逆变电路63共同连接，各逆变电路63的输出部分别与共用电源线67a?67d相连接。各逆变电路63在施加于第一电源线65的12V的写入栅极电压、以及施加于第二电源线66的OV的写入禁止栅极电压中选定任一个电压施加到各行，并将该电压分别施加到共用电源线67a?67d上。
[0330]在电源单元64的N型存储槽NWl上形成有向列方向延伸的PMOS电源线VPa (VPb)，且沿着该PMOS电源线VPa(VPb)形成有多个PMOS开关69a、69c、...(69b、69d、…)。实际上，在PMOS开关69a中，栅极与PMOS电源线VPa相连接、且源极与共用电源线67a连接。另外，例如在PMOS开关69a中，漏极与字线15相连接，通过导通动作，能够将施加在共用电源线67a上的写入栅极电压从漏极施加到字线15上。
[0331]另一方面，在电源单元64的P型存储槽PWl上形成有向列方向延伸的NMOS电源线VNa(VNb)，且沿着该NMOS电源线VNa(VNb)形成有多个NMOS开关70a、70c、…(70b、70d、…)。实际上，在NMOS开关70a中，栅极与NMOS电源线VNa相连接的同时，源极与共用电源线67a相连接。另外，例如在NMOS开关70c中，漏极与字线15相连接，通过导通动作，能够将施加在共用电源线67b上的写入禁止栅极电压从漏极施加到非选择字线15c上。其中，写入数据时，在选择单元列62a和非选择单元列62b上均于该N型存储槽NWl上被施加12V的电压。
[0332]另外，在电源单元64的P型存储槽PWl上形成有按照与NMOS电源线VNa(VNb)并排的方式构成的第三电源线68a(68b)和辅助MOS电源线7a(7b)，沿着这些第三电源线68a(68b)和辅助MOS电源线7a(7b)形成有多个辅助NMOS开关71a、71c、…(71b、71d、...)。在此，辅助NMOS开关71a、71c、…(71b、71d、…)中，栅极与辅助MOS电源线7a(7b)连接，源极与第三电源线68a(68b)连接。另外，在各辅助NMOS开关71a、71c、...(71b、71d、...)，漏极与字线15相连接，例如，在辅助NMOS开关71b、71d，通过导通动作，能够将施加在第三电源线68b上的写入禁止栅极电压从漏极施加到非选择字线15b、15d上。其中，写入数据时，在选择单元列62a和非选择单元列62b上均于该P型存储槽PWl上被施加OV的电压。
[0333]顺便说一下，如上所述，P型存储槽PW2按照延设于行方向上的多个字线15在列方向上以规定间隔配置、且同一行的存储单元C的控制栅极与各字线15相连接的方式构成。另外，在P型存储槽PW2上设置有向列方向延伸的第一位线LI和第二位线L2，将一个第一位线LI和与该第一位线LI相邻接的第二位线L2作成一对，在并排的第一位线LI和第二位线L2之间并列配置多个存储单元C。在各存储单元C中，一端与第一位线LI连接的同时，另一端与第二位线L2相连接，从这些第一位线LI和第二位线L2能够向一端和另一端施加电压，例如可施加写入电压或写入禁止电压。
[0334](7-1-1)关于第一区域
[0335]在这里，首先着重说明第一区域AR1，然后依次说明第二区域AR2和第三区域AR3。此时，在配置有选择存储单元Cl的选择行3a中，通过与第一电源线65和第二电源线66相连接的逆变电路63，在共用电源线67a上施加有作为共用电压的、第一电源线65的12V的写入栅极电压。此时，在选择单元列62a中，在PMOS电源线VPa上施加作为单元电压的6V的第一 PMOS控制电压,进而能够在各PMOS开关69a、69c、…的栅极上分别施加上述第一PMOS控制电压。
[0336]由此，配置在选择单元列62a的选择行3a的PMOS开关69a由于从PMOS电源线VPa向栅极被施加6V的第一 PMOS控制电压、且从共用电源线67a向源极被施加12V的写入栅极电压而呈导通状态，由此能够从漏极向选择字线15a施加该12V的写入栅极电压。
[0337]在此，在选择单元列62a中，选择第一位线Lla和选择第二位线L2a上施加有OV的写入电压。由此，在第一区域ARl中，在与选择第一位线Lla和选择第二位线L2a相连接的选择存储单元Cl中，从选择第一位线Lla和选择第二位线L2a向一端和另一端施加OV的写入电压、且通过选择字线15a从PMOS开关69a向控制栅极被施加12V的写入栅极电压，由此导致控制栅极和信道区域之间的电压差变大，其结果，发生量子隧道效应，电荷能够从信道区域被注入到电荷存储层中。
[0338]另一方面，在第一区域ARl中，与非选择第一位线Llb和非选择第二位线L2b相连接的非选择存储单元C2中，由于从非选择第一位线Llb和非选择第二位线L2b施加6V的写入禁止电压，因此，即使从选择字线15a向控制栅极施加12V的写入栅极电压，控制栅极和信道区域之间的电压差也会变小，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0339]顺便说一下，此时，在选择单元列62a中，作为单元电压的6V的第一 NMOS控制电压被施加到NMOS电源线VNa上。由此，配置在选择单元列62a的选择行3a的NMOS开关70a从NMOS电源线VNa向栅极被施加6V的第一 NMOS控制电压、且从共用电源线67a向源极被施加12V的写入栅极电压而呈截止状态，由此能够阻断上述写入栅极电压。
[0340]另外，此时，在选择单元列62a中，OV的辅助控制电压作为单元电压而被施加到辅助MOS电源线7a上。由此，配置在选择单元列62a的选择行3a的辅助NMOS开关71a从辅助MOS电源线7a向栅极被施加OV的辅助控制电压、且从第三电源线68a向源极被施加OV的写入栅极电压而呈截止状态，由此能够阻断上述写入禁止栅极电压。这样，在第一区域ARl的选择字线15a上，通过PMOS开关69a能够施加12V的写入栅极电压。
[0341](7-1-2)关于第二区域
[0342]接着，关注选择单元列62a的非选择行3b的第二区域AR2。此时，在仅配置有非选择存储单元C2的非选择行3b中，通过逆变电路63，第二电源线66的OV的写入禁止电压作为共用电压而被施加到共用电源线67b、67c、67d上。由此，配置在选择单元列62a的非选择行3b的PMOS开关69c由于从PMOS电源线VPa向栅极被施加6V的第一 PMOS控制电压、且从共用电源线67b向源极被施加OV的写入禁止栅极电压而呈截止状态，由此能够阻断上述写入禁止栅极电压。
[0343]另一方面，配置在选择单元列62a的非选择行3b的NMOS开关70c由于从NMOS电源线VNa向栅极被施加6V的第一 NMOS控制电压、且从共用电源线67b向源极被施加OV的写入禁止栅极电压而呈导通状态，由此能够从漏极向非选择字线15c施加上述OV的写入禁止栅极电压。
[0344]由此，在第二区域AR2中，与选择第一位线Lla和选择第二位线L2a相连接的非选择存储单元C2中，虽然从这些选择第一位线Lla和选择第二位线L2a向一端和另一端被施加OV的写入电压，但通过非选择字线15c从NMOS开关70c向控制栅极施加相同的OV的写入禁止栅极电压，因此控制栅极和信道区域之间形成同电压状态，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0345]另外，在同样的第二区域AR2中，与非选择第一位线Llb和非选择第二位线L2b相连接的非选择存储单元C2中，由于从这些非选择第一位线Llb和非选择第二位线L2b向一端和另一端被施加6V的写入禁止电压、且通过非选择字线15c从NMOS开关70c向控制栅极被施加OV的写入禁止栅极电压，因此不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0346]另外，配置在选择单元列62a的非选择行3b的辅助NMOS开关71c从辅助MOS电源线7a向栅极被施加OV的辅助控制电压、且从第三电源线68a向源极被施加OV的截止电压而呈截止状态，由此能够阻断上述截止电压。这样，在第二区域AR2的非选择字线15c上，通过NMOS开关70c能够施加OV的写入禁止栅极电压。
[0347](7-1-3)关于第三区域
[0348]接着，关注非选择单元列62b的第三区域AR3。此时，在非选择电源单元列62b的非选择电源单元64b中，PMOS电源线VPb上施加有12V的第二 PMOS控制电压。另外，此时，在选择行3a中，通过逆变电路63，第一电源线65的12V的写入栅极电压被施加到共用电源线67a上。由此，配置在非选择单元列62b的选择行3a的PMOS开关69b虽然从共用电源线67a向源极被施加12V的写入栅极电压，但从PMOS电源线VPb向栅极被施加12V的第二PMOS控制电压而呈截止状态，由此能够阻断上述写入栅极电压。
[0349]另外，此时，在非选择单元列62b中，在NMOS电源线VNb上施加有OV的第二 NMOS控制电压。由此，配置在非选择单元列62b的选择行3a的NMOS开关70b虽然从共用电源线67a向一端被施加12V的写入栅极电压，但从NMOS电源线VNb向栅极被施加OV的第二PMOS控制电压而呈截止状态，由此能够阻断上述写入栅极电压。
[0350]在此，在非选择单元列62b中，在辅助MOS电源线7b上施加有8V的辅助控制电压，且在第三电源线68b上施加有6V的写入禁止栅极电压。由此，配置在非选择单元列62b的选择行3a的辅助NMOS开关71b由于从辅助MOS电源线7b向栅极被施加8V的辅助控制电压、且从第三电源线68b向源极被施加6V的写入禁止栅极电压而呈导通状态，由此能够从漏极向非选择字线15b施加上述写入禁止栅极电压。这样，配置于第三区域AR3的选择行3a上的非选择字线15b中，通过辅助NMOS开关71b能够施加6V的写入禁止栅极电压。
[0351]在此，根据该实施方式，非选择单元列62b中，非选择第一位线Llc和非选择第二位线L2c上施加有6V的写入禁止电压，与其相应地、在P型存储槽PW2上也施加有6V的电压。由此，配置在第三区域AR3的选择行3a的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加6V的写入禁止电压、且通过非选择字线15b从辅助NMOS开关71b向控制栅极被施加6V的写入禁止栅极电压，由此控制栅极和信道区域之间形成同电压状态，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0352]另一方面，配置在位于非选择单元列62b下方的非选择行3b的PMOS开关69d，由于从PMOS电源线VPb向栅极被施加12V的第二 PMOS控制电压、且从共用电源线67b向源极被施加OV的写入禁止栅极电压而呈截止状态，由此能够阻断上述OV的写入禁止栅极电压。
[0353]另外，此时，配置在非选择单元列62b的非选择行3b的NMOS开关70d由于从NMOS电源线VNb向栅极被施加OV的第二 NMOS控制电压、且从共用电源线67b向源极被施加OV的写入禁止栅极电压而呈截止状态，由此能够阻断上述OV的写入禁止栅极电压。
[0354]相对于此，配置在非选择单元列62b的非选择行3b的辅助NMOS开关71d由于从辅助NMOS电源线7b向栅极被施加8V的辅助控制电压、且从第三电源线68b向源极被施加6V的写入禁止电压而呈导通状态，由此能够将上述6V的写入禁止电压从漏极施加到非选择字线15d上。这样，在配置在第三区域AR3的非选择行3b的非选择字线15b上，通过辅助NMOS开关71b也能够施加6V的写入禁止栅极电压。
[0355]由此，配置在第三区域AR3的非选择行3b的非选择存储单元C2中，从非选择第一位线Llc和非选择第二位线L2c向一端和另一端被施加6V的写入禁止电压，且通过非选择字线15d从辅助NMOS开关71d向控制栅极被施加6V的写入禁止栅极电压，由此在控制栅极和信道区域之间形成同电压状态，其结果，不发生量子隧道效应，电荷无法从信道区域被注入到电荷存储层中。
[0356](7-2)动作和效果
[0357]在以上的结构中，该非易失性半导体存储装置61包括以矩阵状形成的多个字线15、与各字线15相连接的多个存储单元C、能够将选择性的电压施加到多个存储单元C上的第一位线LI和第二位线L2以及按照分别对应于字线列的方式进行设置的多个电源单元64 ;在各电源单兀64中设置与每个字线15相对应的PMOS开关69a、69c、…(69b、69d、...)、NMOS 开关 70a、70c、…(70b、70d、…)和辅助 NMOS 开关 71a、71c、...(71b、71d、…)，并通过共用电源线67a?67d连接位于电源单元64同一行的PMOS开关69a、69c、…(69b、69d、…)和NMOS开关70a、70c、…(70b、70d、…)的各源极之间。
[0358]另外，电源单兀64按照下述方式构成:包括与同一列的PMOS开关69a、69c、…(69b、69d、…)的各栅极相连接的PMOS电源线VPa(VPb)、以及与同一列的NMOS开关70a、70c、…(70b、70d、…)的各栅极相连接的NMOS电源线VNa(VNb)，并将PMOS开关69a、69c、…(69b、69d、...)和NMOS开关70a、70c、…(70b、70d、…)的各漏极连接到字线15上。而且，各电源单元64还包括沿着列方向延伸的辅助MOS电源线7a(7b)和第三电源线68a (68b)，第三电源线68a (68b)通过辅助NMOS开关71a、71c、...(71b、71d、…)与字线15相连接。
[0359]而且，写入数据时，在选择电源单元64a的选择行3a中，通过PMOS电源线VPa和共用电源线67a之间的电压差使PMOS开关69a实施导通动作，由此在选择字线15a上施加写入栅极电压，另一方面，在非选择行3b中，通过NMOS电源线VNa和共用电源线67a之间的电压差使NMOS开关70c实施导通动作，由此在非选择字线15c上施加写入禁止栅极电压。相应地，在写入数据时，在非选择电源单元64b的选择行3a和非选择行3b中，通过辅助MOS电源线7b和第三电源线68b的电压差使各辅助NMOS开关71a、71c、...(71b、71d、…)实施导通动作，由此在整个非选择字线15b、15d、…上施加写入禁止栅极电压。
[0360]由此，非选择电源单元64b中，不受选择电源单元64a的约束，独立实施辅助NMOS开关71b、71d、…的导通动作，与选择电源单元64a另行地，能够对全部非选择字线15b、15d、…上施加第三电源线68b的写入禁止栅极电压。这样，在非易失性半导体存储装置61中，不受一个字线列上的选择电源单元64a的约束，在其它字线列的非选择电源单元64b中，可将写入禁止栅极电压的电压值、或此时施加于P型存储槽PW2上的电压值以及施加于非选择第一位线Llc和非选择第二位线L2c的电压值分别自由地设定成能够在非选择存储单元C2中发生干扰的电压值。
[0361]根据该实施方式，在非选择电源单元64b中，能够将施加于非选择字线15b、15d、…上的写入禁止栅极电压设定成6V的低电压，并且能够进一步将P型存储槽PW2的电压值或非选择第一位线Lie、非选择第二位线L2c的电压值均设定成相同的6V的电压，因此，即使在选择单元列62a中对选择存储单元Cl进行反复的数据写入动作，也不会对非选择单元列62b的各非选择存储单元C2产生影响，能够抑制干扰的发生。
[0362]另外，该非易失性半导体存储装置61中，在选择电源单元64a中PMOS开关69a、69c、…以及NMOS开关70a、70c、…能够适当进行导通动作的范围内可以自由地设定施加于PMOS电源线VPa(VPb)和NMOS电源线VNa(VNb)上的控制电压。这样，在该非易失性半导体存储装置31中，能够将选择电源单元64a和非选择电源单元64b时的施加于PMOS电源线VPa(VPb)和NMOS电源线VNa(VNb)上的控制电压差设定成比较低的6V，由此能够减轻施加在PMOS开关69a、69c、…以及NMOS开关70a、70c、…的各栅极上的电压负担，进而能够实现栅极氧化膜的薄膜化。
[0363]另外，在非易失性半导体存储装置61中，虽然在每个电源单元64上分别设置有PMOS电源线VPa(VPb)和NMOS电源线VNa(VNb)，但是由于各电源单元64之间通过多个共用电源线67a?67d连接，因此通过调整施加于每行共用电源线67a?67d上的电压值，使 PMOS 开关 69a、69c、…(69b、69d、…)、NMOS 开关 70a、70c、…(70b、70d、…)以及辅助NMOS开关71a、71c、- (71b,71d,…)适当进行导通和截止动作，由此能够从所有字线15中选择性地决定选择字线15a。这样，该非易失性半导体存储装置61，无需在每个字线列(P型存储槽PW2)上设置分别独立的行方向上的地址解码器，与现有技术一样能够实现小型化。
[0364]另外，下面关注切换机构的动作，在电源单元64中，在与具有选择存储单元Cl的选择字线15a相连接的选择电源单元64a中，从共用电源线67a向源极施加有写入栅极电压(电荷存储栅极电压)的NMOS开关70a、以及与第三电源线68a相连接的辅助NMOS开关71a处于截止状态，从共用电源线67a向源极施加有写入栅极电压(电荷存储栅极电压)的PMOS开关69a呈导通状态，因此从该PMOS开关69a的漏极向选择字线15a上施加写入栅极电压(电荷存储栅极电压)。
[0365]另外，在电源单元64中，在与具有选择存储单元Cl的选择字线15a相连接的选择电源单元64a中，当仅配置有非选择存储单元C2的非选择字线15c上施加写入禁止栅极电压(电荷存储禁止栅极电压)时，从共用电源线67b向源极施加有写入禁止栅极电压(电荷存储禁止栅极电压)的PMOS开关69c、以及与第三电源线68a相连接的辅助NMOS开关71c呈截止状态，从共用电源线67b向源极施加有写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关70c呈导通状态，因此从NMOS开关70c的漏极向非选择字线15c上施加写入禁止栅极电压(电荷存储栅极电压)。
[0366]另外，在电源单元64中，在只包括仅配置有非选择存储单元C2的非选择字线的非选择电源单元64b中，在具有于其它列的电源单元64与向选择字线15a施加写入栅极电压(电荷存储栅极电压)的PMOS开关69a共有共用电源线67a的PMOS开关69b时，该PMOS开关69b和NMOS开关70b呈截止状态，与之成对的辅助NMOS开关71b呈导通状态，因此，从该辅助NMOS开关71b的漏极向非选择字线15b施加从第三电源线68b向辅助NMOS开关71b的源极施加的写入禁止栅极电压(电荷存储禁止栅极电压)。
[0367]另外，在电源单元64中，在只包括仅配置有非选择存储单元C2的非选择字线的非选择电源单元64b中，在具有于其它列的电源单元64与向选择字线15c施加写入禁止栅极电压(电荷存储禁止栅极电压)的NMOS开关70c共有共用电源线67b的NMOS开关70d时，该NMOS开关70d和PMOS开关69d呈截止状态，与之成对的辅助NMOS开关71d呈导通状态，因此，将从第三电源线68b向辅助NMOS开关71d的源极施加的写入禁止栅极电压(电荷存储禁止栅极电压)从该辅助NMOS开关71d的漏极施加到非选择字线15d上。由此，在非易失性半导体存储装置61中，能够只对规定位置的存储单元C存储电荷。
[0368](Il)NMOS开关的耐压结构
[0369]在这里，作为NMOS开关的耐压结构的一例，关注上述第一?第七实施方式中的、图2所示的根据第二实施方式的非易失性半导体存储装置21，着重说明该非易失性半导体存储装置21的匪05开关9&、9(3、《"(913、9(1^..)的耐压结构。此时，各电源单元4的NMOS开关9a、9c、...(9b、9d、...)中，一端与第二电源线6a (6b)相连接、另一端与字线15相连接，而且栅极与共用NMOS控制线NGa?NGd相连接。
[0370]在这样的NMOS开关9a、9c、…(9b、9d、…)中，当写入数据或擦除数据时，OV或8V中的任一个控制电压通过共用NMOS控制线NGa?NGd被施加到栅极上、且OV的电压被施加到P型存储槽PWl，因此能够将栅极上与P型存储槽PWl之间的最大电压差设定成较低的8V。另外，在该匪03开关9&、9(:、...(％、9(1、一)中，当写入数据或擦除数据时，OV或6V中的任一个控制电压通过第二电源线6a^b)被施加到源极上、且OV的电压被施加到P型存储槽PWl上，因此能够将源极侧与P型存储槽PWl之间的最大电压差设定成较低的6V。
[0371]综上所述，该NMOS开关9a、9c、…(9b、9d、…)，栅极与P型存储槽PWl之间的最大电压差为8V，源极侧与P型存储槽PWl之间的最大电压差为6V，因此只要具有最大电压差为8V的耐压结构即可，相应地就可以实现栅极绝缘膜的薄膜化。另外，与此同时，在非易失性半导体存储装置21中，共用NMOS控制线NGa?NGd或共用PMOS控制线PGa?PGb上的最大电压差也为8V，因此对于这些周边电路所采用的周边NMOS晶体管来说，也同样匹配于8V的最大电压差，能够形成栅极绝缘膜实现薄膜化的晶体管结构。
[0372]然而，NMOS开关9a、9c、...(9b、9d、…)中，虽然栅极和P型存储槽PWl之间的最大电压差、以及源极和P型存储槽PWl之间的最大电压差均为8V，但漏极侧与P型存储槽PWl之间的最大电压差为12V。S卩、NMOS开关9a、9c、…(9b、9d、…)位于选择单元列2a的选择行3a时，与漏极相连接的选择字线15a上施加有12V的写入栅极电压，因此为了使漏极侧与该12V的高电压相匹配，必须将漏极侧设定成高耐压结构。由此，根据本发明的非易失性半导体存储装置21，如图10和图11所示，与字线15相连接的漏极侧优选采用具有电压高于源极侧的高耐压结构的、NMOS开关100、115、117、120、123、131、135。
[0373]在此，图10和图11为表示用来构成周边电路的周边NMOS晶体管101、设置在非易失性半导体存储装置21的NMOS开关100、115、117、120、123、131、135(相当于图2所示的NMOS开关9a、9c、(9b、9d))的侧面截面图。在此，表示与字线15相连接的漏极侧被设定为电压高于源极侧的高耐压结构，具有漏极侧和源极侧左右非对称的耐压结构的NMOS开关100、115、117、120、123、将存储槽的浓度设定为低浓度的NMOS开关131、使整个栅极绝缘膜变厚的NMOS开关135。此时，如图10和图11所示，周边NMOS晶体管101在非易失性半导体存储装置21中共用NMOS控制线NGa?NGb上的电压差被设定成8V以下，因此施加与之匹配的电压差8V的电压，与减轻电压负担量相应地能够实现栅极绝缘膜105a的薄膜化。
[0374]实际上，该周边NMOS晶体管101中，在源极103a和漏极103b之间的P型存储槽102上设置有栅极绝缘膜105a，在源极103a端部源极侧延长部104a和漏极103b端部漏极侧延长部104b之间形成有信道区域。另外，周边NMOS晶体管101构成为，在作为半导体基板的P型存储槽102的信道区域上通过栅极绝缘膜105a形成有栅极106a，与共用NMOS控制线NGa、NGb、NGc、NGd的8V以下的最大电压差相应地能够将P型存储槽102和栅极106a之间的栅极绝缘膜105a形成为12nm的膜厚，能够实现栅极绝缘膜105a的薄膜化。
[0375]另一方面，如图1OA所示，NMOS开关100具有左右非对称的耐压结构，该耐压结构包括与字线15相连接的漏极侧耐压性能高于源极侧的高耐压结构，并将形成于漏极103d端部的漏极侧延长部110的杂质浓度设定成低于源极侧延长部104c的杂质浓度的状态，在这点上，上述NMOS开关100与周边NMOS晶体管101不同。实际上，在NMOS开关100中，P型存储槽102上形成有以规定间隔隔开的源极103c和漏极103d，在这些源极103c和漏极103d之间形成的P型存储槽102上设置有栅极绝缘膜105b。另外，该P型存储槽102中，在源极103c的端部形成有源极侧延长部104c的同时,漏极103d的端部形成有漏极侧延长部110，这些源极侧延长部104c和漏极侧延长部110之间形成有信道区域，在该信道区域通过栅极绝缘膜105a设有栅极106b。
[0376]在此，NMOS开关100相当于图2的NMOS开关9a、(9b、9c、9d、…)，因此写入数据时，如栅极106b上可施加OV或8V的电压，源极上可施加OV或6V的电压，而且在P型存储槽102上也可施加OV的电压。由此，NMOS开关100中，栅极和P型存储槽102之间的最大电压差、源极和P型存储槽102之间的最大电压差被抑制成8V以下的电压，因此栅极和P型存储槽102之间的栅极绝缘膜105b能够形成12nm的膜厚，且实现栅极绝缘膜105b的薄膜化。
[0377]另一方面，如上所述，该NMOS开关100中，由于漏极与字线15相连接，因此写入数据时，会施加12V的写入栅极电压和OV的写入禁止栅极电压，其结果，漏极侧需具备与该12V的最大电压差相对应的耐压结构。因此，在NMOS开关100中，通过设置杂质浓度较低的漏极侧延长部110的方式能够在该漏极侧延长部110上降低电压。由此，NMOS开关100中，漏极侧不仅具有对应12V电压差的耐压结构，而且与周边NMOS晶体管101 —样，栅极绝缘膜105b能够形成12nm的膜厚，以实现栅极绝缘膜105b的薄膜化。
[0378]接下来，图1OB所示的NMOS开关115同样地具有左右非对称的耐压结构，该耐压结构包括与字线15相连接的漏极侧的耐压性能高于源极侧的高耐压结构，并具有将漏极103d远离栅极106b而形成的偏移结构。实际上，该NMOS开关115与上述的匪SO开关100相比，源极103c和漏极103d之间所形成的间隔宽，漏极侧延长部104d比源极侧延长部104c在2?3倍广域上形成，相应地栅极106b远离漏极103d，能够缓和产生自漏极侧103d的12V的最大电压差所引起的影响，同时与周边NMOS晶体管101 —样，栅极绝缘膜105b能够形成12nm的膜厚而实现薄膜化。
[0379]接下来，图1OC所示的NMOS开关117与上述开关一样具有左右非对称的耐压结构，且具有漏极103d远离栅极106b而形成的偏移结构，且栅极绝缘膜105a侧部的侧壁按照覆盖整个在广域拓展的漏极侧延长部104d的方式形成，这点与上述的NMOS开关115不同。在具有上述构成的NMOS开关117中，漏极103d也远离栅极106b，相应地能够缓和因产生自漏极侧103d的12V的最大电压差而引起的影响的同时，与周边NMOS晶体管101 —样，栅极绝缘膜105b能够形成12nm的膜厚而实现薄膜化。
[0380]接下来，图1lA所示的NMOS开关120与上述NMOS开关一样具有左右非对称的耐压结构，例如具有膜厚12nm的栅极绝缘膜105b，且形成有膜厚比该栅极绝缘膜15b还厚的栅极绝缘膜(以下称为厚膜栅极氧化膜)105f。实际上，该NMOS开关120中，栅极106c中位于漏极103d侧的底端部形成有向上部侧凹陷的台阶部，栅极106c的底部以远离P型存储槽102的方式凹陷，因此该栅极106c和P型存储槽102之间呈远离状态，能够缓和因产生自漏极103d侧的12V的最大电压差而引起的影响，一侧的源极103侧的栅极绝缘膜105b可形成12nm的膜厚而实现薄膜化。
[0381]接下来，图1lB所示的NMOS开关123中，存储槽浓度低于周边NMOS晶体管101的P型存储槽102的P型存储槽124上形成有以规定间隔隔开的源极103c和漏极103d。在P型存储槽124内部，源极端部形成有源极侧延长部104c，且形成有杂质浓度不同的其他延长部125以覆盖这些源极103c和源极侧延长部104c。
[0382]另外，在P型存储槽124内部，漏极103e的端部形成有嵌入氧化膜105g，在这些漏极103e和嵌入氧化膜105g的底部形成有漏极侧延长部126，源极侧延长部125与嵌入氧化物105g之间形成有信道区域。在此，P型存储槽124中，与位于栅极106d的漏极103e侧的低端部相对而置的位置上形成有嵌入氧化膜105g，设置有该嵌入氧化物105g的相应部分栅极106d从漏极103e和漏极侧延长部126远离开，由此能够缓和因产生自漏极103d侧的12V的最大电压差而引起的影响，且栅极绝缘膜105b形成12nm的膜厚而实现薄膜化。
[0383]另外，除此之外，作为针对产生自漏极103d侧的12V的最大电压差的耐压结构可做成如下结构:如图1lC所示的NMOS开关131，将P型存储槽132的存储槽浓度选定例如与周边NMOS晶体管101的P型存储槽102的存储槽浓度相比低的浓度，从而使源极103c和漏极103d之间的击穿电压上升，或者，如图1lD所示的NMOS开关135，可以使栅极绝缘膜105h的膜厚变厚。
[0384](12)采用非易失性半导体存储装置的混载芯片
[0385]在此，图12表示利用现有非易失性半导体存储装置212 (EEPRPM或Flash，图中标记标记成[EEPRPM/Flash])的混载芯片201、以及利用本发明的非易失性半导体存储装置255 (相当于上述的非易失性半导体存储装置1、21、27、31、38、41、51、55、61，图中标记成[EEPRPM/Flash])的混载芯片251。此时，在现有的混载芯片201中，在基板202的边缘配置有多个如结合垫等的外部连接电极203，在被这些外部连接电极203所包围的内侧区域设置有逻辑电路电源207、CPU208、模拟电路209、非易失性半导体存储装置212以及RAM210。
[0386]实际上，现有的混载芯片201中，逻辑电路电源207、0?似08、狀11210以及非易失性半导体存储装置212的周边电路211可形成区域AR10，该区域ARlO由对通过逻辑电路电源207而施加的如1.2V的逻辑电路电压具有耐压性的薄膜晶体管构成。另外，在该现有的混载芯片201中，模拟电路209可形成为区域ARll，该区域ARll由对如5.0V或3.3V的接口电压具有耐压性的晶体管构成。而且，在现有的混载芯片201中，非易失性半导体存储装置212可形成为区域AR12，该区域AR12由对如12V或1V的可擦写栅极电压具有耐压性的厚膜晶体管构成。
[0387]由此，一般来讲，在现有的混载芯片210中，作为针对1.2V的逻辑电路电压的耐压结构，包括由例如栅极绝缘膜厚度为3nm的低压晶体管构成的区域ARlO ;作为针对5.0V或3.3V的接口电压的耐压结构，包括由例如栅极绝缘膜厚度为12nm、电压为5V的晶体管构成的区域AR11。此时，在现有的混载芯片201中，尽管在区域ARlO或区域ARll通过低电压晶体管能够使栅极绝缘膜实现12nm左右的薄膜化，但因内装非易失性半导体存储装置212，所以为了配合该非易失性半导体存储装置212的耐压结构，需要增加如厚度18nm的新的高耐压晶体管，与之相应制造的掩膜数也要增加，相应地存在生产成本也变高的问题。
[0388]另一方面，根据本发明的非易失性半导体存储装置255，在写入数据时，虽然例如12V或1V的写入栅极电压被施加到字线15上，但能将PMOS开关8a、8c、...(8b、8d、…)或NMOS开关9a、9c、…(9b、9d、...)的电压振幅设定成8V以下，因此能够减小施加在PMOS开关8a、8c、…(8b、8d、…)或NMOS开关9a、9c、…(9b、9d、…)、第一 PMOS控制电压发生电路和第二 PMOS控制电压发生电路、第一 NMOS控制电压产生电路和第二 NMOS控制电压产生电路的电场。
[0389]其结果，在采用本发明的非易失性半导体存储装置255的混载芯片251中，写入栅极电压或写入禁止栅极电压保持原样地在使用该可擦写栅极电压等的电路上可使用标准的5V晶体管，无需附加专用的高电压晶体管，能够搭载作为Flash存储器或EEPROM的非易失性半导体存储装置255。
[0390](13)其它实施方式
[0391]另外，在上述实施方式的图1?图12中，分别标记有写入数据或擦除数据时的电压值，但本发明并不限于此，也可以适用各种电压值，并根据需要可适当改变电压值，例如1V的写入栅极电压等。另外，例如，在第二实施方式或第三实施方式中，作为切换机构，虽然对由PMOS开关8a、8c、…(8b、8d、…)和NMOS开关9a、9c、…(9b、9d、…)的两种MOS开关构成切换机构的情况进行了说明，但本发明并不限于此，切换机构也可以仅由PMOS开关构成，或也可以仅由NMOS开关构成。
[0392]进一步地，在上述的实施方式中，作为在电荷存储层可存储电荷的存储单元，虽然对可在氮化硅膜层存储电荷的SONOS型存储单元C进行了说明，但本发明并不限于此，也可以适用在隧道氧化膜上形成具有导电性的多晶硅、并将电荷存储在该浮栅上的层叠型存储单元等其它各种存储单元。
[0393]进一步地，例如在第一实施方式等中说明的是，在非选择单元列2b上将非选择字线15b、15d、…或P型存储槽PW2、非选择第一位线Lie、非选择第二位线L2c的各电压值全部设定成相同的电压，另一方面，在第五实施方式中说明的是，在非选择单元列32b上将非选择字线15b、15d、…和P型存储槽PW2的电压值与非选择第一位线Llc和非选择第二位线L2c电压值之间的电压差设定成2V的情况，但本发明并不限于此，可以将非选择单元列2b、32b、…上将非选择字线15b、15d、…与P型存储器PW2之间的电压差设定成IV以下，或者，也可以将非选择字线15b、15d、…和P型存储器PW2与非选择第一位线Llc和非选择第二位线L2c之间的电压差设定成IV以下等，总之，如果非选择单元列2b、32b、…中电荷无法被存储在非选择存储单元C2，则也可以设定成其它的各种电压差。
[0394]进一步地，也可以在上述第二实施方式中，将施加于共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd的控制电压的电压振幅设定成8V以下，在第三实施方式中，将施加于共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd的控制电压的电压振幅设定成6V以下，在第五实施方式中，将施加于共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd的控制电压的电压振幅设定成6V以下，在第六实施方式中，将施加于共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd的控制电压的电压振幅设定成4V以下，除此之外，如果在施加于选择存储单元Cl上的写入栅极电压(例如12V)以及施加于非选择存储单元C2上的最小写入禁止栅极电压(例如0V)之间选定施加于共用PMOS控制线PGa?PGd和共用NMOS控制线NGa?NGd的控制电压的电压振幅，则也可以选定各种电压振幅。
[0395]进一步地，虽然在上述的第一?第七实施方式中，在每个实施方式中均记载有各发明的动作和效果，但在与其中一个实施方式具有相同结构的其它实施方式中，假设存在没有记载在其它实施方式的动作和效果也理所当然地具有该一个实施方式所记载的动作和效果。
【权利要求】
1.一种非易失性半导体存储装置，该装置包括:多个字线，以矩阵状形成，其中被施加电荷存储栅极电压或者电荷存储禁止栅极电压中的任一个电压；多个存储单元，与所述各字线相连接；位线，向所述多个存储单元施加选择性电压，其中，通过施加到所述字线上的所述电荷存储栅极电压与施加到所述位线上的电压之间的电压差，能够将电荷存储于所述多个存储单元中的选择存储单元上，其特征在于， 包括:电源单元，设置在每个字线列上；共用配线，设置在每个字线行上，各所述共用配线以所述字线行为单位，将规定的共用电压施加到各所述电源单元上， 在各所述电源单元上设置有: 切换机构，设置在每个所述字线上，使所述字线与所述共用配线相连接； 单元配线，根据在所述字线列上是否具有所述选择存储单元的情况，在所述电源单元内的各所述切换机构上一律施加不同的单元电压， 根据施加到每个所述电源单元上的所述单元电压与所述共用电压之间的电压差，使各所述电源单元的所述切换机构进行导通和截止动作，由此，通过所述电源单元，在各所述字线上分别施加所述电荷存储栅极电压或者所述电荷存储禁止栅极电压。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于， 所述切换机构至少具有PMOS开关和NMOS开关， 根据因分别被施加所述共用电压和所述单元电压而产生的所述共用电压和所述单元电压之间的电压差，所述PMOS开关和所述NMOS开关分别进行导通和截止动作。
3.如权利要求2所述的非易失性半导体存储装置，其特征在于， 所述共用配线为与所述PMOS开关的控制栅极相连接的共用PMOS控制线、以及与所述NMOS开关的控制栅极相连接的共用NMOS控制线， 所述单元配线为与所述PMOS开关的源极相连接的第一电源线、以及与所述NMOS开关的源极相连接的第二电源线， 在所述PMOS开关和所述NMOS开关的各漏极上连接有所述字线。
4.如权利要求2或3所述的非易失性半导体存储装置，其特征在于， 在所述电源单元中、与具有所述选择存储单元的选择字线相连接的选择电源单元中，通过所述NMOS开关呈截止状态、源极上施加有所述电荷存储栅极电压的所述PMOS开关呈导通状态，由此从所述PMOS开关的漏极向所述选择字线施加所述电荷存储栅极电压。
5.如权利要求3所述的非易失性半导体存储装置，其特征在于， 在所述共用PMOS控制线中，通过第一选择装置连接有第一 PMOS电源线和第二 PMOS电源线， 所述共用PMOS控制线中，通过所述第一选择装置，将所述第一 PMOS电源线或所述第二PMOS电源线中的任一个控制电压施加到各电源单元的所述PMOS开关上， 在所述共用NMOS控制线中，通过第二选择装置连接有第一 NMOS电源线和第二 NMOS电源线， 所述共用NMOS控制线中，通过所述第二选择装置，将所述第一 NMOS电源线或所述第二NMOS电源线中的任一个控制电压施加到各所述电源单元的所述NMOS开关上。
6.如权利要求2所述的非易失性半导体存储装置，其特征在于， 所述共用配线为与所述PMOS开关和所述NMOS开关的各源极相连接的共用电源线， 所述单元配线为与所述PMOS开关的控制栅极相连接的PMOS电源线、以及与所述NMOS开关的控制栅极相连接的NMOS电源线， 在所述PMOS开关和NMOS开关的各漏极上连接有所述字线。
7.如权利要求1?6中任一项所述的非易失性半导体存储装置，其特征在于， 所述电源单元中设置有: 辅助开关，设置在每个所述切换机构上，且与所述单元配线相连接； 辅助切换电源线，根据在所述字线列上是否具有所述选择存储单元的情况，在所述电源单元内的各所述辅助开关上一律施加不同的辅助控制电压， 当所述字线列内仅具有所述非选择存储单元时，根据所述单元电压与所述辅助控制电压之间的电压差，使所述辅助开关进行导通动作，将所述电源电压作为所述电荷存储禁止栅极电压，施加到仅连接有除所述选择存储单元以外的非选择存储单元的非选择字线上。
8.如权利要求1?7中任一项所述的非易失性半导体存储装置，其特征在于， 作为共用电压被施加到连接有所述选择存储单元的选择字线行的所述共用配线上的一个控制电压、以及作为共用电压被施加到仅连接有除所述选择存储单元以外的非选择存储单元的非选择字线行的所述共用配线上的另一控制电压之间的控制电压差被选定成所述电荷存储栅极电压和所述电荷存储禁止栅极电压之间的电压值。
9.如权利要求8所述的非易失性半导体存储装置，其特征在于， 所述控制电压差为6V以下。
10.如权利要求8所述的非易失性半导体存储装置，其特征在于， 所述控制电压差为4V以下。
11.如权利要求1?10中任一项所述的非易失性半导体存储装置，其特征在于， 形成所述切换机构的存储槽在每个电源单元上以电分离的方式形成。
12.如权利要求1?11中任一项所述的非易失性半导体存储装置，其特征在于， 各所述字线列由各电性分离的P型存储槽构成，所述存储单元具有N信道型构成， 所述切换机构将电压值高于被施加到所述位线上的电压值的所述单元电压作为所述电荷存储栅极电压向连接有所述选择存储单元的选择字线施加。
【文档编号】G11C16/06GK104380387SQ201380033347
【公开日】2015年2月25日 申请日期:2013年6月21日 优先权日:2012年6月29日
【发明者】葛西秀男, 品川裕, 谷口泰弘 申请人:株式会社佛罗迪亚