一种随机存储器位单元、随机存储器和电子芯片的制作方法
【专利摘要】本发明实施例提供一种随机存储器位单元、随机存储器和电子芯片，涉及存储领域，能够解决存储器可靠性和功耗的问题。所述随机存储器位单元包括至少一个电源、第一写入线、第二写入线、写入比特线、读取线、读取比特线、读取模块、非对称存储模块和导通模块。所述随机存储器由预设数量的上述随机存储器位单元组成，所述电子芯片包括所述随机存储器。本发明实施例用于优化随机存储器的可靠性和功耗。
【专利说明】一种随机存储器位单元、随机存储器和电子芯片
【技术领域】
[0001 ] 本发明涉及存储领域，尤其涉及一种随机存储器位单元、随机存储器和电子芯片。【背景技术】
[0002]随着电子芯片工艺制造业的提升，晶体管尺寸进入准纳米时代，电子芯片中晶体管的集成度越来越高，从而出现了超大规模集成电路构成的高性能芯片，该高性能芯片的需求造就了片上系统(System on Chip, SoC)的时代。
[0003]如图1所示，是现有技术中常用的一种八管静态随机存储器(Static RandomAccess Memory, SRAM)的位单元(Bit Cell)结构,此类静态随机存储器位单元结构一共有三个状态，分别为:保持状态，读取状态和写入状态。其中，写入线控制导通晶体管的导通，也即是开关作用。比特线控制导通晶体管的数据状态，如O还是1，具体的:
[0004]在保持状态时，M1, M2, M3, M4构成首尾反向连接的两个反相器，由这两个反相器构成的存储单元由VDD供电，写入线处于O状态，即未选择状态，同样对于导通晶体管也是未选择状态(未导通状态)，读取比特线和读取线也都处于低电平状态，即未选择状态。
[0005]在读取状态时，读取线先施加高电平，也即是选择状态，M8等同于导通。同时，读取比特线暂时施加短暂的高电压，也即是短暂I状态。存储单元的两个反相器的M2与M4负责将其保持的状态来控制M7的导通与否，从而可以由M8晶体管来表达其状态值。
[0006]在写入状态时，写入线处于高电平状态，即状态1，同时，两根比特线处于互补状态，其中一根高电平，状态1，另一根为低电平，状态O。例如，写入存储单元I时，比特线为高电平，而互补比特线则为低电平；写入存储单元O时，比特线为低电平，而互补比特线则为闻电平。
[0007]由于上述八管静态随机存储器具有较高可靠性和较低的功耗，所以上述八管静态随机存储器被广泛应用在高性能芯片中，但是随着芯片体积不断减小，集成度越来越高，性能不断提升的同时，其功耗也越来越成为设计中需要特别考虑的问题。特别是随着存储器在SoC芯片上比重的显著上升，对于存储器的高可靠性和低功耗的要求也日益明显，因此对于存储器的可靠性和功耗的优化是亟待解决的问题。
【发明内容】
[0008]本发明的实施例提供一种随机存储器位单元、随机存储器和电子芯片，能够提高存储器的可靠性，并降低存储器功耗。
[0009]为达到上述目的，本发明的实施例采用如下技术方案:
[0010]第一方面，提供一种随机存储器位单元，所述随机存储器位单元包括:
[0011]至少一个电源、第一写入线、第二写入线、写入比特线、读取线、读取比特线、读取模块、非对称存储模块和导通模块；
[0012]其中，所述读取模块的数据端与所述读取比特线电连接，所述读取模块的控制端与所述读取线电连接，所述读取模块的读取端与所述非对称存储模块的输出端电连接；[0013]所述导通模块的数据端与所述写入比特线电连接，所述导通模块的第一控制端与所述第一写入线电连接，所述导通模块的第二控制端与所述第二写入线电连接，所述导通模块的写入端与所述非对称存储模块的输入端电连接；
[0014]所述至少一个电源与所述读取模块的供电接口电连接。
[0015]结合第一方面，在第一种可能的实现方式中，所述非对称存储模块包括:第一反相器和第二反相器；所述第一反相器的输出端与所述第二反相器的输入端电连接，所述第二反相器的输出端与所述第一反相器的输入端电连接；
[0016]其中，所述第二反相器的面积大于所述第一反相器的面积。
[0017]结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第一反相器包括第一晶体管和第二晶体管，所述第二反相器包括第一晶体管和第二晶体管；
[0018]所述第一晶体管的源极接地，所述第一晶体管的栅极与所述第二晶体管的栅极电连接，所述第一晶体管漏极与所述第二晶体管的漏极电连接，所述第二晶体管的源极与所述供电接口电连接；
[0019]所述第三晶体管的源极接地，所述第三晶体管的栅极与所述第四晶体管的栅极电连接，所述第三晶体管漏极与所述第四晶体管的漏极电连接，所述第四晶体管的源极与所述供电接口电连接；
[0020]其中，所述第一晶体管的栅极与所述第二晶体管的栅极的连接点为所述第一反相器的输入端，第一晶体管的漏极与所述第二晶体管的漏极的连接点为所述第一反相器的输出端；所述第三晶体管的栅极与所述第四晶体管的栅极的连接点为所述第二反相器的输入端，第三晶体管的漏极与所述第四晶体管的漏极的连接点为所述第二反相器的输出端；
[0021]所述第一晶体管的栅极与所述第二晶体管的栅极的连接点为所述非对称存储模块的输入端，所述第三晶体管的漏极与所述第四晶体管的漏极的连接点为所述非对称存储模块的输出端。
[0022]结合第一方面的第二种可能的实现方式，在第三种可能的实现方式中，当所述至少一个电源为一个电源时，所述第二晶体管的源极和所述第四晶体管的源极的电接点构成所述供电接口，所述供电接口与所述一个电源电连接；
[0023]当所述至少一个电源包括第一电源和第二电源时，所述第二晶体管的源极作为所述供电接口的第一供电接口与所述第一电源电连接，所述第四晶体管的源极作为所述供电接口的第二供电接口与所述第二电源电连接。
[0024]结合第一方面至第一方面的第三种可能的实现方式中的任意一种，在第四种可能的实现方式中，所述导通模块包括:第五晶体管和第六晶体管；
[0025]所述第五晶体管的栅极作为所述导通模块的所述第一控制端，所述第五晶体管的源极与所述第六晶体管的漏极电连接，所述第五晶体管的漏极与所述第六晶体管的源极电连接，所述第六晶体管的栅极作为所述导通模块的第二控制端，所述第五晶体管的源极与所述第六晶体管的漏极的连接点作为所述导通模块的写入端，所述第五晶体管的漏极与所述第六晶体管的源极的连接点作为所述导通模块的数据端。
[0026]结合第一方面至第一方面的第四种可能的实现方式中的任意一种，在第五种可能的实现方式中，所述读取模块包括:第七晶体管和第八晶体管；
[0027]所述第七晶体管的源极作为所述读取模块的数据端，所述第七晶体管的栅极作为所述读取模块的读取端，所述第七晶体管的漏极与所述第八晶体管的漏极电连接，所述第八晶体管的漏极的源极接地，所述第八晶体管的栅极作为所述读取模块的控制端。
[0028]第二方面，提供一种随机存储器，包括:预设数量的如第一方面至第一方面的第五种可能的实现方式中的任意一种随机存储器位单元。
[0029]第三方面，提供一种电子芯片，其特征在于，所述电子芯片包括:
[0030]如第二方面所述的随机存储器。
[0031]本发明实施例提供一种随机存储器位单元、随机存储器和电子芯片，该随机存储器位单元包括至少一个电源、第一写入线、第二写入线、写入比特线、读取线、读取比特线、读取模块、非对称存储模块和导通模块；其中，读取模块的数据端与读取比特线电连接，读取模块的控制端与读取线电连接，读取模块的读取端与非对称存储模块的输出端电连接；导通模块的数据端与写入比特线电连接，导通模块的第一控制端与第一写入线电连接，导通模块的第二控制端与第二写入线电连接，导通模块的写入端与非对称存储模块的输入端电连接；至少一个电源与读取模块的供电接口电连接。与现有技术相比，本发明实施例提供的随机存储器位单元中的非对称存储模块能够提高随机存储器位单元的电压裕度，从而能够提高随机存储器位单元的可靠性，并且现有技术相比所采用的双写入比特线，本发明实施例提供的随机存储器位单元中只有一条写入比特线，能够降低功耗。
【专利附图】
【附图说明】
[0032]为了更清楚地说明本发明实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为现有技术提供的一种八管静态随机存储器位单元的结构示意图；
[0034]图2为本发明实施例提供的一种随机存储器位单元的结构示意图；
[0035]图3为本发明实施例提供的一种随机存储器位单元的结构示意图；
[0036]图4为本发明实施例提供的随机存储器位单元中非对称存储模块的反相器连接效果不意图；
[0037]图5为本发明实施例提供的另一种随机存储器位单元的结构示意图；
[0038]图6为本发明实施例提供的一种随机存储器位单元中非对称存储模块的输出电压相比现有技术的仿真效果图。
【具体实施方式】
[0039]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0040]本发明实施例提供一种随机存储器位单元1，如图2所示，随机存储器位单元I包括:
[0041]至少一个电源11、第一写入线12、第二写入线13、写入比特线14、读取线15、读取比特线16、读取模块17、非对称存储模块18和导通模块19 ；
[0042]其中，读取模块17的数据端171与读取比特线16电连接，读取模块17的控制端172与读取线15电连接，读取模块17的读取端173与非对称存储模块18的输出端181电连接；
[0043]导通模块19的数据端191与写入比特线14电连接，导通模块19的第一控制端192与第一写入线12电连接，导通模块19的第二控制端193与第二写入线电13连接，导通模块19的写入端194与非对称存储模块18的输入端182电连接；
[0044]至少一个电源11与非对称存储模块18的供电接口 183电连接。
[0045]本发明实施例提供一种随机存储器位单元，该随机存储器位单元包括至少一个电源、第一写入线、第二写入线、写入比特线、读取线、读取比特线、读取模块、非对称存储模块和导通模块；其中，读取模块的数据端与读取比特线电连接，读取模块的控制端与读取线电连接，读取模块的读取端与非对称存储模块的输出端电连接；导通模块的数据端与写入比特线电连接，导通模块的第一控制端与第一写入线电连接，导通模块的第二控制端与第二写入线电连接，导通模块的写入端与非对称存储模块的输入端电连接；至少一个电源与读取模块的供电接口电连接。与现有技术相比，本发明实施例提供的随机存储器位单元中的非对称存储模块能够提高随机存储器位单元的电压裕度，从而能够提高随机存储器位单元的可靠性，并且现有技术相比所采用的双写入比特线，本发明实施例提供的随机存储器位单元中只有一条写入比特线，能够降低功耗。
[0046]为了使本领域技术人员能够更清楚地理解本发明实施例提供的技术方案，下面通过具体的实施例，对本发明实施例提供的一种随机存储器位单元2进行详细说明，如图3所示，该随机存储器位单元2包括:
[0047]至少一个电源21、第一写入线22、第二写入线23、写入比特线24、读取线25、读取比特线26、读取模块27、非对称存储模块28和导通模块29 ;第二写入线23为第一写入线22的互补写入线；
[0048]其中，读取模块27的数据端271与读取比特线26电连接，读取模块27的控制端272与读取线25电连接，读取模块27的读取端273与非对称存储模块28的输出端281电连接；
[0049]导通模块29的数据端291与写入比特线24电连接，导通模块29的第一控制端292与第一写入线22电连接，导通模块29的第二控制端293与第二写入线电23连接，导通模块29的写入端294与非对称存储模块28的输入端282电连接；
[0050]至少一个电源21与非对称存储模块28的供电接口 283电连接。
[0051]其中，如图3所示，非对称存储模块28包括:第一晶体管Ml、第二晶体管M2、第三晶体管M3和第四晶体管M4。
[0052]第一晶体管Ml的源极接地，第一晶体管Ml的栅极与第二晶体管M2的栅极电连接，第一晶体管Ml漏极与第二晶体管M2的漏极电连接，第二晶体管M2的源极与供电接口283电连接；
[0053]第三晶体管M3的源极接地，第三晶体管M3的栅极与第四晶体管M4的栅极电连接，第三晶体管M3漏极与第四晶体管M4的漏极电连接，第四晶体管M4的源极与供电接口283电连接；[0054]上述第一晶体管Ml和第二晶体管M2组成第一反相器，第三晶体管M3和第四晶体管M4组成第二反相器，且第一反相器的输出端与第二反相器的输入端电连接，第二反相器的输出端与第一反相器的输入端电连接；其中，示例性的，第三晶体管M3和第四晶体管M4的面积远大于第一晶体管Ml和第二晶体管M2的面积，例如第三晶体管M3和第四晶体管M4的W/L为第一晶体管Ml和第二晶体管M2的W/L的10倍(W/L为晶体管沟道的宽度/长度)，故第二反相器的面积大于第一反相器的面积。第一反相器和第二反相器的连接关系可以如图4所示。当然，第三晶体管M3和第四晶体管M4的W/L与第一晶体管Ml和第二晶体管M2的W/L的倍数可以根据需要设置，包括但不限于此。
[0055]其中，第一晶体管Ml的栅极与第二晶体管M2的栅极的连接点为第一反相器的输入端，第一晶体管Ml的漏极与第二晶体管M2的漏极的连接点为第一反相器的输出端；第三晶体管M3的栅极与第四晶体管M4的栅极的连接点为第二反相器的输入端，第三晶体管M3的漏极与第四晶体管M4的漏极的连接点为第二反相器的输出端。
[0056]另外，第一晶体管Ml的栅极与第二晶体管M2的栅极的连接点为非对称存储模块28的输入端282，第三晶体管M3的漏极与第四晶体管M4的漏极的连接点为非对称存储模块28的输出端281。
[0057]如图3所示，导通模块29包括:第五晶体管M5和第六晶体管M6 ；
[0058]第五晶体管M5的栅极作为导通模块29的第一控制端292，第五晶体管M5的源极与第六晶体管M6的漏极电连接，第五晶体管M5的漏极与第六晶体管M6的源极电连接，第六晶体管M6的栅极作为导通模块29的第二控制端293，第五晶体管M5的源极与第六晶体管M6的漏极的连接点作为导通模块29的写入端294，第五晶体管M5的漏极与第六晶体管M6的源极的连接点作为导通模块29的数据端291。
[0059]如图3所示，读取模块27包括:第七晶体管M7和第八晶体管M8 ；
[0060]第七晶体管M7的源极作为读取模块27的数据端271，第七晶体管M7的栅极作为读取模块27的读取端273，第七晶体管M7的漏极与第八晶体管M8的漏极电连接，第八晶体管M8的漏极的源极接地，第八晶体管M8的栅极作为读取模块27的控制端272。
[0061]另外，可选的，非对称存储模块28的供电接口 283既可以接入一个电源，也可以接入两个电源，具体的，如图3所示，为接入一个电源采用单电压供电的示意图:
[0062]第二晶体管M2的源极和第四晶体管M4的源极的电接点构成供电接口 283，供电接口 283与一个电源21电连接。
[0063]或者，如图5所示，为接入两个电源采用双电压供电的示意图:
[0064]第二晶体管M2的源极作为供电接口 283的第一供电接口 283a与第一电源21a电连接，第四晶体管M的源极作为供电接口 283的第二供电接口 283b与第二电源21b电连接。
[0065]需要说明的是，随机存储器位单元2也有三个状态，包括:保持状态、读取操作和写入操作，具体的工作原理如下:
[0066]在保持状态时，非对称存储模块28由VDD供电(也可以是多个VDD)，第一写入线22与第二写入线23处于O状态，即未选择状态。同样，对于导通模块29中的晶体管也是未选择状态，写入比特线24也是低电平，读取线25和读取比特线26也都是未加电压状态。
[0067]在读取操作时，读取线25首先加高电平，即I状态，然后第八晶体管M8处于导通状态。由于第八晶体管M8的源极接地，此时第七晶体管M7与第八晶体管M8相连的漏极处于低电平状态。当读取比特线26暂时加入高电平时，第四晶体管M4与第三晶体管M3构成的第二反相器(大反相器)的输出值连到第七晶体管M7的栅极，即控制第七晶体管M7的导通状态。当高电平时，第七晶体管M7导通则，读取比特线26输出就是低电平，也即是互补状态。如果第二反相器输出是低电平时，第七晶体管M7不导通，则读取比特线26则还是高电平状态。
[0068]在写入操作时，第一写入线22线进行高电平操作，同时，第二写入线23进行低电平操作。这样以来，第五晶体管M5与第六晶体管M6的都处于开启状态，要对非对称存储模块写入的值即可以通过写入比特线24对第五晶体管M5和第六晶体管M6进行赋值传输。
[0069]进一步的，如图6所示，为非对称存储模块28，在85%VDD供电电压下相对于现有技术的八管静态随机存储器位单元180nm工艺下的保持状态的输出电压仿真图。
[0070]其中，X轴和Y轴分别表示随机存储器位单元中首尾相连的两个反相器的输出电压。其中，曲线I (以三角为节点的曲线)和曲线2 (以椭圆为节点的曲线)表示非对称存储模块28的两个反相器的输出电压(其中，曲线I是第一反相器的输出电压，曲线2是第二反相器的输出电压)，曲线3和曲线4表示现有技术中八管静态随机存储器位单元中两个反相器的输出电压。由曲线2可以看出，在保持状态下，由于第二反相器的面积扩大，其可正常工作的电压范围也明显大于现有技术中八管静态随机存储器位单元中两个反相器，由此可见本发明实施例中的采用的非对称存储模块28能够使得随机存储器位单元在保持状态的稳定性得到提闻。
[0071]另外，如图5所示，在此用非对称大小的反相器组成的非对称存储模块28提高保持状态下的可靠性的同时，还可以分离供电电压，从而实现低电压供电。可选的，不同工艺，不同大小的反相器，以及不同大小的门限电压都会对功耗降低的实际数值产生影响。比如，根据图6可知，在ISOnm的工艺下，在保持随机存储器位单元正常工作的同时，VDDl可以降至93%的VDD，VDD2可以降至91%VDD (VDD为预设的标准电压)，从而降低了功耗。并且，若采用双电压供电，写入线在写入操作时，第一写入线22和第二写入线23可以分离供电电压，从而在不影响正常工作的情况下，能够降低第一写入线22和第二写入线23的电压，示例性的，根据图6可知，第一写入线22和第二写入线23的电压可以降低至76%VDD，因此能够降低功耗，同时，写入比特线的电压也可以降低，示例性的，能够降低至84.5%VDD。同时，相比现有技术所采用的双写入比特线，本发明实施例提供的随机存储器位单元中只有一条写入比特线，能够降低功耗。当然，本实施例只是示例性的举例说明电压可以降低的百分比，并不代表本发明的有益效果局限于这几个数值所指示的效果。
[0072]最后，关于读取时的可靠性，通常是由读取静态噪声限(Static NoiseMargin, S匪)来衡量的，可选的，可以通过调整M1、M3，M7及M8的大小来提高其相应的读取静态噪声限，第四晶体管M4与第三晶体管M3的大小要大于未增加大小的第七晶体管M7与第八晶体管M8的大小，从而提高了在读取时的Read-S匪，也就是提高了其读取时的靠性。
[0073]因此，综上所述，与现有技术相比，本发明实施例提供的随机存储器位单元中的非对称存储模块能够提高随机存储器位单元的电压裕度，从而能够提高随机存储器位单元的可靠性，且非对称存储模块由于采用了非对称反相器，所以能够实现双电压供电，从而能够在不影响操作的情况下降低供电电压，能够节省功耗，同时在双电压供电的情况下，随机存储器位单元的供电与写入线、读取线以及比特线的供电也不同，从而能够降低写入线及写入比特线的电压节省功耗，另外，相比现有技术相比所采用的双写入比特线，本发明实施例提供的随机存储器位单元中只有一条写入比特线，能够进一步降低功耗。
[0074]本发明实施例还提供一种随机存储器3，随机存储器3包括:预设数量的上述随机存储器位单元I或随机存储器位单元2。
[0075]本发明实施例还提供一种电子芯片4，该电子芯片4包括上述随机存储器3。
[0076]最后应说明的是:以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【权利要求】
1.一种随机存储器位单元，其特征在于，所述随机存储器位单元包括: 至少一个电源、第一写入线、第二写入线、写入比特线、读取线、读取比特线、读取模块、非对称存储模块和导通模块； 其中，所述读取模块的数据端与所述读取比特线电连接，所述读取模块的控制端与所述读取线电连接，所述读取模块的读取端与所述非对称存储模块的输出端电连接； 所述导通模块的数据端与所述写入比特线电连接，所述导通模块的第一控制端与所述第一写入线电连接，所述导通模块的第二控制端与所述第二写入线电连接，所述导通模块的写入端与所述非对称存储模块的输入端电连接； 所述至少一个电源与所述非对称存储模块的供电接口电连接。
2.根据权利要求1所述的随机存储器位单元，其特征在于，所述非对称存储模块包括:第一反相器和第二反相器；所述第一反相器的输出端与所述第二反相器的输入端电连接，所述第二反相器的输出端与所述第一反相器的输入端电连接； 其中，所述第二反相器的面积大于所述第一反相器的面积。
3.根据权利要求2所述的随机存储器位单元，其特征在于， 所述第一反相器包括第一晶体管和第二晶体管，所述第二反相器包括第三晶体管和第四晶体管； 所述第一晶体管的源极接地，所述第一晶体管的栅极与所述第二晶体管的栅极电连接，所述第一晶体管漏极与所述第二晶体管的漏极电连接，所述第二晶体管的源极与所述供电接口电连接； 所述第三晶体管的源极接地，所述第三晶体管的栅极与所述第四晶体管的栅极电连接，所述第三晶体管漏极与所述第四晶体管的漏极电连接，所述第四晶体管的源极与所述供电接口电连接； 其中，所述第一晶体管的栅极与所述第二晶体管的栅极的连接点为所述第一反相器的输入端，第一晶体管的漏极与所述第二晶体管的漏极的连接点为所述第一反相器的输出端；所述第三晶体管的栅极与所述第四晶体管的栅极的连接点为所述第二反相器的输入端，第三晶体管的漏极与所述第四晶体管的漏极的连接点为所述第二反相器的输出端； 所述第一晶体管的栅极与所述第二晶体管的栅极的连接点为所述非对称存储模块的输入端，所述第三晶体管的漏极与所述第四晶体管的漏极的连接点为所述非对称存储模块的输出端。
4.根据权利要求3所述的随机存储器位单元，其特征在于， 当所述至少一个电源为一个电源时，所述第二晶体管的源极和所述第四晶体管的源极的电接点构成所述供电接口，所述供电接口与所述一个电源电连接； 当所述至少一个电源包括第一电源和第二电源时，所述第二晶体管的源极作为所述供电接口的第一供电接口与所述第一电源电连接，所述第四晶体管的源极作为所述供电接口的第二供电接口与所述第二电源电连接。
5.根据权利要求1至4任意一项所述的随机存储器位单元，其特征在于，所述导通模块包括:第五晶体管和第六晶体管； 所述第五晶体管的栅极作为所述导通模块的所述第一控制端，所述第五晶体管的源极与所述第六晶体管的漏极电连接，所述第五晶体管的漏极与所述第六晶体管的源极电连接，所述第六晶体管的栅极作为所述导通模块的第二控制端，所述第五晶体管的源极与所述第六晶体管的漏极的连接点作为所述导通模块的写入端，所述第五晶体管的漏极与所述第六晶体管的源极的连接点作为所述导通模块的数据端。
6.根据权利要求1至5任意一项所述的随机存储器位单元，其特征在于，所述读取模块包括:第七晶体管和第八晶体管； 所述第七晶体管的源极作为所述读取模块的数据端，所述第七晶体管的栅极作为所述读取模块的读取端，所述第七晶体管的漏极与所述第八晶体管的漏极电连接，所述第八晶体管的漏极的源极接地，所述第八晶体管的栅极作为所述读取模块的控制端。
7.一种随机存储器，其特征在于，所述随机存储器包括:预设数量的如权利要求1至6任意一项所述的随机存储器位单元。
8.一种电子芯片，其特征在于，所述电子芯片包括: 如权利要求7所述的随机存储器。
【文档编号】G11C11/419GK103928051SQ201410145283
【公开日】2014年7月16日 申请日期:2014年4月11日 优先权日:2014年4月11日
【发明者】唐样洋, 张臣雄 申请人:华为技术有限公司