具有非易失性存储器的集成电路系统及其制造方法

具有非易失性存储器的集成电路系统及其制造方法
【专利摘要】本申请公开了具有非易失性存储器的集成电路系统及其制造方法。一种集成电路系统，及其制造方法，包括：具有地址开关的集成电路管芯；底部电极触点，其没有卤素成分，具有化学气相沉积或原子层沉积的特性，并且耦合到地址开关；直接在底部电极触点上的过渡材料层；及直接在过渡材料层上的顶部电极触点，用于在集成电路管芯上形成非易失性存储器阵列。
【专利说明】具有非易失性存储器的集成电路系统及其制造方法

【技术领域】
[0001] 本发明一般而言涉及集成电路系统，而且更具体地说，涉及用于在集成电路应用 中集成高密度非易失性存储器阵列的系统。

【背景技术】
[0002] 个人电子设备在多功能性和智能性方面不断发展。在这些设备中包括日益增加的 存储量的趋势给集成电路制造工业提出了挑战，这种挑战对集成电路强加相冲突的要求。 为了容纳增加数量的逻辑和存储器，需要越来越小的几何尺寸来包含功能。
[0003] 用于制造集成电路的晶体结构更小的几何尺寸可以代表对基于电荷操作的存储 器技术的难以逾越的挑战。诸如非易失性闪存存储器或动态随机存取存储器（DRAM)的存 储器通过在存储器单元中的物理结构中存储电荷来维持数据内容。对于与更小几何尺寸技 术相关联的更薄的晶体结构，电荷会损坏晶体结构或者泄漏通过物理结构。鉴于不太可靠 的晶体结构，已经尝试了许多方法来维持数据的完整性。诸如损耗均衡、可变纠错码以及延 长奇偶校验方案的方法已经用于掩藏较小几何尺寸晶体结构的可靠性问题。
[0004] 不依赖于电荷存储的其它存储器技术正在成为主流的制造工艺。这些技术包括电 阻式随机存取存储器（RRAM)和导电桥接随机存取存储器（CBRAM)，在被写或擦除的时候， 这些存储器会改变电阻值。虽然这些机制可以在任何小几何尺寸的技术上使用，但是它们 还不能以支持商用的量生产。制造的可靠性和性能被怀疑，并且在继续研究各种方式来提 供可以与流行的商品集成的一致产出和性能，其中流行的商品诸如是智能电话、数码相机、 全球定位系统、个人音频播放器、便携式游戏设备。
[0005] 因而，仍然存在对具有非易失性存储器的集成电路系统的需求。鉴于交付更多功 能性、更低成本和增加性能的日益增加的公众需求，找出对这些问题的答案越来越关键。鉴 于日益增加的商业竞争压力，连同增长的消费者期望以及对于市场上有意义的产品差异的 减少的机会，找出对这些问题的答案是至关重要的。此外，降低成本、提高效率和性能并满 足竞争压力的需求给对这些问题找出答案的关键需求增加了甚至更大的紧迫性。
[0006] 对这些问题的解决办法已经寻找了很长时间，但是目前的发展还没有告知或建议 任何解决办法而且，因此，对这些问题的解决办法长期以来都不为本领域技术人员所知。


【发明内容】

[0007] 本发明提供了一种制造集成电路系统的方法，包括：提供具有地址开关的集成电 路管芯；形成底部电极触点，其没有卤素成分，具有化学气相沉积或原子层沉积过程的特 性，并且耦合到地址开关；在底部电极触点上直接沉积过渡材料层；并且在过渡材料层上 直接沉积顶部电极触点，用于在集成电路管芯上形成非易失性存储器阵列。
[0008] 本发明提供了一种集成电路安装系统，包括：具有地址开关的集成电路管芯；底 部电极触点，其没有卤素成本，具有化学气相沉积或原子层沉积的特性，并且耦合到地址开 关；直接在底部电极触点上的过渡材料层；以及直接在过渡材料层上的顶部电极触点，用 于在集成电路管芯上形成非易失性存储器阵列。
[0009] 除了以上提到的那些或者代替之，本发明的某些实施例具有其它步骤或元素。通 过在参考附图时阅读以下具体描述，这些步骤或元素将对本领域技术人员变得显然。

【专利附图】

【附图说明】
[0010] 图1是本发明一种实施例中的具有非易失性存储器的集成电路系统的框图。
[0011] 图2是图1的非易失性存储器单元的示意图。
[0012] 图3是对于氮化钛和氮化硅钛的沉积而言电阻率对厚度的示例性图。
[0013] 图4是绘出举例说明图3的底部电极触点的四个版本中的一个的读取存储器循环 置位和复位耐久性的示例性图。
[0014] 图5是绘出图3的底部电极触点的四个版本中的一个的存储器单元的存储器状态 保持稳定性的示例性图。
[0015] 图6是在制造的沉积处理过程中底部电极触点的部分横截面视图。
[0016] 图7是本发明另一种实施例中的集成电路系统的制造方法的流程图。 具体实施例
[0017] 以下实施例足够详细地进行描述，以便使本领域技术人员能够获得并使用本发 明。应当理解，基于本公开内容，其它实施例将是显而易见的，而且在不背离本发明范围的 情况下可以进行系统、过程或机械变化。
[0018] 在以下描述中，给出了许多具体的细节来提供对本发明的透彻理解。但是，很显 然，本发明没有这些具体细节也可以实践。为了避免模糊本发明，有些众所周知的电路、系 统配置和工艺步骤没有具体公开。
[0019] 示出系统实施例的附图是半图式的而且不是按比例的而且，特别地，有些维度是 为了呈现的清晰并且在附图中被放大显示。类似地，虽然，为了容易描述，附图中的视图通 常示出相似的朝向，但是附图中的这种描绘对于大多数部分都是任意的。一般而言，本发明 可以在任何朝向操作。
[0020] 为了解释，如本文中所使用的，术语"水平的"定义为与集成电路管芯的活性表面 平行的表面，而不管其朝向。术语"垂直的"指与刚刚定义的水平垂直的方向。诸如"之上" (above)、"之下"（below)、"底部"、"顶部"、"侧面"（如在"侧壁"中）、"较高"、"较低"、"上" (upper)，上方"（over)和"下方"（under)的术语是关于水平平面定义的，如图中所示。 术语"在…上"（on)意味着在元件之间存在直接接触，而没有中间元件。
[0021] 如本文中所使用的，术语"处理"包括如在形成所述结构中所需的材料或光致抗蚀 剂的沉积、材料或光致抗蚀剂的图案化、曝光、显影、蚀刻、清洗和/或除去。术语"后段处 理"指集成电路管芯中可以连接暴露触点的钝化层上方（over)的附加功能层的制造。如在 本说明书中所使用的，术语"TDMAT"定义为四-二甲基氨基钛Ti(N(CH 3)2)4。如在本说明书 中所使用的，分子式（CH3) 5C5Ti(CH3)3定义为称作三氯二乙基氨基钛（IV)的化学品。
[0022] 如本文中所使用的，术语"前体"指在一个地点沉积或引入的第一种材料，并且可 以通过至少一种化学反应变成第二种材料。如本文中所使用的，术语"浮动电压"指所连 接的电压源被除去或断开，以允许耦合的线路呈现通过下一个耦合输入的偏置提供的低电 压，通常在0.3和0.7伏之间。
[0023] 如本文中所使用的，术语"痕迹卤素"指包括氯（C1)、氟（F1)、溴（Br)或碘（I)的 化合物的残留痕迹。如本文中所使用的，术语"没有卤素的任何痕迹"指卤素成分的任何分 子痕迹或迹象的完全不存在。
[0024] 基于电阻变化的存储器单元依赖于在置位和复位操作过程中灌注/吸收运输种 属（transport species)的活性电极，以及关于物理开关机制呈电化学惰性的反电极。具 有活性单元区域的惰性电极触点的本质对于实现性能规格是至关重要的。电阻、几何尺寸、 粗糙度、材料功函数以及阳离子的亲和力会依赖于材料沉积方法，并且某些方法的可用性 会受与衬底拓扑结构关联的结构性约束的限制。
[0025] 底部电极触点（BEC)可以要求把电极材料沉积到预先图案化的触点通孔或窄沟槽 中，并且物理气相沉积（PVD)常常不能在夹断和空穴形成之前提供足够的填充。需要化学 气相沉积（CVD)技术来提供产生BEC所需的足够的填充要求。CVD的结果会依赖于所使用 的化学前体。
[0026] 例如，依赖于化学前体，氯残留或副产品会劣化存储器单元的性能。有必要控制 BEC的痕迹成分，使得BEC保持惰性。由此，稳定的BEC材料对于PRAM存储器单元和高密度 PRAM存储器阵列的性能和可靠性是至关重要的。
[0027] 在以下附图中描述的本发明提供了基于有机金属Ti前体的CVD/ALD TiN惰性电 极，它不包含任何痕迹卤素，能够基于沉积过程中的等离子暴露条件微调最终电极的电阻 率，并且能够填充小的触点孔。
[0028] 很显然，由于所沉积的基于TDMAT的TiN具有可以被微调以便匹配基于TiCl4的 TiN的电阻特性，因此，通过调节等离子暴露和功率，产生显著更好的性能改进，并且呈现超 过100k循环的3-sigma耐久性限制，以及LRS保持的卓越改进。还很显然，通过添加 Si对 TDMAT TiN的修改会产生具有更稳定读取窗口预算的存储器单元和改进的存储器耐久性。
[0029] 现在参考图1，其中示出了本发明一种实施例中的具有非易失性存储器的集成电 路系统100的框图。也称为IC SYSTEM的集成电路系统100的框图绘出了集成电路管芯 102,其示为标记为并且也称为IC DIE，具有包括至少一个非易失性存储器单元106的非易 失性存储器阵列104。
[0030] 非易失性存储器单元106示为标记为并且也称为NV MEMORYCELL。非易失性存储 器单元106可以是在电阻式随机存取存储器（PRAM)、导电桥接随机存取存储器（CBRAM)或 者为了存储数据条件状态，诸如一（1)或零（〇)，而更改单元电阻的任何存储器技术中所使 用类型的电阻性存储器单元。非易失性存储器单元106的数据条件状态可以被称为被程 序、用户或应用处理或使用的存储器内容或数据信息。
[0031] 存储器接口 108可以耦合到非易失性存储器阵列104。示为标记为并且也称为MEM INTF的存储器接口 108包括感测放大器、地址驱动器、电压源、数据完整性检查逻辑，以及 寻址并实现示为标记为并且也称为NV MEMORY ARRAY的非易失性存储器阵列104中的非易 失性存储器单元106的状态所需的开关逻辑。
[0032] 控制逻辑110可以访问存储器接口 108,以便使用非易失性存储器阵列104。控 制逻辑110可以包括顺序处理器、位片处理器、微处理器，或者组合逻辑控制阵列（未示出）。 为了写、读或擦除非易失性存储器单元106,控制逻辑110可以耦合到非易失性存储器阵列 104,以便对非易失性存储器阵列104执行操作。为了维持非易失性存储器阵列104中所存 储的用户数据的完整性，控制逻辑110还可以提供纠错算法。
[0033] 控制逻辑110可以耦合到接口模块112,用于超出集成电路管芯102边界进行通 信。接口模块112还可以耦合到存储器接口 108,在无需控制逻辑110直接干涉的情况下 用于多个用户数据块到非易失性存储器阵列104或者从非易失性存储器阵列104的有效传 输。
[0034] 应当理解，集成电路系统100的描述是使本发明清晰而不是要限定集成电路管芯 102的范围或体系架构。还应当理解，可以联系或代替前面定义的一些块来操作的附加功能 可以在集成电路管芯102中实现。
[0035] 现在参考图2,其中示出了图1的非易失性存储器单元106的示意图。非易失性存 储器单元106的示意图绘出了地址开关202,诸如耦合到底部电极触点204的场效应晶体 管（FET)或多路复用器，其中底部电极触点204也称为惰性电极触点或惰性触点。在其它 未说明的实施例中，例如，交叉点存储器阵列体系架构中，"地址开关"可以包括"非欧姆设 备"，诸如整流二极管或对称非线性设备。
[0036] ReRAM和CBRAM的开关机制包括在所施加电场作用下的离子运动。底部电极触点 204关于非易失性存储器单元106的物理开关机制中所涉及的原子是电化学和热方面惰性 的，以防止与电阻式开关无关的无意识的离子运动。物理开关机制可以包括由于可逆原子 移位或基于电荷的存储器的变化所造成的电阻变化。
[0037] 示为标记为并且也称为BEC或BE CONTACT的底部电极触点204可以作为图1的 集成电路管芯102中的直径小于一百nm的触点通孔而形成。底部电极触点204的优选实 施例可以具有实测小于30 nm的直径。底部电极触点204的小直径可以允许在图1的非易 失性存储器阵列104中形成非易失性存储器单元106的非常密集的图案。
[0038] 示为标记为并且也称为TRANSITION LAYER的过渡材料层206,诸如可以充当离子 导电固态电解质的介电或金属氧化物材料，可以直接在底部电极触点204上形成。过渡材 料层206可以由用于提供非易失性存储器单元106的数据条件状态的一个或多个材料层形 成。作为对过渡材料层206所施加能量，诸如电压或电流，的结果，数据条件状态可以由过 渡材料层206的电阻变化来指示。
[0039] 在中性状态，过渡材料层206相对于底部电极触点204代表绝缘层。过渡材料层 206可以在集成电路制造工艺的范围内形成，或者它可以在图1的集成电路管芯102已经完 成制造和测试之后作为后段工序（BE0L)工艺应用。过渡材料层206的厚度和图案可以通 过半导体工业中已知的光刻和蚀刻过程形成。
[0040] 顶部电极触点208,诸如活性离子互换层，可以沉积在过渡材料层206的顶表面上 和集成电路管芯102上方。过渡材料层206可以形成为具有彼此分开的活性离子层和惰性 顶部电极(未示出）。示为标记为并且也称为TE CONTACT的顶部电极触点208可以向过渡 材料层206贡献或者从其吸收离子。顶部电极触点208可以耦合到示为标记为并且也称为 FIRST VS的第一电压源210,该第一电压源可以用于激发过渡材料层206和顶部电极触点 208之间的离子互换。
[0041] 示为标记为并且也称为SECOND VS的第二电压源212可以耦合到地址开关202。 地址开关202可以被字线214激活，该字线214允许地址开关202把来自第二电压源212 的电压施加到底部电极触点204。
[0042] 第一电压源210和第二电压源212之间的电势差可以确定由非易失性存储器单元 106执行的操作。操作可以是写，通过在过渡材料层206和顶部电极触点208之间传输足 够的离子以便形成导电桥216来存储数据"1"。导电桥216可以在底部电极触点204和顶 部电极触点208之间形成低电阻连接。不管功率是否施加到系统，导电桥216都可以保持 就位，由此使导电桥216非易失。操作可以是擦除，该操作反转为形成导电桥216所施加的 电压的极性，以便驱使离子返回其中性位置。复位操作恢复过渡材料层206和顶部电极触 点208的状态并且除去在底部电极触点204和顶部电极触点208之间提供高电阻的导电桥 216。
[0043] 操作可以是读取非易失性存储器单元106的状态。在读取时，第一电压源210可 以提供感测电压，而第二电压源212可以断开，以便给出浮动电压。如果非易失性存储器单 元106包含数据"1"，这通过导电桥216的存在来指示，则感测电压将选通地址开关202并 且在位线218上被呈现。如果非易失性存储器单元106包含数据"0"，这通过导电桥216的 不存在来指示，则位线218将不被感测电压驱动并且将反映来自下一个耦合输入(未示出） 的浮动电压。
[0044] 作为沉积诸如TDMAT或（CH3) 5C5Ti (CH3) 3的有机金属化合物的前体的结果，底部电 极触点204形成为包含或具有氮化钛的惰性触点并且没有卤素成分的任何痕迹，显示或呈 现化学气相沉积（CVD)、原子层沉积（ALD)或者CVD和ALD沉积过程组合的特性。
[0045] 沉积温度确定或决定诸如卤素和碳的未反应残留物的量。未反应残留物的量和/ 或沉积温度确定材料的结晶性和材料的电阻率。
[0046] 用于形成底部电极触点204的CVD/ALD沉积的特性可以包括一个或多个个别层的 晶体结构，其中每个层都具有规定的原子组成，诸如氮化钛、氮化硅钛、钨，或者其组合，诸 如在电子显微镜、X射线衍射、能谱仪（ESD)成像或者用于检测并确定晶体结构的物理属性 的等效成像设备中，与通过横截面电子演示，可见的层内的公共平面对准并相交。
[0047] 应当理解，示出顶部电极触点208在过渡材料层206的顶部和垂直侧面上，但是可 以仅限于过渡材料层206表面与底部电极触点204相对的一部分，而不改变所述操作。还 应当理解，依赖于用于过渡材料层206的材料的类型，可以通过离子灌注到过渡材料层206 中或者离子被吸出过渡材料层206而引起导电桥216的形成。还应当理解，虽然只示出了 导电桥216,但是在过渡材料层206中可以形成多个导电桥216。
[0048] 已经发现，作为在开口中通过化学气相沉积（CVD)、原子层沉积（ALD)或者CVD和 ALD沉积的组合而沉积诸如TDMAT或（CH3)5C5Ti (CH3)3的有机金属化合物的前体并且暴露 有机金属钛的结果，非易失性存储器单元106中与过渡材料层206直接接触的底部电极触 点204可以在集成电路管芯102中形成为惰性触点，其包含或具有氮化钛并且不具有卤素 成分的任何痕迹，从而没有卤素成分的惰性触点提供了非易失性存储器单元106的最佳性 能。
[0049] 已经发现，非易失性存储器单元106中与过渡材料层206直接接触的底部电极触 点204可以在集成电路管芯102中通过化学气相沉积（CVD)、原子层沉积（ALD)或者其组合 而形成为包含或具有氮化钛并且不具有任何卤素成分的惰性触点，并且基于沉积过程中所 施加的等离子暴露条件具有微调电阻，从而具有微调电阻特性的惰性触点提供了非易失性 存储器单元106的最佳性能。
[0050] 已经发现，利用TDMAT或（CH3) 5C5Ti (CH3) 3从有机金属化合物形成的、完全没有痕 迹卤素的、具有非晶结构、金属玻璃结构或者具有各种结晶朝向的小纳米晶体结构的底部 电极触点204的氮化钛（TiN)显著提高了非易失性存储器单元106的可靠性和性能。
[0051] 已经发现，具有完全没有从利用TDMAT或（CH3) 5C5Ti (CH3) 3的有机金属化合物产生 的痕迹卤素的氮化钛的底部电极触点204的形成可以把3-sigma读/写耐久性限制扩展到 超过100K循环并且导致非易失性存储器单元106的低电阻状态（LRS)保持提高10倍。
[0052] 已经发现，通过扩展导电桥216的存在或不存在之间的电阻值，非易失性存储器 单元106中具有利用TDMAT或（CH 3)5C5Ti (CH3)3的硅（Si)灌注的底部电极触点204导致更 稳定的读取窗口预算（RWB)和存储器单元改进的耐久性。所发现的读取窗口预算是刚好在 某个置位/复位循环之后用于LRS的读取电流的三sigma概率尾部减去（-)HRS状态的读 取电流的三sigma概率尾部。
[0053] 现在参考图3,其中示出了，对于氮化钛（TiN)和氮化硅钛（TiSN)沉积，电阻率对 厚度的示例性图302。该示例性图302沿Y-轴以微欧姆厘米（micro-ohm cm)的增加的对 数单位绘出了电阻率，并且沿X-轴以埃（A)的增加的线性单位绘出了膜厚度306。
[0054] 接下来是图2底部电极触点204的四个版本的例子，利用TDMAT前体形成TiN_ as_deposited308> TiN_low_resistance310> TiN_medium_resistance312 和 TiSiN_ as_deposited314〇 TiN_as_deposited308、 TiN_low_resistance310、 TiN_medium_ resistance312 和 TiSiN_as_cbposited314 分别示为并且也称为 TIN_AD、TIN_LR、TIN_MR 和 TISIN_AD。
[0055] 还示出了具有来自TiCl4前体的Cl残留的TiN底部电极触点的具体电阻率316， 该TiCl 4前体具有具体的厚度318,在示例性图302中通过由长和短段组成的线来识别。具 体的电阻率316和具体的厚度318可以分别示为标记为并且也称为SRPL和ST。在图3的 示例性图302中，具体的电阻率316在两百五十埃的厚度可以是两百一十五微欧姆厘米。
[0056] 示例性图302示出了具有C1残留的TiN底部电极触点和也称为惰性电极的本发 明底部电极触点204之间电阻铝304的典型差别，其中惰性电极基于有机金属TDMAT前体， 没有任何痕迹卤素，并且能够填充小的触点孔。例如，示例性图302显示，在具有C1残留的 TiN底部电极触点的具体厚度318,在CVD/ALD沉积过程中利用等离子的TDMAT可以用于形 成其中心在具体电阻率316的TiN_low_resistance310曲线。
[0057] 示例性图302还显示在沉积过程中利用最少量或没有等离子的TDMAT前体可以形 成具有TiN_a S_cbp〇Sited308曲线的TiN，其单位长度的电阻率比在有C1残留的TiN底部 电极触点的具体厚度318的具体电阻率316多一千倍。
[0058] 在还有另一个例子中，例如，示例性图302显示在CVD/ALD沉积过程中利用等离子 的TDMAT前体如何可以用于形成示为TiN_medium_resistance312曲线的TiN，其单位长度 的电阻率是在有C1残留的TiN底部电极触点的具体厚度318的具体电阻率316的两至三 倍。
[0059] 在还有另一个例子中，示例性图302还显示在沉积过程中利用最少量或不利用 等离子的TDMAT前体可以利用娃（Si)的灌注形成具有TiSiN_as_deposited314曲线的 TiSiN，其单位长度的电阻率是有C1残留的TiN底部电极触点的具体厚度318的具体电阻 率316的两至三倍。底部电极触点204这四个版本中的一些可以可选地通过TDMAT的高能 量和长持续时间等离子处理利用第一等离子处理后的TiN形成。
[0060] 而且，第二等离子处理后的TiN可以可选地通过具有比用于形成第一等离子处理 后的TiN更低能量和时间的等离子处理形成，以便利用比用于形成第一等离子处理后的 TiN更低的能量和时间形成底部电极触点204这四个版本中的一些，而不牺牲图1的非易失 性存储器单元106的可靠性或适应性。而且，TiN可以利用硅（Si)来处理，以便在形成底 部电极触点204的时候利用TDMAT通过硅（Si)的灌注形成氮化硅钛，从而导致TiSiN_as_ deposited314 特性曲线。
[0061] 为了讨论，这个实施例描述了具有钛的底部电极触点204或惰性电极。应当理解， 通过使用其它前体，底部电极触点204可以形成为具有其它金属并且仍然没有卤素成分。 例如，利用适当的有机金属前体，以及CVD/ALD沉积工艺，底部电极触点204可以形成为具 有没有氯成分的钨（W)。
[0062] 已经发现，为了最佳性能、可靠性、成本、RWD稳定性，或者其任意组合，通过调节 分配给沉积过程的时间或持续时间，在CVD/ALD沉积过程中利用最少量或不利用等离子的 TDMAT或（CH3)5C5Ti (CH3)3提供了形成底部电极触点204的灵活性和控制，以便具有任何具 体的厚度，包括具有C1残留的TiN底部电极触点的具体厚度318。
[0063] 现在参考图4,其中示出了绘出图3的底部电极触点204的四个版本中的一个的读 取存储循环置位与复位耐久性的示例性图。耐久性图表402沿Y-轴以毫微安培（nA)的线 性单位指示在零读取窗口预算参考之上和之下的读取窗口预算404,并且沿X-轴以循环的 增加的对数单位指示操作的对应置位和复位循环406。
[0064] 读取窗口预算（RWB)是刚好在某个置位/复位循环之后用于LRS的读取电流的三 sigma概率尾部减去（-)HRS状态的读取电流的三sigma概率尾部。在置位方向，读取电压 为0. IV。如果三sigma的RWB为正，则LRS和HRS状态在等于大约99. 9%的3-sigma百分 比是能够区分的。如果RWB为负，则尾部LRS和HRS位的读取电流重叠，并且LRS和HRS状 态难以解释。三十五 UA和四十五uA是用于置位操作的均值限制电流。如果使用更多的电 流，则处于LRS状态的导电丝将得以稳定并且用于LRS的读取电流的三sigma尾部增加。
[0065] 例如，绘制为跨十万读取循环的实线的第一曲线408不与在第一曲线408下面示 为虚线的第二曲线410相交。第一曲线408代表具有基于TDMAT前体的TiN的底部电极 触点，诸如底部电极触点204,其中TiN沉积成四百人的厚度，通过利用CMP抛光成四百至 七百Λ之间的BEC插头高度，并且在一又十分之八的复位电压和四十八μΑ的置位限制电 流操作。
[0066] 第二曲线410代表具有基于TDMAT前体的TiN的底部电极触点，诸如底部电极触 点204,其中TiN沉积成四百Λ的厚度，通过利用CMP抛光成四百至七百A之间的BEC插 头高度，并且在一又十分之八的复位电压和三十五μA的置位限制电流操作。在耐久性图 表402上绘出的第一曲线408和第二曲线410跨十万编程-擦除循环呈现出相似形状的曲 线，指示对于给定电压在不同读取电流的受控读取窗口预算。
[0067] 现在参考图5,其中示出了绘出图3的底部电极触点204的四个版本中的一个的存 储器单元的存储器状态保持稳定性的示例性图。示例性保持图表502示为具有识别具有均 值Osigmay (mu)的3σ (sigma)分布的Y-轴和以毫微安培（nA)的增加的对数单位指示 读取单元电流504的X-轴。
[0068] 四个图示被示出并代表图1的非易失性存储器单元106的底部电极触点204四个 版本中一个的例子，其中底部电极触点204也称为惰性电极。这四个图示分别标记并识别 为p_a506、p_b508、p_c510和p_d512。置位限制电流设置成三十五uA并且读取电压是0. 1 伏。
[0069] 利用由点线段连接的点线三角形数据点指示的图示p_a506绘出了一万个置位/ 复位循环之后来自存储器单元的HRS状态，其中存储器单元具有代表在存储器单元暴露给 一百五十摄氏度一个小时之后的数据条件状态的单元电阻。利用由实线段连接的实线三角 形数据点指示的图示P_b508绘出了一万个置位/复位循环之后来自存储器单元的HRS状 态，其中存储器单元具有代表在存储器单元暴露给一百五十摄氏度一个小时之前的数据条 件状态的单元电阻。
[0070] 利用由虚线段连接的虚线阴影三角形数据点指示的图示P_c510绘出了一万个置 位/复位循环之后来自存储器单元的LRS状态，其中存储器单元具有代表在存储器单元暴 露给一百五十摄氏度一个小时之后的数据条件状态的单元电阻。利用由虚线-点线段连接 的实线阴影三角形数据点指示的图示P_d512绘出了一万个置位/复位循环之后来自存储 器单元的LRS状态，其中存储器单元具有代表在存储器单元暴露给一百五十摄氏度一个小 时之前的数据条件状态的单元电阻。
[0071] 已经发现，具有利用TDMAT或（CH3) 5C5Ti (CH3) 3从有机金属钛化合物形成、电化学 惰性并且没有痕迹卤素的氮化钛（TiN)底部电极触点204的非易失性存储器单元106保持 编程的数据条件状态超过一万次读取，其3-sigma范围不受暴露给一百五十摄氏度一个小 时的影响，从而提供优越的可靠性和数据保持。
[0072] 已经发现，具有利用TDMAT或（CH3) 5C5Ti (CH3) 3从有机金属钛化合物形成、电化学 惰性并且没有痕迹卤素的氮化钛（TiN)底部电极触点204的非易失性存储器单元106导致 对非易失性存储器单元106的第一产品改进。这第一产品改进是在一万个编程/擦除循环 之后保持编程数据条件状态"零"或HRS状态而具有0. 1 - 8. OnA之间的3-sigma读取单元 电流范围不受暴露给一百五十摄氏度一个小时的影响的能力，从而提供优越的可靠性和数 据保持。
[0073] 已经发现，具有利用TDMAT或（CH3) 5C5Ti (CH3) 3从有机金属钛化合物形成、电化学 惰性并且没有痕迹卤素的氮化钛（TiN)底部电极触点204的非易失性存储器单元106导致 对非易失性存储器单元106的第二产品改进。这第二产品改进是一万次读取之后保持编程 数据条件状态"一"或LRS状态而具有800毫微安培（nA)和10微安培（μ A)之间的3-sigma 读取单元电流范围不受暴露给一百五十摄氏度一个小时的影响的能力，从而提供优越的可 靠性和数据保持。
[0074] 已经发现，具有利用TDMAT或（CH3) 5C5Ti (CH3) 3从有机金属钛化合物形成、电化学 惰性并且没有痕迹卤素的氮化钛（TiN)底部电极触点204的非易失性存储器单元106维持 LRS和HRS的编程数据条件状态之间至少六百九十二nA的最小读取单元电流跨度514 (示 出并识别为RWB3。）超过一万次读取，不受暴露给一百五十摄氏度一个小时的影响，从而提 供优越的可靠性和数据保持。
[0075] 现在参考图6,其中示出了在制造的沉积处理阶段底部电极触点的部分横截面视 图。所示出的是关于物理开关机制电化学惰性形成并且没有卤素或卤化物成分的底部电极 触点602或惰性电极，诸如氮化钛的图2的底部电极触点204。粗线绘出外壳或室604,具 有用于气态物质引入或去除的至少一个开口。
[0076] CVD、ALD，或者CVD和ALD过程的组合（CVD/ALD)可以用于在绝缘层608中建立形 成底部电极触点602的氮化钛至预定的触点深度606,以确定由用户和/或制造商选择的诸 如电阻率范围的电阻特性、读取电流、物理几何尺寸、材料表面纹理、阳离子的亲和力、技术 或性能规格。也称为惰性电极的底部电极触点602可以作为BEC插头在平面衬底612上的 绝缘层608的孔隙610中形成。孔隙610,诸如绝缘层608中直径小于一百纳米（nm)的触 点孔通孔或者宽度小于一百纳米（nm)的窄沟槽，暴露平面衬底612或者平面衬底612上的 布线层。只有CVD/ALD可以填充孔隙610,以实现小BEC插头。例如，物理气相沉积（PVD) 过程将不能够填充孔隙610。图1的集成电路管芯102的平面衬底612示为并且也称为 SUBSTRATE。
[0077] 底部电极触点602可以利用CVD/ALD过程沉积在平面衬底612上。孔隙610可以 通过光刻和蚀刻来图案化。也称为惰性电极的底部电极触点602可以在之前图案化好的孔 隙610中沉积，然后抛光，以便根据需要除去过多或过量的沉积。
[0078] 材料添加剂614可以在CVD/ALD处理过程中，诸如在循环沉积阶段中或者利用等 离子，通过引入前体、等离子、气体或者其组合而被引入到室中，以改变或修改底部电极触 点602的特性或组成。例如，可以执行硅的添加，以形成TiSN的底部电极触点602。例如， 暴露给等离子可以用于修改底部电极触点602的电阻率特性。
[0079] 在先前图案化好的孔隙610中沉积的底部电极触点602可以非常小（小于30nm)， 并且可以利用化学-机械平面化（CMP)过程进一步处理。CMP过程可以用于抛光底部电极 触点602,以便从底部电极触点602的沉积除去任何超载。
[0080] 已经发现，因为绝缘层608中直径小于一百纳米（nm)的BEC插头或者宽度小于 一百纳米（nm)的窄沟槽，所以只有用于创建底部电极触点602的CVD和/或ALD处理可以 用于填充孔隙610。
[0081] 已经发现，用于创建底部电极触点602的ALD过程会比CVD更均匀地填充孔隙610 并且会减小在孔隙610中心看到的材料的体积。
[0082] 现在参考图7,其中示出了在本发明进一步的实施例中制造集成电路系统的方法 700的流程图。方法700包括：在提供1C方框702中提供具有地址开关的集成电路管芯； 在形成底部电极触点方框704中形成底部电极触点，其没有卤素成分，具有化学气相沉积 或原子层沉积过程的特性，并且耦合到地址开关；在沉积过渡材料层方框706中在底部电 极触点上直接沉积过渡材料层；并且在沉积顶部电极方框708中在过渡材料层上直接沉积 顶部电极触点，用于在集成电路管芯上形成非易失性存储器阵列。
[0083] 结果产生的方法、工艺、装置、设备、产品和/或系统是直接的、成本有效的、不复 杂的、高度灵活和有效的，可以通过修改已知的技术不可思议且不明显地实现，并且因而很 容易适合有效且经济地制造集成电路系统/完全与传统的制造方法或工艺和技术兼容。 [0084] 本发明的另一个重要方面是它有益地支持和服务于为具有非易失性存储器的集 成电路系统降低成本、简化系统并且提高性能的历史趋势。
[0085] 因此，本发明的这些及其它有益方面把该技术的状态推进到至少下一个层次。 [〇〇86] 虽然本发明已经结合具体的最佳模式进行了描述，但是应当理解，依据以上所述， 许多备选方案、修改和变化对本领域技术人员都将是显然的。因此，要包含属于所包括权利 要求范围的所有此类备选方案、修改和变化。上文所述或在附图中示出的所有内容都要从 说明性和非限制性的意义上来解释。
【权利要求】
1. 一种制造集成电路系统的方法，包括： 提供具有地址开关的集成电路管芯； 形成底部电极触点，其没有卤素成分，具有化学气相沉积或原子层沉积过程的特性，并 且耦合到地址开关； 直接在底部电极触点上沉积过渡材料层；及 直接在过渡材料层上沉积顶部电极触点，用于在集成电路管芯上形成非易失性存储器 阵列。
2. 如权利要求1所述的方法，其中形成底部电极触点包括利用硅灌注底部电极触点。
3. 如权利要求1所述的方法，其中形成底部电极触点包括形成具有氮化钛的底部电极 触点。
4. 如权利要求1所述的方法，其中形成底部电极触点包括用四-二甲氨基钛或三氯二 乙基氨基钛的前体形成底部电极触点。
5. 如权利要求1所述的方法，其中形成底部电极触点包括形成包含含有钨且不含氟的 底部电极触点。
6. 如权利要求1所述的方法，其中形成底部电极触点包括以有机金属化合物作为前体 利用化学气相沉积或原子层沉积过程形成底部电极触点。
7. -种制造集成电路系统的方法，包括： 提供具有地址开关的集成电路管芯； 形成底部电极触点，其没有卤素成分，具有化学气相沉积或原子层沉积过程的特性，并 且耦合到地址开关； 直接在底部电极触点上沉积过渡材料层；及 在集成电路管芯上方，直接在过渡材料层上沉积顶部电极触点，用于在集成电路管芯 上形成非易失性存储器阵列。
8. 如权利要求7所述的方法，其中形成底部电极触点包括形成具有在一百微欧姆厘米 至1欧姆厘米之间的电阻率的底部电极触点。
9. 如权利要求7所述的方法，还包括： 提供集成电路管芯的平面衬底；及 其中： 形成底部电极触点包括在该平面衬底上形成底部电极触点。
10. 如权利要求7所述的方法，还包括： 形成集成电路管芯的宽度小于一百纳米的窄沟槽；及 其中： 形成底部电极触点包括在该窄沟槽中形成底部电极触点。
11. 如权利要求7所述的方法，其中形成底部电极触点包括形成具有非晶结构或金属 玻璃结构的底部电极触点。
12. 如权利要求7所述的方法，还包括： 形成集成电路管芯的直径小于一百纳米的触点孔通孔；及 其中： 形成底部电极触点包括在该触点孔通孔中形成底部电极触点。
13. 一种集成电路系统，包括： 具有地址开关的集成电路管芯； 底部电极触点，其没有卤素成分，具有化学气相沉积或原子层沉积的特性，并且耦合到 地址开关； 直接在底部电极触点上的过渡材料层；及 直接在过渡材料层上的顶部电极触点，用于在集成电路管芯上形成非易失性存储器阵 列。
14. 如权利要求13所述的系统，还包括在底部电极触点中的氮化硅钛，其具有化学气 相沉积或原子层沉积的特性。
15. 如权利要求13所述的系统，还包括在底部电极触点中的没有卤素成分的钨，其具 有化学气相沉积或原子层沉积的特性。
16. 如权利要求13所述的系统，其中底部电极触点具有用于确定底部电极触点的电阻 率的预定触点深度。
17. 如权利要求13所述的系统，其中底部电极触点具有一百微欧姆厘米至1欧姆厘米 之间的电阻率。
18. 如权利要求13所述的系统，其中顶部电极触点在集成电路管芯上方。
19. 如权利要求18所述的系统，还包括： 集成电路管芯的平面衬底；及 其中： 底部电极触点在该平面衬底上。
20. 如权利要求18所述的系统，还包括： 集成电路管芯的宽度小于一百纳米的窄沟槽；及 其中： 底部电极触点在该窄沟槽中。
21. 如权利要求18所述的系统，其中底部电极触点具有非晶结构或金属玻璃结构。
22. 如权利要求18所述的系统，还包括： 集成电路管芯的直径小于一百纳米的触点孔通孔；及 其中： 底部电极触点在该触点孔通孔中。
【文档编号】G11C16/02GK104103613SQ201410140931
【公开日】2014年10月15日 申请日期:2014年4月10日 优先权日:2013年4月12日
【发明者】S·西尔斯, M·巴拉基山, B·库克, D·V·N·拉梅斯瓦米, 保田周一郎 申请人:索尼公司