半导体存储装置的制作方法

本申请享有以日本专利申请2015-167323号(申请日：2015年8月27日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术：

已知有将存储单元三维地排列而成的NAND(Not AND，与非)型闪存。

技术实现要素：

本发明的实施方式提供一种能够提高数据的可靠性的半导体存储装置。

实施方式的半导体存储装置的特征在于包括：存储器串，将第1选择晶体管、存储单元晶体管及第2选择晶体管串联连接而成；位线，连接在所述第1选择晶体管的一端；源极线，连接在所述第2选择晶体管的一端；第1选择线，连接在所述第1选择晶体管的栅极；字线，连接在所述存储单元晶体管的栅极；第2选择线，连接在所述第2选择晶体管的栅极；以及控制电路，进行所述第1选择晶体管的写入动作；且所述控制电路是在所述写入动作中，在对所述第1选择线施加写入电压之前进行所述位线的预充电(Precharge)动作，在所述预充电动作中，对所述字线及所述第2选择线施加第1电压，对所述源极线施加高于所述第1电压的第2电压，对所述第1选择线施加低于所述第2电压的第3电压。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所包括的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所包括的存储单元阵列的剖视图。

图4是第1实施方式的半导体存储装置所包括的读出放大器模块的电路图。

图5(a)及(b)是说明第1实施方式的半导体存储装置所包括的选择晶体管的动作的图。

图6(a)及(b)是说明第1实施方式的半导体存储装置所包括的选择晶体管的动作的图。

图7(a)及(b)是说明第1实施方式的半导体存储装置所包括的选择晶体管的动作的图。

图8是第1实施方式的半导体存储装置的动作时的选择晶体管的阈值分布的图表。

图9是第1实施方式的半导体存储装置的写入动作的流程图。

图10(a)～(d)是第1实施方式的半导体存储装置的动作时的选择晶体管的阈值分布的图表。

图11是第1实施方式的半导体存储装置的写入动作的时序图。

图12是第1实施方式的半导体存储装置所包括的存储单元阵列的电路图。

图13是第2实施方式的半导体存储装置的写入动作的流程图。

图14(a)～(d)是第2实施方式的半导体存储装置的动作时的选择晶体管的阈值分布的图表。

图15是第3实施方式的半导体存储装置的写入动作的流程图。

图16是第3实施方式的半导体存储装置的写入动作的时序图。

图17是第3实施方式的半导体存储装置所包括的存储单元阵列的电路图。

图18是第4实施方式的半导体存储装置的写入动作的时序图。

图19是第5实施方式的半导体存储装置的写入动作的时序图。

图20是第6实施方式的半导体存储装置的写入动作的时序图。

图21是第7实施方式的半导体存储装置所包括的存储单元阵列的电路图。

图22是第7实施方式的半导体存储装置所包括的存储单元阵列的剖视图。

图23是第7实施方式的半导体存储装置的写入动作的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的要素标注共用的参照符号。

[1]第1实施方式

第1实施方式的半导体存储装置1是利用从井线CPWELL供给的载流子而对禁止写入的位线BL进行充电，以全页进行选择晶体管ST1的写入。

[1-1]构成

[1-1-1]整体构成

使用图1，对半导体存储装置1的整体构成进行说明。

半导体存储装置1包括存储单元阵列10、行解码器(R/D)11、读出放大器模块12、驱动器13、序列发生器(控制器)14、寄存器15及输入输出电路(I/O)16。

存储单元阵列10包括分别与字线及位线建立关联的多个非易失性存储单元的集合即多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK例如成为数据的擦除单位，同一区块BLK内的数据被一次擦除。并不限定于这种情况，关于其他擦除动作，记载在名为“非易失性半导体存储装置”的在2011年9月18日提出申请的美国专利申请13/235,389号、名为“非易失性半导体存储装置”的在2010年1月27日提出申请的美国专利申请12/694,690号中。这些专利申请的整体在本申请的说明书中以参照形式被引用。

区块BLK各自包括将存储单元串联连接而成的NAND串NS的集合即多个串单元SU(SU0、SU1、SU2、…)。存储单元阵列10内的区块数及1区块BLK内的串单元SU数能够设定为任意数量。

行解码器11是将区块地址或页地址解码，并选择对应的区块BLK的任一条字线WL，对选择字线及非选择字线施加适当的电压。

读出放大器模块12是在数据读取时，读出(sense)从存储单元被读取至位线BL的数据，在数据写入时，将写入数据传输至位线BL。

驱动器13产生数据的写入、读取及擦除所需的电压，并供给至行解码器11及读出放大器模块12。该电压被施加至存储单元阵列10内的各种配线。

序列发生器14控制半导体存储装置1整体的动作。

寄存器15保持各种信号。例如保持数据的写入或擦除动作的状态，由此对外部的控制器(未图示)通知动作是否正常完成。寄存器15也能够保持从外部的控制器接收到的指令或地址等，另外，也能够保持各种表格。

输入输出电路16与外部的控制器或主机设备(未图示)进行数据的收发。输入输出电路16在数据读取时将利用读出放大器模块12读出的读取数据输出至外部，在数据写入时，将从外部接收到的写入数据传输至读出放大器模块12。

[1-1-2]存储单元阵列10

使用图2，对半导体存储装置1所包括的存储单元阵列10的电路构成进行说明。

首先，对存储单元阵列10所包括的区块BLK的构成进行说明。图2表示存储单元阵列10所包括的1个区块BLK，其他区块BLK也具有相同的构成。

区块BLK例如包含4个串单元SU(SU0～SU3)。各个串单元SU包含多个NAND串NS。各个NAND串NS例如包含8个存储单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。存储单元晶体管MT及选择晶体管ST1、ST2分别包括控制栅极及包含电荷蓄积层的积层栅极。存储单元晶体管MT及选择晶体管ST1能够使阈值电压变化。

存储单元晶体管MT非易失性地保持数据。存储单元晶体管MT0～MT7串联连接在选择晶体管ST1、ST2间。选择晶体管ST1、ST2用于选择进行数据的写入、读取及擦除的NAND串NA。选择晶体管ST1的一端连接在存储单元晶体管MT7的一端。选择晶体管ST2的一端连接在存储单元晶体管MT0的一端。

接下来，对连接在存储单元阵列10的配线的构成进行说明。半导体存储装置1包括位线BL、字线WL、选择栅极线SGD、SGS及源极线CELSRC。

位线BL连接在读出放大器模块12(未图示)，例如设有L个(L为1以上的自然数)。位线BL连接在对应的NAND串NS的选择晶体管ST1的另一端。对于位线BL，在多个区块BLK间，连接着位于同一行的NAND串NS。

字线WL连接在行解码器11(未图示)，且针对每个区块BLK分别设置例如8条(字线WL0～WL7)。字线WL0～WL7分别连接在各串单元内的存储单元晶体管MT0～MT7的栅极。

选择栅极线SGD连接在行解码器11(未图示)，且针对每个区块BLK分别设置例如4条(选择栅极线SGD0～SGD3)。选择栅极线SGD的个数对应于串单元SU的个数。选择栅极线SGD连接在对应的串单元SU内的选择晶体管ST1的栅极。

选择栅极线SGS连接在行解码器11(未图示)，且针对每个区块分别设置例如1条。选择栅极线SGS连接在各串单元SU内的选择晶体管ST2的栅极。

源极线CELSRC连接在驱动器13(未图示)，例如在多个区块间共用地设置。源极线CELSRC连接在各串单元SU内的选择晶体管ST2的另一端。

此外，数据的读取及写入是针对共用地连接在任一个区块BLK的任一个串单元SU中的任一条字线WL的多个存储单元晶体管MT一次进行。将该数据的读取及写入所使用的单位定义为页。数据的读取及写入也能够对选择晶体管ST1进行。

另外，串单元SU的个数能够设定为任意数量。NAND串NS中所包含的存储单元晶体管MT的个数也可以为例如16个、32个、64个或128个，并不限定于此。

使用图3，对半导体存储装置1所包括的存储单元阵列10的截面构造进行说明。

在半导体存储装置1的p型井区域20上，形成着多个NAND串NS。具体来说，在p型井区域20上，形成着作为选择栅极线SGS发挥功能的多个配线层21、作为字线WL发挥功能的多个配线层22以及作为选择栅极线SGD发挥功能的多个配线层23。

配线层21例如由4层形成，且电连接在由多个NAND串NS所共用的选择栅极线SGS，作为两个选择晶体管ST2的栅极电极发挥功能。

配线层22例如由8层形成，且每层都电连接在共用的字线WL。

配线层23例如由4层形成，且连接在对应于每个NAND串NS的选择栅极线SGD，作为1个选择晶体管ST1的栅极电极发挥功能。

内存孔洞MH是以贯通配线层21、22、23，并到达p型井区域20的方式形成。在内存孔洞MH的侧面，依次形成着阻挡绝缘膜24、电荷蓄积层25(绝缘膜)及隧道氧化膜26。在内存孔洞MH内，埋入着导电膜(半导体柱)27。半导体柱27例如为非掺杂的多晶硅，作为NAND串NS的电流路径发挥功能。在半导体柱27的上端，形成着作为位线BL发挥功能的配线层28。

如上所述，在p型井区域20上，依次积层着选择晶体管ST2、多个存储单元晶体管MT及选择晶体管ST1，1个内存孔洞MH对应于1个NAND串NS。

在p型井区域20的表面内，形成着n⁺型杂质扩散层29及p⁺型杂质扩散层30。

在n⁺型杂质扩散层29上，形成着接触插塞31，在接触插塞31上，形成着作为源极线CELSRC发挥功能的配线层32。源极线SL电连接在驱动器13。

在p⁺型杂质扩散层30上，形成着接触插塞33，在接触插塞33上，形成着作为井线CPWELL发挥功能的配线层34。井线CPWELL电连接在驱动器13。

接触插塞31、33沿深度方向形成为平面状。

形成着配线层32、34的层形成在比配线层23(选择栅极线SGD)更上方。

以上构成沿记载着图3的纸面的深度方向排列着多个。1个串单元SU包含沿深度方向排成一列的多个NAND串NS的集合。

进而，配线层21在同一区块BLK内，作为共用的选择栅极线SGS发挥功能，且相互电连接。在最下层的配线层21与p型井区域20之间，形成着隧道氧化膜26。与n⁺型杂质扩散层29相邻的最下层的配线层21和隧道氧化膜26形成至n⁺型杂质扩散层29附近。

由此，在使选择晶体管ST2为导通状态的情况下，所形成的通道将存储单元晶体管MT0及n⁺型杂质扩散层29电连接。驱动器13能够通过对井线CPWELL施加电压，而对半导体柱27赋予电位。

此外，关于存储单元阵列10的构成，也可以为其他构成。关于存储单元阵列10的构成，例如记载在名为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号。另外，记载在名为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号。这些专利申请的整体在本申请的说明书中以参照形式被引用。

[1-1-3]读出放大器模块12

使用图4，对半导体存储装置1所包括的读出放大器模块12的电路构成进行说明。

读出放大器模块12包括读出放大器部SA及锁存电路SDL。读出放大器部SA是根据锁存电路SDL所保持的数据而对位线BL施加电压。锁存电路SDL保持从输入输出电路16接收到的写入数据。当各个存储单元晶体管MT保持2比特以上的数据时，设置两个以上的锁存电路。

读出放大器部SA包括高耐压n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管40、低耐压n通道MOS晶体管41～48、低耐压p通道MOS晶体管49及电容器元件50。

晶体管40是栅极被供给控制信号BLS，且一端连接在对应的位线BL。晶体管41是栅极被供给控制信号BLC，且一端连接在晶体管40的另一端，另一端连接在节点SCOM。晶体管41被用来将对应的位线BL箝位至与控制信号BLC对应的电位。晶体管42是栅极被供给控制信号BLX，且一端连接在节点SCOM，另一端连接在节点SSRC。

晶体管43是栅极被供给控制信号XXL，且一端连接在节点SCOM，另一端连接在节点SEN。晶体管44是栅极被供给控制信号HLL，且一端连接在节点SSRC，另一端连接在节点SEN。晶体管45是栅极连接在节点INV，且一端连接在节点SCOM，另一端连接在节点SRCGND。

晶体管46是栅极被供给控制信号BLQ，且一端连接在节点SEN，另一端连接在总线LBUS。晶体管47是栅极连接在节点SEN，且一端被输入时钟CLK。晶体管48是栅极被供给控制信号STB，且一端连接在晶体管47的另一端，另一端连接在总线LBUS。晶体管49是栅极连接在节点INV，且一端连接在节点SSRC，另一端连接在电源端子。电容器元件50是一端连接在节点SEN，且另一端被输入时钟CLK。

锁存电路SDL包括低耐压n通道MOS晶体管51～54及低耐压p通道MOS晶体管55～58。

晶体管51是栅极被供给控制信号STL，且一端连接在总线LBUS，另一端连接在节点LAT。晶体管52是栅极被供给控制信号STI，且一端连接在总线LBUS，另一端连接在节点INV。晶体管53是栅极连接在节点INV，且一端连接在接地端子，另一端连接在节点LAT。

晶体管54是栅极连接在节点LAT，且一端连接在接地端子，另一端连接在节点INV。晶体管55是栅极连接在节点INV，且一端连接在节点LAT。晶体管56是栅极连接在节点LAT，且一端连接在节点INV。晶体管57是栅极被供给控制信号SLL，且一端连接在晶体管55的另一端，另一端连接在电源端子。晶体管58是栅极被供给控制信号SLI，且一端连接在晶体管56的另一端，另一端连接在电源端子。

在锁存电路SDL中，晶体管53、55构成第1反相器，晶体管54、56构成第2反相器。第1反相器的输出及第2反相器的输入(节点LAT)是经由晶体管51而连接在总线LBUS。第1反相器的输入及第2反相器的输出(节点INV)是经由数据传输用晶体管52而连接在总线LBUS。锁存电路SDL在节点LAT保持数据，且在节点INV保持其反转数据。

另外，读出放大器模块12包括用于预充电的低耐压p通道晶体管59。晶体管59是栅极被供给控制信号PCn，且一端连接在总线LBUS，另一端连接在电源端子。

此外，对连接在晶体管49、57、58、59的电源端子施加的电压为Vdd。Vdd例如为2.5V。对连接在晶体管53、54的接地端子施加的电压为Vss。Vss例如为0V。对节点SRCGND施加的电压例如为Vss。电压值Vdd、Vss并不限定于此，能够进行各种变更。

[1-2]动作

[1-2-1]选择晶体管ST1

使用图5～7，对选择晶体管ST1的动作进行说明。图5～7表示出1个选择晶体管ST1中的载流子的行为。在以下的说明中，对选择晶体管ST1的栅极施加电压Vg，对位线BL施加位线电压Vbl，对井线CPWELL施加井电压Vcw。此外，以下的说明对于存储单元晶体管MT及选择晶体管ST2也相同。

半导体柱27例如为非掺杂多晶硅，且不具有源极-漏极扩散层。由此，在半导体柱27内，有将电子作为载流子使电流流通的情况与将空穴作为载流子使电流流通的情况。将电子作为载流子使电流流通的情况例如为读取动作，将空穴作为载流子使电流流通的情况例如为擦除动作。

保持在电荷蓄积层25的电子数量越多，选择晶体管ST1的阈值电压Vthn、Vthp越高。Vthn是将电子作为载流子使电流流通的情况下的选择晶体管ST1的阈值电压，Vthp是将空穴作为载流子使电流流通的情况下的选择晶体管ST1的阈值电压。

写入状态的选择晶体管ST1的阈值电压Vthn、Vthp分别高于擦除状态的选择晶体管ST1的阈值电压Vthn、Vthp。写入状态的选择晶体管ST1是指对擦除状态的选择晶体管ST1进行写入动作且对电荷蓄积层25注入电子的选择晶体管ST1。

图5表示出1个选择晶体管ST1中的电子的行为。选择晶体管ST1像N通道MOS晶体管那样动作，在写入状态的选择晶体管ST1中电流难以流通，在擦除状态的选择晶体管ST1中电流容易流通。这里，以下的说明是假定Vbl＜Vcw而进行。

如图5(a)所示，例如在选择晶体管ST1为擦除状态且Vg－Vbl≧Vthn的情况下，选择晶体管ST1使电子导通。所谓使电子导通是表示形成将电子作为载流子的电流路径，所谓使电子截止是表示将以电子作为载流子的电流路径阻断。此时，在选择晶体管ST1中，将从源极线CELSRC供给的电子作为载流子的电流流通。由此，在半导体柱27内形成电流路径，井电压Vcw被传输至位线BL。

如图5(b)所示，例如在选择晶体管ST1为写入状态且Vg－Vbl＜Vthn的情况下，选择晶体管ST1使电子截止。此时，选择晶体管ST1将从位线BL供给的电子的电流路径阻断。

图6表示出1个选择晶体管ST1中的空穴的行为。选择晶体管ST1像P通道MOS晶体管那样动作，在写入状态的选择晶体管ST1中电流容易流通，在擦除状态的选择晶体管ST1中电流难以流通。

如图6(a)所示，例如在选择晶体管ST1为擦除状态且Vg－Vcw＞Vthp的情况下，选择晶体管ST1使空穴截止。所谓使空穴导通是表示形成将空穴作为载流子的电流路径，所谓使空穴截止是表示将以空穴作为载流子的电流路径阻断。此时，选择晶体管ST1将从井线CPWELL供给的空穴的电流路径阻断。然而，当未对电压附加任何条件时，有选择晶体管ST1能够阻断从井线CPWELL供给的空穴，但无法阻断从位线BL供给的电子的情况。关于该动作的详细情况将在下文进行叙述。

如图6(b)所示，例如在选择晶体管ST1为写入状态且Vg－Vcw≦Vthp的情况下，选择晶体管ST1使空穴导通。此时，在选择晶体管ST1中，将从井线CPWELL供给的空穴作为载流子的电流流通。由此，在半导体柱27内形成电流路径，井电压Vcw被传输至位线BL。

此外，如果假定Vbl＞Vcw，那么在Vg－Vcw≧Vthn的情况下，选择晶体管ST1使电子导通。另一方面，在Vg－Vcw＜Vthn的情况下，选择晶体管ST1使电子截止。另外，在Vg－Vbl＞Vthp的情况下，选择晶体管ST1使空穴截止。另一方面，在Vg－Vbl≦Vthp的情况下，选择晶体管ST1使空穴导通。图7表示1个选择晶体管ST1中的电子及空穴的行为，且是对图6(a)所示的电压的条件进一步追加条件的图。图6(a)所示的电压的条件为Vg－Vcw＞Vthp，选择晶体管ST1使空穴截止。

如图7(a)所示，在Vg－Vbl≧Vthn的情况下，选择晶体管ST1使电子导通。此时，在选择晶体管ST1中，将从位线BL供给的电子作为载流子的电流流通。通过选择晶体管ST1的电子与从井线CPWELL供给的空穴再结合。由此，在半导体柱27内形成电流路径，在位线BL及井线CPWELL间传输电压。

如图7(b)所示，在Vg－Vbl＜Vthn的情况下，选择晶体管ST1使电子截止。此时，选择晶体管ST1将从位线BL供给的电子及从井线CPWELL供给的空穴阻断。像这样，当使选择晶体管ST1将电子及空穴截止时，Vthn、Vthp、Vg、Vbl、及Vcw的关系如下所述。

Vg－Vbl＜Vthn

Vg－Vcw＞Vthp

Vthp+Vcw＜Vg＜Vthn+Vbl

另外，在选择晶体管ST1中，将电子的阈值电压Vthn与空穴的阈值电压Vthp的差设为△np＝Vthn－Vthp＞0V。在第1实施方式的写入动作中，Vbl例如设定为0V，Vcw是以满足△np－Vcw＞0的方式设定。此时，Vthn与Vg的关系如下所述。

Vthn－△np+Vcw＜Vg＜Vthn

该算式能够以如下方式变化。

Vg＜Vthn＜Vg+△np－Vcw

也就是说，选择晶体管ST1是在Vthn处于Vg＜Vthn＜Vg+△np－Vcw的范围内时将电子及空穴截止。

此外，作为利用栅极电压控制空穴电流的专利，记载在名为“非易失性半导体存储装置”的在2010年1月27日提出申请的美国专利申请12/694,690号。该专利申请的整体在本申请的说明书中以参照形式被引用。该专利申请中表示Vthn及Vthp有关联，Vthn及Vthp的差大致固定。

使用图8，对第1实施方式的写入动作中的选择晶体管ST1的阈值电压Vthn的变化进行说明。

选择晶体管ST1能够通过进行写入而使阈值分布变窄。以下，将对选择晶体管ST1的写入称为SGD写入。在SGD写入中，对禁止写入的位线BL传输高电压，写入对象的位线BL例如维持于Vss等低电压。而且，在对选择栅极线SGD施加写入电压Vpgm时，连接在禁止写入的位线BL的选择晶体管ST1只要禁止写入的位线BL的电压足够高，便能进行写入，连接在写入对象的位线BL的选择晶体管ST1是隧道氧化膜26被施加Vpgm－Vss的高电压，而被进行写入。该SGD写入的一例，例如记载在名为“非易失性半导体存储装置”的在2012年6月18日提出申请的日本专利申请2012/136739号。该专利申请的整体在本申请的说明书中以参照形式被引用。

在第1实施方式的半导体存储装置1的写入动作中，在对禁止写入的位线BL传输高电压时，利用Vg＜Vthn＜Vg+△np－Vcw的区域及Vg+△np－Vcw≦Vthn的区域中的所述选择晶体管ST1的特性。也就是说，选择晶体管ST1是在使电子截止的状态下，控制空穴电流。

具体来说，在Vg＜Vthn＜Vg+△np－Vcw时，利用选择晶体管ST1使电子及空穴截止的特性，使写入对象的位线BL维持于低电压。另一方面，在Vg+△np－Vcw≦Vthn时，利用选择晶体管ST1使电子截止且使空穴导通的特性，从井线CPWELL对禁止写入的位线BL传输高电压。

如上所述，根据选择晶体管ST1的Vthn的值，决定是否对位线BL传输高电压。由此，能够决定选择晶体管ST1的写入及禁止写入。通过该写入动作，选择晶体管ST1的阈值分布上升至Vg+△np－Vcw以上。

此外，在Vthn≦Vg时，选择晶体管ST1使电子导通且使空穴截止。此时，从源极线CELSRC对位线BL传输高电压，所以对应的选择晶体管ST1成为禁止写入。该区域的电平低于选择晶体管ST1的写入目标电平，在本实施方式的写入动作中无法进行写入，而造成选择晶体管ST1的写入不良。因此，写入动作中的Vg的值理想的是设定为小于选择晶体管ST1的写入前的阈值分布的下限。

[1-2-2]写入动作

使用图9，对第1实施方式的半导体存储装置1的写入动作的整体流程进行说明。

首先，序列发生器14设定编程电压Vpgm及电压Vg的初始值(步骤S10)。Vpgm的初始值例如为15V，将流入至半导体柱27内的电子设定为能够注入至电荷蓄积层25的高电压。Vg的初始值被设定为对应于阈值分布的下限附近的值。该值是通过测定、评估等而预先决定。

接下来，序列发生器14将写入循环数复位(步骤S11)。写入循环数表示已重复步骤S12的次数。

接下来，序列发生器14对所选择的页进行写入(步骤S12)。所选择的页中包含多个选择晶体管ST1。在写入动作中，关于施加电压的时序条件将在下文进行叙述。

接下来，序列发生器14判定写入循环数是否为N次(N为0以上的整数)以上(步骤S13)。重复步骤S12的次数N能够设定为任意数量。

当写入循环数小于N次时(步骤S13，NO(否))，序列发生器14使Vpgm及写入循环数增量(步骤S14)。然后，序列发生器14返回至步骤12，重复步骤S12～S14的写入循环。使Vpgm增量的值即△Vpgm能够设定为任意值。

当写入循环数为N次以上时(步骤S13，YES(是))，序列发生器14判定是否满足Vg＝VL－△np+Vcw(步骤S15)。VL为选择晶体管ST1的写入目标电平。在下述BL充电动作中，在对选择栅极线SGD施加Vg时，Vcw与施加至井线CPWELL的电压的值对应。当不满足Vg＝VL－△np+Vcw时(步骤S15，NO)，序列发生器14使Vg增量△np－Vcw，且使Vpgm减量△Vpgm(步骤S16)。使Vg增量的值△np－Vcw对应于通过所述写入循环的重复而上升的预估阈值电压的范围。使Vg增量的值并不限定于此，例如也可设定为低于△np－Vcw的值。此外，序列发生器14也可不使Vpgm减量，减量的值也不限定于△Vpgm。

接下来，序列发生器14判定Vg+△np－Vcw是否超过VL(步骤S17)。

当Vg+△np－Vcw的值为VL以下时(步骤S17，NO)，序列发生器14返回至步骤11并将写入循环数复位，再次重复步骤S12～S14的写入循环。

当重复进行以上动作，Vg+△np－Vcw的值超过VL时(步骤S17，YES)，序列发生器14将Vg的值设为Vg＝VL－△np+Vcw(步骤S18)。然后，序列发生器14返回至步骤11并将写入循环数复位，再次重复步骤S12～S14的写入循环。然后，序列发生器14成为Vg＝VL－△np+Vcw(步骤S15，YES)，因此结束写入动作。

如上所述，序列发生器14是在写入循环之后，使Vg增量，并再次执行写入循环。Vg的增量进行多次。使用图10，对基于第1实施方式的半导体存储装置1的写入动作而产生的、选择晶体管ST1的阈值分布的变化进行说明。在图10中，表示进行3次步骤S16中的Vg的增量处理，选择晶体管ST1的阈值分布上升至成为VL以上为止的例子。

图10(a)是表示将Vg的初始值设为Vg0，重复N次步骤S12～S14的写入循环前后的选择晶体管ST1的阈值分布。如果使用Vg0重复写入循环，那么选择晶体管ST1的阈值分布上升至成为Vg0+△np－Vcw以上为止。将该Vg0+△np－Vcw的值设为Vg1。

图10(b)表示继图10(a)后将Vg的值设为Vg1，重复N次步骤S12～S14的写入循环前后的选择晶体管ST1的阈值分布。如果使用Vg1重复写入循环，那么选择晶体管ST1的阈值分布上升至成为Vg1+△np－Vcw以上为止。将该Vg1+△np－Vcw的值设为Vg2。

图10(c)表示继图10(b)后将Vg的值设为Vg2，重复N次步骤S12～S14的写入循环前后的选择晶体管ST1的阈值分布。如果使用Vg2重复写入循环，那么选择晶体管ST1的阈值分布上升至成为Vg2+△np－Vcw以上为止。将该Vg2+△np－Vcw的值设为Vg3。

如图10(d)所示，在Vg设定值为Vg3时，Vg3+△np－Vcw高于VL。此时，序列发生器14将Vg的值设为Vg＝VL－△np+Vcw，重复步骤S12～S14的写入循环。由此，选择晶体管ST1的阈值分布上升至成为VL以上为止。

如上所述，第1实施方式的半导体存储装置1的写入动作是通过使Vg增量并重复步骤S12～S14的写入循环，而使选择晶体管ST1的阈值分布提升至成为VL以上为止。

此外，使Vg增量的次数并不限定于此，根据Vg的初始值、VL及△np－Vcw的数值而变化。使Vg增量的次数也有例如为1次的情况。另外，当使Vg增量并进行写入循环时，阈值电压为Vg的选择晶体管ST1包含在不可写入的区域，所以增量的数值也可设定为相对于△np－Vcw略微降低的值。

使用图11，对在第1实施方式的半导体存储装置1的写入动作中施加电压的时序条件进行说明。在写入动作期间，选择区块及非选择区块中的非选择的选择栅极线SGD(USGD)的电压维持于Vss，非选择区块中的非选择的选择栅极线SGS(USGS)的电压维持于Vss。另外，节点SRCGND的电压维持于Vss。

首先，序列发生器14进行BL放电动作。在BL放电动作中，位线BL的电压被设为Vss。

在时刻t0，序列发生器14使控制信号BLS的电压为VHH且使控制信号BLC的电压为Vdd，从而使晶体管40、41为导通状态。VHH、Vdd是使晶体管40、41导通的电压，能够进行各种变更。此时，节点INV被设定为“L”电平，所以晶体管45为导通状态，位线BL及节点SRCGND间被连接。由此，位线BL的电压成为Vss。

在时刻t1，序列发生器14使控制信号BLS、BLC的电压为Vss。由此，读出放大器模块12及位线BL间未被电连接，而位线BL成为浮动状态。所谓浮动状态是表示电阻断的状态。

接下来，序列发生器14进行BL充电动作。BL充电动作是在写入动作中，在对选择栅极线SGD施加写入电压Vpgm之前进行。在BL充电动作中，对禁止写入的位线BL传输高电压。

在时刻t2，序列发生器14使选择栅极线SGS及字线WL的电压为Vusel，且使选择晶体管ST2及存储单元晶体管MT导通。Vusel是在存储单元晶体管MT及选择晶体管ST1、ST2中使将空穴作为载流子的电流流通的电压，例如设定为Vss或0V以下的值。Vusel满足Vusel－Vblh＜Vthp。Vblh是从井线CPWELL传输至禁止写入的位线BL的电压，例如为4V。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压Vcw为Vblh－Vg。Vblh满足Vblh－Vg＞0。此外，也有不满足Vblh－Vg＞0的情况，并不限定于此。

在时刻t3，序列发生器14使源极线CELSRC及井线CPWELL的电压Vcw为Vblh。另外，序列发生器14使选择栅极线SGD的电压为Vg。此时，阈值电压Vthn满足Vg＜Vthn＜Vg+△np－Vcw的选择晶体管ST1导通，阈值电压Vthn满足Vg+△np－Vcw≦Vthn的选择晶体管ST1截止。由此，对于禁止写入的位线BL，从井线CPWELL传输Vblh，禁止写入的位线BL的电压上升至Vblh为止。另一方面，写入对象的位线BL的电压由于对应的选择晶体管ST1截止而维持Vss。此外，Vg的初始值设定得高于Vusel。

在时刻t4，序列发生器14使选择栅极线SGD的电压为Vss且使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t5，序列发生器14使选择栅极线SGS、字线WL、源极线CELSRC及井线CPWELL的电压为Vss。

使用图12，对BL充电动作时的、存储单元阵列10的动作的一例进行说明。图12表示连接在位线BL1的选择晶体管ST1的写入结束，而连接在其他位线BL的选择晶体管ST1为写入对象的例子。

BL充电动作开始时，所有位线BL成为浮动状态。如果对选择栅极线SGD施加Vg，那么连接在位线BL1的选择晶体管ST1导通，连接在写入对象的位线BL的选择晶体管ST1截止。此时，如果使源极线CELSRC的电压为Vblh，那么在位线BL1中，空穴电流从源极线CELSRC流向位线BL，位线BL1的电压从Vss上升至Vblh。由此，位线BL1成为写入禁止状态。写入对象的位线BL由于所连接的选择晶体管ST1截止而维持Vss。此外，为了消除对井线CPWELL的影响，使源极线CELSRC的电压与井线CPWELL的电压相等。

返回至图11，对SGD写入动作进行说明。在SGD写入动作中，对阈值电压未超过Vg+△np－Vcw的选择晶体管ST1进行写入。

在时刻t6，序列发生器14使选择栅极线SGD及字线WL的电压为Vpass，使源极线CELSRC的电压为Vdd。Vpass是用于供选择晶体管ST1、ST2及存储单元晶体管MT使通道电压升压的电压，例如为10V。对源极线CELSRC施加的电压防止了电流从NAND串NS流入至源极线CELSRC，且并不限定于Vdd，能够进行各种变更。

在时刻t7，序列发生器14使选择栅极线SGD的电压为Vpgm。由此，连接在写入对象的位线BL的选择晶体管ST1是隧道氧化膜26被施加Vpgm－Vss的高电压，而被进行写入。另一方面，对于连接在禁止写入的位线BL的选择晶体管ST1，对隧道氧化膜26施加Vpgm－Vblh的电压。此时，只要Vblh足够高，便不会对选择晶体管ST1进行写入。

在时刻t8，序列发生器14使选择栅极线SGD、字线WL及源极线CELSRC的电压为Vss，使控制信号BLS的电压为VHH，使控制信号BLC的电压为Vdd。由此，位线BL被放电至Vss。

在时刻t9，序列发生器14使控制信号BLS、BLC的电压为Vss，而结束步骤S12的动作。

如上所述，就第1实施方式的半导体存储装置1中的写入动作来说，能够不进行确认选择晶体管ST1的阈值电压的验证动作，而对禁止写入的位线BL进行充电。

[1-3]第1实施方式的效果

在半导体存储装置1中，当选择晶体管ST1成为与存储单元晶体管MT相同的构造时，能够通过写入及擦除而使阈值电压变化。此时，半导体存储装置1能够通过对选择晶体管ST1进行写入及验证，而使阈值分布变窄。如果选择晶体管ST1的阈值分布变窄，那么进行写入的存储单元晶体管MT的阈值分布也变窄，所以半导体存储装置1的可靠性提高。

当对选择晶体管ST1进行写入时，必须对禁止写入的位线BL传输高电压。作为对选择晶体管ST1进行写入的方法，已知以下两种方法。

一方面，是使用提高电源电压的预烧模式(Burn-in mode)的方法。该方法是通过提高电源电压，而从读出放大器模块12施加高电压，对禁止写入的位线BL进行充电。然而，该方法在通常的动作电压下无法实现，所以只能实现仅在测试中利用或在出厂前预先写入等有限的利用方法。另外，对位线BL进行充电的电压是从读出放大器模块12传输，所以当需要如超过耐压的电压时，就设置在读出放大器模块12的低耐压晶体管来说无法应对。

另一方面，是将1页分为奇偶，针对每半页进行选择晶体管ST1的写入的方法。该方法能够使用通常的电源电压且无需以高耐压晶体管构成读出放大器模块12整体地进行应对。然而，为了对禁止写入的位线BL传输高电压，需要1个用来对读出放大器模块12通入高电压的高耐压晶体管。另外，由于只针对每半页进行写入，所以写入速度慢。进而，由于分两次对1页进行写入，所以在对后半的半页进行写入时，对已写入过的前半的半页的选择晶体管造成多余的干扰。

因此，第1实施方式的半导体存储装置1在选择晶体管ST1的写入时，从井线CPWELL对禁止写入的位线BL传输高电压。对于禁止写入的位线BL的判别，利用Vg＜Vthn＜Vg+△np－Vcw的区域及Vg+△np－Vcw≦Vthn的区域中的选择晶体管ST1的特性，并省略验证动作。

由此，第1实施方式的半导体存储装置1能够以全页进行选择晶体管ST1的写入，与以半页进行选择晶体管ST1的写入的情况相比，能够减轻多余的干扰。

另外，读出放大器模块12无需高电压的传输，所以无需利用高耐压晶体管构成整体。进而，井线CPWELL是以能够施加用于擦除的高电压的方式设计，所以用来对井线CPWELL施加高电压Vblh的追加电路少。由此，能够抑制半导体存储装置1的面积增大。

[2]第2实施方式

第2实施方式的半导体存储装置1是在写入动作时进行将Vg设定为最佳值的Vg检索动作。以下，只对与第1实施方式不同的方面进行说明。

使用图13，对第2实施方式的半导体存储装置1的写入动作的整体流程进行说明。

当不满足Vg＝VL－△np+Vcw时(步骤S15，NO)，序列发生器14进行Vg检索动作(步骤S20)。在Vg检索动作中，序列发生器14探寻选择晶体管ST1的阈值分布的下限，并将Vg设定为最佳值。所谓Vg的最佳值是表示在对所选择的选择栅极线SGD施加Vg的情况下，导通的选择晶体管ST1的个数成为小于M个(M为任意数量)的值。关于Vg检索动作的详细情况将在下文进行叙述。

接下来，序列发生器14使Vpgm减量△Vpgm(步骤S21)。与第1实施方式同样地，序列发生器14也可不使Vpgm减量，减量的值也不限定于△Vpgm。

接下来，序列发生器14进行步骤17的处理。其他动作与第1实施方式相同。

使用图14，对Vg检索动作的详细情况进行说明。图14中表示Vg检索动作的流程的一例。

图14(a)表示将Vg的初始值设为Vg0，重复N次步骤S12～S14的写入循环前后的选择晶体管ST1的阈值分布。如图14(a)所示，有选择晶体管ST1的阈值分布在重复N次步骤S12～S13的写入循环之后，一部分仍小于Vg0+△np－Vcw的情况。

图14(b)表示对图14(a)的写入后的选择晶体管ST1进行步骤S20的Vg检索动作的情况。

首先，序列发生器14对选择晶体管ST1进行读取动作。对所选择的选择栅极线SGD施加的读取电压值为Vg0+△np－Vcw。由此，侦测阈值电压为Vg0+△np－Vcw以下的选择晶体管ST1的个数。

在已导通的选择晶体管ST1的个数为M个以上的情况下，使读取电压降低δ，再次进行读取动作。该动作重复至已导通的选择晶体管ST1的个数小于M个为止。此外，δ能够设定为任意数值。

在已导通的选择晶体管ST1的个数小于M个的情况下，Vg是将此时用于读取动作的电压Vg1设为用于下一次写入循环的Vg的设定值，并移行至步骤S21。

图14(c)表示将Vg的设定值设为Vg1，重复N次步骤S12～S14的写入循环前后的选择晶体管ST1的阈值分布。

图14(d)表示对图14(c)的写入后的选择晶体管ST1进行步骤20的Vg检索动作的情况。如图14(d)所示，Vg检索动作中的读取次数也有为1次的情况，且根据选择晶体管ST1的阈值电压而变化。此外，在步骤20中，在Vg检索动作中的读取次数达到最大值时，既可将用于读取动作的任一电压设为Vg设定值，也可视为写入动作失败而结束写入动作。

如上所述，在第2实施方式的半导体存储装置1中的写入动作中，能够通过进行Vg检索动作，而将Vg设定为最佳值。由此，能够减少选择晶体管ST1的写入不良，且与第1实施方式相比能够提高半导体存储装置1的可靠性。

[3]第3实施方式

第3实施方式的半导体存储装置1是对第1实施方式的写入动作追加验证动作。以下，只说明与第1实施方式不同的方面。

[3-1]写入动作

使用图15，对第3实施方式的半导体存储装置1的写入动作的整体流程进行说明。

在步骤S11中，序列发生器14将写入循环数复位。在第3实施方式中，写入循环数对应于重复步骤S30的写入及验证的次数。

接下来，序列发生器14进行写入及验证(步骤S30)。在步骤S30中，在进行写入动作之后，进行确认选择晶体管ST1的阈值电压的验证动作。在该验证动作中，序列发生器14判断写入对象的选择晶体管ST1的阈值电压是否超过Vg+△np－Vcw。

接下来，序列发生器14判定是否通过验证(步骤S31)。例如在验证动作中，在判定为阈值电压为Vg+△np－Vcw以下的选择晶体管ST1的个数小于特定数量时，验证通过。

当验证失败时(步骤S31，NO)，序列发生器14使写入循环数增量(步骤S14)。序列发生器14返回至步骤S30，重复写入循环(写入动作及验证动作的设定)。在写入循环数为1以上时，序列发生器14根据验证结果而进行选择晶体管ST1的写入。此外，序列发生器14也可在写入循环数达到最大值时，视为写入动作失败而结束写入动作。

当通过验证时(步骤S31，YES)，序列发生器14移行至步骤S15。其他动作与第1实施方式相同。

使用图16，对在第3实施方式的半导体存储装置1的写入动作中施加电压的时序条件进行说明。为了方便说明，图16将验证动作在写入动作之前表示出。

首先，对验证动作进行说明。

在时刻t0，序列发生器14使控制信号BLS的电压为VHH，而使晶体管40导通。

在时刻t1，序列发生器14使选择栅极线SGS的电压为Vsg，而使选择晶体管ST2导通。Vsg是使选择晶体管ST1、ST2导通的电压，例如为4V。

在时刻t2，序列发生器14使选择栅极线SGD的电压为Vsense，使字线WL的电压为Vread。Vsense是在各写入循环中选择晶体管ST1被写入的阈值电压，为Vsense＝Vg+△np－Vcw。Vread是在读取动作时对非选择的字线WL施加的电压，例如为4.5V。

在时刻t3，序列发生器14使控制信号BLC的电压为Vblc，使节点SRCGND及源极线CELSRC的电压为Vcelsrc。Vblc的电压值为Vblc＝Vbl+Vthn。由此，晶体管41导通，位线BL的电压上升至Vbl。在时刻t3及t4之间，读出放大器模块12进行读出结果的判定，并将该结果保持在锁存电路SDL。当通过验证时，节点INV成为“L”电平，当验证失败时，节点INV成为“H”电平。“L”电平是使被输入控制信号的n通道MOS晶体管截止的电压，且是使被输入控制信号的p通道MOS晶体管导通的电压。“H”电平是使被输入控制信号的n通道MOS晶体管导通的电压，且是使被输入控制信号的p通道MOS晶体管截止的电压。

在时刻t4，序列发生器14使选择栅极线SGD的电压为Vss，使字线WL、源极线CELSRC、节点SRCGND的电压为Vss。此时，位线BL的电压下降至Vss。

在时刻t5，序列发生器14使控制信号BLC的电压为Vss，而使晶体管41截止。

在时刻t6，序列发生器14使控制信号BLS的电压为Vss，而使晶体管40截止。

接下来，对基于验证结果进行的写入动作进行说明。

首先，对BL预充放电动作进行说明。

在时刻t7，序列发生器14使控制信号BLS的电压为VHH，使控制信号BLC的电压为Vddh，而使晶体管40、41导通。Vddh是高于Vdd的电压，例如为Vddh＝Vdd+Vthn。

当通过验证时，节点INV为“L”电平，所以晶体管49导通且晶体管45截止。由此，从电源端子对禁止写入的位线BL施加Vdd。

当验证失败时，节点INV为“H”电平，所以晶体管49截止且晶体管45导通。由此，从节点SRCGND对写入对象的位线BL施加Vss。

在时刻t8，序列发生器14使控制信号BLS、BLC的电压为Vss，而使晶体管40、41截止。此时，禁止写入的位线BL由于读出放大器模块12及位线BL间未进行电连接，而成为浮动状态，且维持Vdd。

接下来，对BL充电动作进行说明。

在时刻t9，序列发生器14使选择栅极线SGS及字线WL的电压为Vusel，而使选择晶体管ST2及存储单元晶体管MT导通。进而，序列发生器14使控制信号BLS、BLC的电压为Vdd。由此，连接在禁止写入的位线BL的晶体管40被截止，连接在写入对象的位线BL的晶体管40导通。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t10，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh。另外，使选择栅极线SGD的电压为Vg。此时，通过验证的选择晶体管ST1导通，验证失败的选择晶体管ST1截止。由此，晶体管40截止且选择晶体管ST1导通，所以禁止写入的位线BL的电压上升至Vblh。另一方面，由于从节点SRCGND施加Vss，且选择晶体管ST1截止，所以写入对象的位线BL的电压维持Vss。

在时刻t11，序列发生器14使选择栅极线SGD的电压为Vss。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t12，序列发生器14使选择栅极线SGS、字线WL的电压为Vss，而使选择晶体管ST1、ST2及存储单元晶体管MT截止。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vss。此时，禁止写入的位线BL的电压成为浮动状态，所以维持Vblh。另一方面，由于从节点SRCGND施加Vss，所以写入对象的位线BL的电压维持Vss。

SGD写入动作与第1实施方式相同，图16中的时刻t13～t16分别对应于图11中的时刻t6～t9。

使用图17，对BL充电动作时的存储单元阵列10的动作的一例进行说明。图17表示连接在位线BL1的选择晶体管ST1的验证通过，且连接在其他位线BL的选择晶体管ST1的验证失败的例子。

BL充电动作时，通过验证的位线BL1被施加Vdd而成为浮动状态。另一方面，验证失败的写入对象的位线BL被施加Vss。

如果对选择栅极线SGD施加Vg，那么连接在位线BL1的选择晶体管ST1导通，且连接在写入对象的位线BL的选择晶体管ST1截止。如果使源极线CELSRC的电压为Vblh，那么在位线BL1中，空穴电流从源极线CELSRC流向位线BL。由此，位线BL1被从Vdd充电至Vbl，而成为写入禁止状态。写入对象的位线BL由于所连接的选择晶体管ST1截止而维持Vss。

[3-2]第3实施方式的效果

半导体存储装置1有如下情况：当使所有位线BL成为浮动状态，且只对禁止写入的位线BL传输高电压时，因位线BL间的耦合或位线BL-源极线CELSRC间的耦合的影响，而导致写入对象的位线BL无法维持Vss。

因此，第3实施方式的半导体存储装置1追加验证动作，并根据验证结果而对写入对象的位线BL施加Vss。具体来说，半导体存储装置1能够通过在BL充电动作及SGD写入动作中，从节点SRCGND持续施加Vss，而使写入对象的位线BL的电压固定于Vss。

由此，相对于第1实施方式，第3实施方式的半导体存储装置1能够抑制写入不良。

[4]第4实施方式

第4实施方式的半导体存储装置1在第3实施方式的写入动作中，在BL充电动作后使控制信号BLS、BLC的电压为Vss。

使用图18，对第4实施方式的半导体存储装置1的动作进行说明。图18所示的动作时序图相对于图16所示的动作时序图，从BL充电动作起仅之前的控制信号BLS、BLC的动作不同。以下，只对与第3实施方式不同的方面进行说明。

在时刻t9，序列发生器14使控制信号BLS、BLC的电压为Vdd，而使晶体管40、41导通。

在时刻t12，序列发生器14使控制信号BLS、BLC的电压为Vss，使晶体管40、41截止。此时，由于选择晶体管ST1截止，因此所有位线BL成为浮动状态。由此，禁止写入的位线BL的电压维持Vbl，写入对象的位线的电压维持Vss，所以能够进行SGD写入动作。其他动作与第3实施方式相同。

半导体存储装置1在SGD写入动作时，相对于位线BL的噪声少。因此，第4实施方式的半导体存储装置1在BL充电动作后使控制信号BLS、BLC的电压下降至Vss，使所有位线BL成为浮动状态。由此，第4实施方式的半导体存储装置1与第3实施方式相比，能够削减写入动作时的耗电。

此外，序列发生器14在BL充电动作中使控制信号BLS、BLC的电压从Vdd下降至Vss的时序并不限定于所述时刻，只要在时刻t12至时刻t15之间进行便可。

[5]第5实施方式

第5实施方式的半导体存储装置1是在第3实施方式的写入动作中，从BL预充放电动作至SGD写入动作，使控制信号BLC的电压维持于Vblc_inh。

使用图19，对第5实施方式的半导体存储装置1的动作进行说明。图19所示的动作时序图相对于图16所示的动作时序图，从BL预充放电动作起之前的控制信号BLC的动作不同。以下，只对与第3实施方式不同的方面进行说明。

在时刻t7，序列发生器14使控制信号BLC的电压为Vblc_inh。Vblc_inh为Vblc_inh＝Vinh+Vthn，且为将位线BL的电压箝位至Vinh的电压。Vinh设定得低于Vdd。此时，如果禁止写入的位线BL的电压被充电至Vinh，那么晶体管41截止。

在时刻t10，如果序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh，那么禁止写入的位线BL的电压上升至Vbl。由此，禁止写入的位线BL的电压成为Vbl，且写入对象的位线的电压维持Vss，所以能够进行SGD写入动作。

序列发生器14是从BL预充放电动作直到SGD写入动作，使控制信号BLC的电压为Vblc_inh，在时刻t16，使控制信号BLC的电压为Vss。其他动作与第3实施方式相同。

如上所述，第5实施方式的半导体存储装置1是利用控制信号BLC箝位并决定BL预充放电时的位线BL的电压，由此，与第3实施方式相比，能够削减耗电。

[6]第6实施方式

第6实施方式是对存储单元晶体管MT应用第1～第5实施方式的半导体存储装置1的写入动作。以下，以将第1实施方式的写入动作应用于存储单元晶体管MT的情况为例子进行说明。

使用图20，对第6实施方式的半导体存储装置1中的写入动作进行说明。图20所示的动作时序图相对于图11所示的动作时序图，对选择栅极线SGD及字线WL施加的电压条件不同。以下，只对与第1实施方式不同的方面进行说明。

在时刻t2，序列发生器14使选择栅极线SGD及非选择的字线WL的电压为Vusel，而使连接着选择晶体管ST1及非选择的字线WL的存储单元晶体管MT导通。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t3，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh。另外，使所选择的字线WL的电压为Vg。此时，在连接着所选择的字线WL的存储单元晶体管MT中，阈值电压Vthn满足Vg＜Vthn＜Vg+△np－Vcw的存储单元晶体管MT导通，阈值电压Vthn满足Vg+△np－Vcw≦Vthn的选择存储单元晶体管MT截止。由此，禁止写入的位线BL的电压被从井线CPWELL传输Vblh，而上升至Vblh。另一方面，由于连接在所选择的字线WL及写入对象的位线BL的存储单元晶体管MT截止，所以写入对象的位线BL的电压维持Vss。

在时刻t4，序列发生器14使所选择的字线WL的电压为Vss。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t5，序列发生器14使选择栅极线SGD、SGS、非选择的字线WL、源极线CELSRC及井线CPWELL的电压为Vss。

在时刻t6，序列发生器14使选择栅极线SGD、非选择的字线WL及所选择的字线WL的电压为Vpass。

在时刻t7，序列发生器14使所选择的字线WL的电压为Vpgm。由此，连接在写入对象的位线BL及所选择的字线WL的存储单元晶体管MT是隧道氧化膜26被施加Vpgm－Vss的高电压，而被进行写入。另一方面，连接在禁止写入的位线BL及所选择的字线WL的存储单元晶体管MT是隧道氧化膜26被施加Vpgm－Vblh的电压。此时，只要Vblh足够高，那么连接着所选择的字线WL的存储单元晶体管MT不会被进行写入。

在时刻t8，序列发生器14使选择栅极线SGD、非选择的字线WL及所选择的字线WL的电压为Vss。其他动作与第1实施方式相同。

也就是说，选择栅极线SGD及非选择的字线WL进行与图11所示的字线WL相同的动作。所选择的字线WL进行与图11所示的选择栅极线SGD相同的动作。

如上所述，半导体存储装置1能够将第1实施方式的写入动作应用于存储单元晶体管MT。另外，关于第2～第5实施方式的写入动作也同样地能够应用于存储单元晶体管MT。

[7]第7实施方式

第7实施方式的半导体存储装置1是针对每个串单元SU设置选择栅极线SGS，还包括共用选择栅极线SGSB。在这种情况下，也能够对选择晶体管ST2进行第1～第5实施方式的半导体存储装置1中的写入动作。以下，作为第7实施方式，以将第1实施方式的写入动作应用于选择晶体管ST2的情况为例进行说明。

使用图21，针对存储单元阵列10所包括的区块BLK的构成，只说明与第1实施方式不同的方面。

各NAND串NS还包括选择晶体管ST3。选择晶体管ST3用于选择进行数据的写入、读取及擦除的NAND串NA。各选择晶体管ST3包括控制栅极及包含电荷蓄积层的积层栅极。选择晶体管ST3是一端连接在选择晶体管ST2的一端，另一端连接在源极线CELSRC。

接下来，对连接在存储单元阵列10的配线的构成进行说明。半导体存储装置1还包括多个选择栅极线SGS及共用选择栅极线SGSB。

选择栅极线SGS连接在行解码器11(未图示)，针对每个区块BLK分别设置例如4个(选择栅极线SGS0～SGS3)。选择栅极线SGS的个数对应于串单元SU的个数。选择栅极线SGS连接在对应的串单元SU内的选择晶体管ST2的栅极。

共用选择栅极线SGSB连接在行解码器11(未图示)，针对每个区块分别设置例如1个。共用选择栅极线SGS连接在各串单元SU内的选择晶体管ST3的栅极。

使用图22，针对第7实施方式的半导体存储装置1所包括的存储单元阵列10的截面构成，只说明与第1实施方式不同的方面。

选择栅极线SGS例如由3层配线层21构成，共用选择栅极线由1层配线层35构成。构成选择栅极线SGS及共用选择栅极线SGSB的配线层的数量并不限定于此，能够进行各种变更。配线层35在图3中对应于设置在最下层的配线层21。配线层21被针对每一NAND串NS进行分割。其他构成与第1实施方式相同。

使用图23，对第7实施方式的半导体存储装置1中的写入动作进行说明。图23所示的动作时序图相对于图11所示的动作时序图，对选择栅极线SGD、SGS施加的电压条件不同。以下，只对与第1实施方式不同的方面进行说明。

在时刻t2，序列发生器14使选择栅极线SGD的电压为Vusel，而使选择晶体管ST1导通。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t3，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh。另外，使选择栅极线SGS的电压为Vg。此时，在连接着选择栅极线SGS的选择晶体管ST2中，阈值电压Vthn满足Vg＜Vthn＜Vg+△np－Vcw的选择晶体管ST2导通，阈值电压Vthn满足Vg+△np－Vcw≦Vthn的选择晶体管ST2截止。由此，禁止写入的位线BL的电压被从井线CPWELL传输Vblh，上升至Vblh。另一方面，由于连接在写入对象的位线BL的选择晶体管ST2截止，所以写入对象的位线BL的电压维持Vss。

在时刻t4，序列发生器14使选择栅极线SGS的电压为Vss。另外，序列发生器14使源极线CELSRC及井线CPWELL的电压为Vblh－Vg。

在时刻t5，序列发生器14使选择栅极线SGD、字线WL、源极线CELSRC及井线CPWELL的电压为Vss。

在时刻t6，序列发生器14使选择栅极线SGD、SGS的电压为Vpass。

在时刻t7，序列发生器14使选择栅极线SGS的电压为Vpgm。由此，连接在写入对象的位线BL的选择晶体管ST2是隧道氧化膜26被施加Vpgm－Vss的高电压，而被进行写入。

另一方面，连接在禁止写入的位线BL的选择晶体管ST2是隧道氧化膜26被施加Vpgm－Vblh的电压。此时，只要Vbl足够高，那么连接在禁止写入的位线BL的选择晶体管ST2不会被进行写入。

在时刻t8，序列发生器14使选择栅极线SGS、SGD的电压为Vss。其他动作与第1实施方式相同。

也就是说，选择栅极线SGD进行与图11所示的字线WL相同的动作。共用选择栅极线SGSB进行与图11所示的选择栅极线SGS相同的动作。选择栅极线SGS进行与图11所示的选择栅极线SGD相同的动作。

如上所述，第7实施方式的半导体存储装置1能够将第1实施方式的半导体存储装置1的写入动作应用于选择晶体管ST2。由此，能够使选择晶体管ST2的阈值分布变窄，从而能够提高半导体存储装置1的可靠性。另外，关于第2～第5实施方式的写入动作也同样地，能够应用于选择晶体管ST2，且能够获得相同的效果。

此外，已对本发明的实施方式进行说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

此外，在所述各实施方式中，

(1)在读取动作中，对被A电平的读取动作选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也可设为0.1V～0.24、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一范围之间。

对被B电平的读取动作选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一范围之间。

对被C电平的读取动作选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一范围之间。

作为读取动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作如上所述包含编程动作与验证动作。在写入动作中，对在编程动作时所选择的字线最初施加的电压例如为13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V、14.0V～14.6V的任一范围之间。

也可改变在对第奇数号字线进行写入时最初施加至所选择字线的电压及对第偶数号字线进行写入时最初施加至所选择字线的电压。

在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压的电压，能够举出例如0.5V左右。

作为对非选择的字线施加的电压，也可设为例如6.0V～7.3V之间。并不限定于这种情况，也可设为例如7.3V～8.4V之间，还可设为6.0V以下。

根据非选择的字线是第奇数号字线还是第偶数号字线，也可改变施加的通路电压。

作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在擦除动作中，最初施加至形成在半导体衬底上部且将所述存储单元配置在上方的井的电压例如为12V～13.6V之间。并不限定于这种情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之间。

作为擦除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造具有在半导体衬底(硅衬底)上隔着膜厚为4～10nm的隧道绝缘膜而配置的电荷蓄积层。该电荷蓄积层能够设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可在多晶硅中添加Ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜具有例如被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹着的膜厚为4～10nm的氧化硅膜。High-k膜能够举出HfO等。另外，氧化硅膜的膜厚能厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的材料而形成着膜厚为30nm～70nm的控制电极。这里，材料为TaO等金属氧化膜、TaN等金属氮化膜。对控制电极能够使用W等。

另外，在存储单元间能够形成气隙。

[符号的说明]

1 半导体存储装置

10 存储单元阵列

11 行解码器

12 读出放大器

13 驱动器

14 序列发生器

15 寄存器

16 输入输出电路

20 p型井区域

21～23、28、32、34、35 配线层

24 阻挡绝缘膜

25 电荷蓄积层

26 栅极绝缘膜

27 导电膜

29、30 杂质扩散层

31、33 接触插塞

MT 存储单元晶体管

ST1、ST2、ST3 选择晶体管

SGD、SGS 选择栅极线

WL 字线

CELSRC 源极线

CPWELL 井线