1.一种存储器系统，其特征在于包括：
第1非易失性半导体存储装置；及
控制器；且
所述控制器能够将第1信号、及控制于读出动作中读出数据的时序的第2信号发送至所述第1非易失性半导体存储装置，
所述第1非易失性半导体存储装置包含：
第1端子，连接于所述控制器，并接收所述第2信号；
第1电路，包含连接于所述第1端子的第1及第2电阻元件、将该第1电阻元件与电源电压线电连接的第1开关元件、及将该第2电阻元件与接地电压线电连接的第2开关元件；及
第2电路，使用所述第1信号控制所述第1电路；
所述第2电路在当切换所述第1信号的逻辑电平时所述第2信号处于第1逻辑电平的情况下，将所述第1及第2开关元件断开，且在所述第2信号处于第2逻辑电平的情况下，将所述第1及第2开关元件接通。
2.根据权利要求1所述的存储器系统，其特征在于还包含第2非易失性半导体存储装置，且
所述第2非易失性半导体存储装置包含第2端子，
该第2端子共通地连接于所述控制器及所述第1非易失性半导体存储装置，且接收所述第2信号，
所述控制器在选择所述第2非易失性半导体存储装置作为写入或读出动作的对象的情况下，对所述第1非易失性半导体存储装置中的所述第1及第2开关元件进行控制。
3.根据权利要求1所述的存储器系统，其特征在于：
所述第1信号为非同步信号。
4.根据权利要求1所述的存储器系统，其特征在于：
所述控制器在25nsec以上的第1期间，维持所述第2信号的逻辑电平，在从所述第1期间开始后经过5nsec以上至所述第1期间结束为止的期间，将所述第1信号从所述第1逻辑电平切换为所述第2逻辑电平。
5.一种存储器系统，其特征在于包括：
第1非易失性半导体存储装置；及
控制器；且
所述第1非易失性半导体存储装置包含：
第1端子，连接于所述控制器；
第1电路，包含连接于所述第1端子的第1及第2电阻元件、将该第1电阻元件与电源电压线电连接的第1开关元件、及将该第2电阻元件与接地电压线电连接的第2开关元件；及
第2电路，根据从所述控制器输入的第1信号而控制所述第1电路；
所述第1信号在所述第1电路的参数设定前作为写入防止信号发挥功能，在所述参数设定后作为所述第1电路的控制信号发挥功能。
6.一种非易失性半导体存储装置，其特征在于包括：
第1端子，连接于外部设备；
第1电路，包含连接于所述第1端子的第1及第2电阻元件、将该第1电阻元件与电源电压线电连接的第1开关元件、及将该第2电阻元件与接地电压线电连接的第2开关元件；及
第2电路，使用第1信号控制所述第1电路；
所述第1端子接收对读出动作时读出数据的时序进行控制的第2信号，
所述第2电路在当切换所述第1信号的逻辑电平时所述第2信号处于第1逻辑电平的情况下，将连接于所述第1端子的所述第1及第2开关元件断开，且在所述第2信号处于第2逻辑电平的情况下，将所述第1及第2开关元件接通。