阻变存储装置的制作方法

相关申请的交叉引用

本申请要求2016年11月1日在韩国知识产局提交的申请号为10-2016-0144595的韩国专利申请的优先权，其通过引用整体合并于此。

各种实施例总体而言可以涉及一种半导体集成装置，更具体地，涉及一种阻变存储装置。

背景技术：

阻变存储装置可以是其中数据储存材料层被布置在一对电极之间并且通过施加的电流或电压改变数据储存材料层的电阻状态来编程数据的存储装置。

阻变存储装置已经越来越高度集成，并且存储装置的操作所需的电流消耗量也已增加。

被配置为操作阻变存储装置的读取/写入电路可以设置在存储区域的一侧。耦接读取/写入电路和存储区域的接线的长度可以根据存储区域中存储单元的位置来改变。

接线上的寄生电容、接线电阻等可以用作改变存储单元的操作特性的要素。

技术实现要素：

在本公开的一个实施例中，阻变存储装置可以包括：存储电路，其被划分为多个分区；以及输入/输出(i/o)电路，其包括多个电源电路和输出电路。多个电源电路可以被配置成与多个分区一一对应。

在本公开的另一个实施例中，阻变存储装置可以包括：存储电路，其被划分为多个分区；多个电源电路，每个电源电路被布置为紧挨多个分区的至少一个分区；以及输出电路，多个电源电路的输出端子共同耦接到输出电路。

下面在题为“具体实施方式”的部分中描述这些和其它特征、方面以及实施例。

附图说明

从下面结合附图的详细描述中将更清楚地理解本公开的主题的上述和其它方面、特征和优点，其中：

图1是示出根据本公开的实施例的阻变存储装置的配置图；

图2是示出根据本公开的实施例的电源电路的配置图；

图3是示出根据本公开的实施例的输出电路的配置图；

图4是示出根据本公开的实施例的分区和选择电路的配置图；

图5至图9是示出根据本公开的实施例的阻变存储单元的配置图；以及

图10示出采用根据上面关于图1至图9讨论的各种实施例的半导体器件的示例系统的框图。

具体实施方式

将参考附图更详细地描述本公开的各种实施例。附图是各种实施例(和中间结构)的示意图。照此，由于例如制造技术和/或公差造成的图示的配置和形状的变化是被预期的。因此，所描述的实施例不应被解释为限于本文所示的特定配置和形状，而是可以包括不脱离如所附权利要求中所限定的本公开的精神和范围的配置和形状的偏差。

本文中将参考本公开的理想化实施例的横截面图和/或平面图来描述本公开。然而，本公开的实施例不应被解释为限制本发明的概念。尽管将示出和描述本公开的一些实施例，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可以对这些实施例做出改变。

图1是示出根据实施例的阻变存储装置的配置图。

参考图1，根据实施例的阻变存储装置10可以包括存储电路110、输入/输出(i/o)电路120、行选择电路130、列选择电路140以及控制器150。

存储电路110可以被划分为可以统称为111的多个分区111-0至111-(n-1)。

分区111-0至111-(n-1)中的每个分区可以包括布置在字线组wlg0至wlg(n-1)与位线组blg0至blg(n-1)的交叉点上的多个存储单元，其中字线组wlg0至wlg(n-1)的每个字线组可以包括至少一个字线，其中位线组blg0至blg(n-1)的每个位线组可以包括多个位线。

构成存储电路110的分区111-0至111-(n-1)中的每个分区的存储单元可以使用存储单元来实现，在存储单元中根据数据储存节点的电阻状态来确定储存的数据电平。存储单元可以被配置为包括使用硫族化物合金的相变随机存取存储器(pram)单元、使用隧穿磁阻(tmr)效应的磁性ram(mram)单元、使用过渡金属氧化物的阻变ram(reram)单元、聚合物ram单元、使用钙钛矿的ram单元、使用铁电式电容器的铁电式ram(fram)单元等，但是存储单元不限于此。

构成存储电路110的分区111-0至111-(n-1)的每个存储单元可以是将1比特位数据储存在一个存储单元中的单电平单元(slc)或将2比特位数据或更多比特位数据储存在一个存储单元中的多电平单元(mlc)。

i/o电路120可以包括电源电路121和输出电路123。电源电路121可以包括多个电源电路121-0至121-(n-1)。

在一个实施例中，多个电源电路可以被配置成与分区111-0至111-(n-1)一一对应。被配置为将操作电压供给到分区111-0至111-(n-1)中的特定分区的电源电路121-0至121-(n-1)中的特定电源电路可以被布置成物理地靠近(例如紧挨)分区111-0至111-(n-1)中的特定分区。

在一个实施例中，分区111-0至111-(n-1)和电源电路121-0至121-(n-1)可以以物理方式交替布置，使得分区111-0紧挨电源电路121-0，电源电路121-0在分区111-0与分区111-1之间，等等，但不限于此。

输出电路123可以被配置为布置在存储电路110的一侧，并且电源电路121-0至121-(n-1)的输出端子可以共同耦接到输出电路123。

分区111-0至111-(n-1)和与分区111-0至111-(n-1)相对应的电源电路121-0至121-(n-1)可以通过全局位线gbl0至gbl(n-1)来耦接，其中电源电路121-0至121-(n-1)中的每个电源电路可以被配置为将电源电压供给到全局位线gbl0至gbl(n-1)。电源电路120-1至121-(n-1)的输出端子可以通过除了全局位线gbl0至gbl(n-1)之外的其它接线耦接到输出电路123。

在一个实施例中，分区111-0至111-(n-1)中的每个分区可以被划分为多个块，例如，以比特位为单位的k个块。

行选择电路130和列选择电路140可以是地址解码器，并且可以被配置为接收地址信号。行选择电路130可以通过控制器150的控制接收要访问的存储单元的行地址例如字线地址，并且对接收到的字线地址进行解码。列选择电路140可以通过控制器150的控制接收要访问的存储单元的列地址例如位线地址，并且对接收到的位线地址进行解码。

控制器150可以控制阻变存储装置10的总体操作，使得数据可以在主机装置(未示出)与阻变存储装置10之间传输和接收。

在存储电路110的读取操作和写入操作中，操作电压可以被供给到选中的分区的选中的存储单元。因为电源电路121-0至121-(n-1)以一一对应的形式被布置为靠近分区111-0至111-(n-1)，所以供给到选中的分区111-0的操作电压例如可以具有相对于所有分区111-0至111-(n-1)的统一电平。

因此，由于在i/o电路与存储单元之间的连接接线上的寄生电容组件和接线电阻，相同的操作电压可以在没有电压降的情况下被提供给分区中的所有存储单元。

全局位线gbl可以受到接线电阻和寄生电容的轻微影响。因此，可以通过除了全局位线(gbl)之外的接线使电源电路121-0至121-(n-1)的输出端子与输出电路123耦接来同等地维持分区的读取裕度。

图2是示出根据实施例的电源电路的配置图。

参考图2，根据实施例，可以与图1的电源电路121相对应的电源电路20可以包括预充电电路210、驱动电路220以及功率电路230。

预充电电路210可以被配置为电耦接到从分区111(参见图1)延伸的全局位线gbl，并且响应于预充电命令pcg来将全局位线gbl的电压预充电到固定电平。

驱动电路220可以被配置为电耦接到全局位线gbl，并且响应于使能信号en来将全局位线gbl与功率电路230电耦接或断开。

功率电路230可以包括读取电压提供单元231、第一写入电压提供单元233以及第二写入电压提供单元235。

读取电压提供单元231可以被配置为响应于读取命令rdb来允许读取电压vrd被施加到全局位线gbl。

第一写入电压提供单元233可以被配置为响应于第一写入命令pgb来允许第一写入电压vpg被施加到全局位线gbl。在一个实施例中，第一写入命令pgb可以是用于对第一电平的数据进行编程的程序命令。

第二写入电压提供单元235可以被配置为响应于第二写入命令eraserb来允许第二写入电压vers被施加到全局位线gbl。在一个实施例中，第二写入命令eraserb可以是用于对第二电平的数据进行编程的程序命令。因此，多个电源电路121(参见图1)中的每个电源电路可以被配置为将读取电压vrd、第一写入电压vpg以及第二写入电压vers中的至少一个供给到与电源电路121相对应的分区111的全局位线gbl。

全局位线gbl可以通过特定接线m电耦接到输出电路123(参见图1)。电源电路121-0至121-(n-1)(参见图1)的输出端子可以通过特定接线m共同耦接到输出电路123。

图3是示出根据实施例的输出电路的配置图。

在一个实施例中，输出电路30可以包括比较电路310，比较电路310被配置为在读取操作中通过将施加到电源电路20的输出端子的电压与参考电压vref进行比较来产生输出数据dout。

图4是示出根据实施例的分区和选择电路的配置图。

参考图4，根据实施例的分区410可以包括耦接在至少一个字线wl0至wl(i-1)(例如，字线组)与至少一个位线bl0至bl(j-1)(例如，位线组)之间的多个存储单元mc，例如阻变存储单元。

位线bl0至bl(j-1)可以具有例如层级结构。在该示例中，列选择电路140(参见图1)可以包括局部列选择电路420和全局列选择电路430。

局部列选择电路420可以被配置为根据控制器150(参见图1)的控制通过接收列地址来控制局部位线lbl的选择。全局列选择电路430可以被配置为根据控制器150的控制通过接收列地址来控制全局位线gbl的选择。

因此，要访问的存储单元的字线wl可以通过行选择电路440来激活。短语“激活字线wl”可以意味着通过将读取电压、写入电压以及验证电压提供给字线wl来使能与字线wl耦接的存储单元以执行至少一种操作。

要访问的存储单元的位线bl可以通过全局列选择电路和局部列选择电路来激活。短语“激活位线bl”可以意味着通过将开关等与位线bl耦接来激活位线bl的路径。当位线被激活时，数据可以从与位线bl的被激活路径相对应的存储单元读取或写入该存储单元。

暂时返回图1，在该技术中，用于操作阻变存储装置10的位线操作电压可以根据分区111来提供，并且分区111的信号可以通过接线m来提供给输出电路123，接线m与全局位线gbl相比具有小的接线电阻和寄生电容。

因此，不管分区111的位置如何，具有统一电平的操作电压可以被提供给分区111。

图5至图9是示出根据实施例的阻变存储单元的配置图。

图5示出了存储单元mc-1的示例，该存储单元mc-1包括布置在一对接线之间的作为储存节点sn1来操作的可变电阻器。

图6示出了存储单元mc-2的示例，该存储单元mc-2包括电耦接在一对接线之间的作为访问元件来操作的储存节点sn2和二极管d。在本实施例中，二极管d可以选自垂直沟道晶体管和水平沟道晶体管。

图7示出了存储单元mc-3的示例，该存储单元mc-3包括电耦接在一对接线之间的作为访问元件来操作的储存节点sn3和双向二极管bd。

图8示出了存储单元mc-4的示例，该存储单元mc-4包括电耦接在一对接线之间的作为访问元件来操作的储存节点sn4和双向阈值切换器件ots。

图9示出了存储单元mc-5的示例，该存储单元mc-5包括电耦接在一对接线之间的作为访问元件来操作的储存节点sn5和晶体管tr。在本实施例中，晶体管tr可以是mos晶体管，例如，垂直沟道晶体管。

图5至图9中的储存节点sn1至sn5可以使用具有根据被施加的电流量而改变的电阻值的材料来配置。该对接线可以包括字线和位线。

当构成存储电路110的存储单元mc为了读取操作或写入操作被访问时，因为位线侧电源电路设置在每个分区中，所以稳定的操作电压可以被统一地提供给分区。

本公开的上述实施例意在说明而非限制本公开。各种替代方案和等同方案是可能的。本公开不受本文所述的实施例的限制。本公开也不限于任何特定类型的半导体器件。其它添加、删减或修改相对于本公开是显而易见的，并且意在落入所附权利要求的范围内。

上述半导体器件和/或阻变存储装置(参见图1至图9)在存储器件、处理器和计算机系统的设计中特别有用。例如，参考图10，示出了采用根据各种实施例的半导体器件和/或阻变存储装置的系统的框图，并且总体上由附图标记1000表示。系统1000可以包括一个或更多个处理器(即，处理器)或者，例如但不限于，中央处理单元(“cpu”)1100。处理器(即，cpu)1100可以单独使用或与其它处理器(即，cpu)组合使用。虽然处理器(即，cpu)1100将主要以单数来表示，但是本领域技术人员将理解，可以实现具有任何数量的物理处理器或逻辑处理器(即，cpu)的系统1000。

芯片组1150可以可操作地耦接到处理器(即，cpu)1100。芯片组1150是用于处理器(即，cpu)1100与系统1000的其它组件之间的信号的通信路径。系统1000的其它组件可以包括存储器控制器1200、输入/输出(“i/o”)总线1250以及磁盘驱动器控制器1300。根据系统1000的配置，多个不同信号中的任意一个可以通过芯片组1150来传输，并且本领域技术人员将理解，遍及系统1000的信号的路径可以在不改变系统1000的基本特性的情况下被容易地调整。

如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括如上参考图1至图9所讨论的至少一个半导体器件和/或阻变存储装置。因此，存储器控制器1200可以通过芯片组1150来接收从处理器(即，cpu)1100提供的请求。在替代实施例中，存储器控制器1200可以集成到芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上关于图1至图9所讨论的至少一个半导体器件和/或阻变存储装置，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是许多工业标准存储器类型中的任意一种，包括但不限于单列直插存储器模块(“simm”)和双列直插存储器模块(“dimm”)。此外，存储器件1350可以通过储存指令和数据两者来促进外部数据储存器件的安全移除。

芯片组1150还可以耦接到i/o总线1250。i/o总线1250可以用作从芯片组1150到i/o设备1410、1420和1430的信号的通信路径。i/o设备1410、1420和1430可以包括：例如但不限于，鼠标1410、视频显示器1420或键盘1430。i/o总线1250可以采用多种通信协议中的任意一种以与i/o设备1410、1420和1430通信。在一个实施例中，i/o总线1250可以集成到芯片组1150中。

磁盘驱动器控制器1300可以可操作地耦接到芯片组1150。磁盘驱动器控制器1300可以用作芯片组1150与一个内部磁盘驱动器1450或多于一个的内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过储存指令和数据两者来促进外部数据储存器件的断开。磁盘驱动器控制器1300和内部磁盘驱动器1450可以使用实际上任何类型的通信协议(包括：例如但不限于，关于i/o总线1250的上述所有通信协议)来彼此通信或与芯片组1150通信。

重要的是注意到上面关于图10描述的系统1000仅是采用如上关于图1至图9所讨论的半导体器件和/或阻变存储装置的系统1000的一个示例。在替代实施例中，诸如，例如但不限于蜂窝电话或数字照相机的组件可以不同于图10所示的实施例。