本发明涉及显示技术领域，具体而言，本发明涉及一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。
背景技术：
tft(thinfilmtransistor，薄膜晶体管)式显示屏是各类笔记本电脑和台式机上的主流显示设备，该类显示屏上的每个液晶像素点都是由集成在像素点后面的薄膜晶体管来驱动，因此tft式显示屏也是一类有源矩阵液晶显示设备。
随着液晶显示面板的分辨率越来越高，ppi(pixelsperinch，每英寸的像素数目)也越来越高。随着显示技术的进步，栅极驱动电路演化为goa(gatedriveronarray，阵列基板行驱动器)；通常，goa由多个移位寄存单元组成。
传统的移位寄存单元主要包括输入单元、复位单元、上拉节点控制单元、下拉节点控制单元和输出单元等。
然而，本发明的发明人发现，现有的移位寄存单元在接收到时钟信号的下降沿时，无法将输出单元的输出电信号迅速拉低至低电平，从而容易造成输出电信号的tf(falltime，下降时间)过大，输出电信号的下降沿波形较为失真，容易导致充电不足或误输出。
技术实现要素：
本发明针对现有方式的缺点，提出一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置，用以解决现有技术存在tf较大或输出电信号的下降沿波形较为失真的问题。
本发明的实施例根据第一个方面，提供了一种移位寄存单元，包括：输入单元，上拉节点增强单元，输出单元，触发信号输入端，信号输出端，时钟端，第一电平信号端，上拉节点；
所述输入单元，控制端与所述触发信号输入端点电连接，输出端与所述上拉节点和第一上拉节点控制单元的电连接，用于在所述输入单元的控制端接收到第一信号时，向所述上拉节点提供第一信号；
所述输出单元，控制端、输入端、输出端分别与所述上拉节点、时钟端、信息输出端电连接，用于在所述上拉节点的第一信号控制下，将所述时钟端与信号输出端导通；
所述上拉节点增强单元，控制端、输入端、输出端分别与所述时钟端、第一电平信号端、上拉节点电连接，用于接收到所述时钟端的下降沿信号时，将第一电平信号端与所述上拉节点导通，向所述上拉节点提供第一信号。
较佳地，本发明实施例的移位寄存单元，还包括：
第一上拉节点控制单元，一端与所述上拉节点电连接，另一端与所述信号输出端点连接，用于接收到所述输入单元的第一信号或所述上拉节点增强单元的第一信号时，进行充电，向所述上拉节点提供第一信号。
较佳地，本发明实施例的移位寄存单元，还包括：第一下拉节点控制单元、第二下拉节点控制单元、第二电平信号端和下拉节点；
第一下拉节点控制单元，控制端、第一输入端、输出端分别与所述上拉节点、第二电平信号端、所述下拉节点电连接；
第二下拉节点控制单元，控制端、输入端、输出端分别与所述上拉节点、第二电平信号端、所述下拉节点电连接，用于在所述上拉节点的第一信号的控制下，根据第二电平信号端的第二信号向所述下拉节点提供第二信号。
较佳地，本发明实施例的移位寄存单元，还包括：复位单元、复位端和第三电平信号端；
所述复位单元，控制端、输入端、输出端分别与所述复位端、第三电平信号端、所述上拉节点电连接，用于在所述复位端的第一信号的控制下，根据第三电平信号端的第二信号向所述上拉节点提供第二信号。
较佳地，第一下拉节点控制单元，第二输入端与第一电平信号端电连接，用于在所述上拉节点的第二信号的控制下，将第一电平信号端的第一信号导通至所述下拉节点。
较佳地，本发明实施例的移位寄存单元，还包括：第二上拉节点控制单元和下拉单元；
第二上拉节点控制单元，控制端、输入端、输出端分别与所述下拉节点、第二电平信号端、所述上拉节点，用于在所述下拉节点的第一信号控制下，将第二电平信号端的第二信号导通至所述上拉节点，使得所述输出单元关断；
所述下拉单元，控制端、输入端、输出端分别与所述下拉节点、第二电平信号端、所述信号输出端电连接，用于在所述下拉节点的第一信号控制下，将第二电平信号端的第二信号导通至所述信号输出端。
较佳地，上拉节点增强单元，包括：第五至第八晶体管；
第六晶体管，栅极、第一极分别与所述时钟端、第二电平信号端电连接，第二极与第五晶体管的第一极和第七晶体管的栅极电连接；
第五晶体管的栅极和第二极都与第一电平信号端电连接；
第七晶体管，第二极、第一极分别与第一电平信号端、第八晶体管的第二极电连接；
第八晶体管的栅极和第一极都与所述上拉节点电连接。
本发明的实施例根据第二个方面，还提供了一种栅极驱动电路，包括：多组本发明实施例根据第一个方面提供的移位寄存单元。
本发明的实施例根据第三个方面，还提供了一种显示装置，包括：多组本发明实施例根据第一个方面提供的移位寄存单元。
本发明的实施例根据第四个方面，还提供了一种本发明实施例根据第一个方面提供的移位寄存单元的驱动方法，包括：
所述移位寄存单元中的输入单元通过所述输入单元的控制端接收到源自所述移位寄存单元的触发信号输入端的第一信号时，向所述上拉节点提供第一信号；
所述移位寄存单元中的输出单元，通过所述输出单元的控制端接收到所述上拉节点的第一信号时，将所述移位寄存单元中分别与所述输出单元电连接的时钟端和信号输出端导通；
所述移位寄存单元中的上拉节点增强单元，通过所述上拉节点增强单元的控制端接收到所述时钟端的下降沿信号时，将分别与所述上拉节点增强单元电连接的第一电平信号端和所述上拉节点导通，向所述上拉节点提供第一信号。
本发明实施例中，上拉节点增强单元接收到时钟端的下降沿信号时，将第一电平信号端与上拉节点导通，向上拉节点提供第一信号；使得在输出单元的输入端在接收到时钟端的下降沿信号(从高电平跳变为低电平)时，与输出单元的控制端电连接的上拉节点仍然能够维持在第一信号(高电平)，使得输出单元能够保持充分打开的状态，即输出单元的输入端与输出端保持充分的导通，能够将时钟端的下降沿信号(和后续的低电平信号)通过充分打开的输出单元及时充分地输送至信号输出端，从而大大减小信号输出端的输出信号的tf时间，大大降低输出电信号的下降沿的波形失真度，大大提升充电效率，大大降低信号输出端误输出的几率，提升可靠性。
本发明附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的移位寄存单元的一种构建方式的模块结构示意图；
图2为本发明实施例的移位寄存单元的一个实例的电路结构示意图；
图3为现有的移位寄存器的时序示意图；
图4为本发明实施例的移位寄存器的时序示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本发明实施例提供了一种移位寄存单元，该移位寄存单元的一种构建方式的模块结构示意图如图1所示，包括：输入单元，上拉节点增强单元，输出单元，触发信号输入端(input)，信号输出端(output)，时钟端(clk)，第一电平信号端(vgh)，上拉节点(pu)。
输入单元，控制端与触发信号输入端点电连接，输出端与上拉节点和第一上拉节点控制单元的电连接，用于在输入单元的控制端接收到第一信号时，向上拉节点提供第一信号。
输出单元，控制端、输入端、输出端分别与上拉节点、时钟端、信息输出端电连接，用于在上拉节点的第一信号控制下，将时钟端与信号输出端导通；
上拉节点增强单元，控制端、输入端、输出端分别与时钟端、第一电平信号端、上拉节点电连接，用于接收到时钟端的下降沿信号时，将第一电平信号端与上拉节点导通，向上拉节点提供第一信号。进一步，第一信号具体为高电平信号。
可见，本发明实施例中，上拉节点增强单元接收到时钟端的下降沿信号时，将第一电平信号端与上拉节点导通，向上拉节点提供第一信号；使得在输出单元的输入端在接收到时钟端的下降沿信号(从高电平跳变为低电平)时，与输出单元的控制端电连接的上拉节点仍然能够维持在第一信号(高电平)，使得输出单元能够保持充分打开的状态，即输出单元的输入端与输出端保持充分的导通，能够将时钟端的下降沿信号(和后续的低电平信号)通过充分打开的输出单元及时充分地输送至信号输出端，从而大大减小信号输出端的输出信号的tf时间，大大降低输出电信号的下降沿的波形失真度，大大提升充电效率，大大降低信号输出端误输出的几率，提升可靠性。
较佳地，如图1所示，本发明实施例的移位寄存单元，还包括：第一上拉节点控制单元。
第一上拉节点控制单元，一端与上拉节点电连接，另一端与信号输出端点连接，用于接收到输入单元的第一信号或上拉节点增强单元的第一信号时，对本第一上拉节点控制单元进行充电，向上拉节点提供第一信号。
较佳地，如图1所示，本发明实施例的移位寄存单元还包括：第一下拉节点控制单元、第二下拉节点控制单元、第二电平信号端(vgl)和下拉节点(pd)；
第一下拉节点控制单元，控制端、第一输入端、输出端分别与上拉节点、第二电平信号端、下拉节点电连接，用于在上拉节点的第一信号的控制下，断开与下拉节点之间的电路，防止第一信号在此时传输到下拉节点。
第二下拉节点控制单元，控制端、输入端、输出端分别与上拉节点、第二电平信号端、下拉节点电连接，用于在上拉节点的第一信号的控制下，根据第二电平信号端的第二信号向下拉节点提供第二信号。进一步，第二信号具体为低电平信号。
较佳地，如图1所示，本发明实施例的移位寄存单元，还包括：复位单元、复位端(reset)和第三电平信号端(vss)；
复位单元，控制端、输入端、输出端分别与复位端、第三电平信号端、上拉节点电连接，用于在复位端的第一信号的控制下，根据第三电平信号端的第二信号向上拉节点提供第二信号。
较佳地，如图1所示，本发明实施例的第一下拉节点控制单元，第二输入端与第一电平信号端电连接，用于在上拉节点的第二信号的控制下，将第一电平信号端的第一信号导通至下拉节点。
较佳地，如图1所示，本发明实施例的移位寄存单元，还包括：第二上拉节点控制单元和下拉单元。
第二上拉节点控制单元，控制端、输入端、输出端分别与下拉节点、第二电平信号端、上拉节点，用于在下拉节点的第一信号控制下，将第二电平信号端的第二信号导通至上拉节点，使得输出单元关断。
下拉单元，控制端、输入端、输出端分别与下拉节点、第二电平信号端、信号输出端电连接，用于在下拉节点的第一信号控制下，将第二电平信号端的第二信号导通至信号输出端。
图2是本发明实施例的移位寄存单元的一个实例的电路结构示意图。结合图1和如图2所示，发明人将各器件与功能单元做出如下关系归属：
输入单元：晶体管m1；
上拉节点增强单元(图2中用虚线框标识出)：晶体管m5，m6，m7和m8；
输出单元：晶体管m3；
第一上拉节点控制单元：电容c；
第二下拉节点控制单元：晶体管m9，m10和m11；
第二下拉节点控制单元：晶体管m12；
复位单元：晶体管m2；
第二上拉节点控制单元：晶体管m13；
下拉单元：晶体管m4。
触发信号输入端input，信号输出端output，时钟端clk，复位端reset，第一电平信号端vgh，第二电平信号端vgl，第三电平信号端vss，第四电平信号端vdd，上拉节点pu，下拉节点pd。
下面介绍各功能单元中器件之间的电连接关系。
较佳地，如图2所示，本发明实施例的输入单元中的第一晶体管m1的栅极、第二极、第一级分别与触发信号输入端input、第四电平信号端vdd和上拉节点pu电连接，用于在第一晶体管m1的栅极接收到input输入的第一信号时，向上拉节点pu提供第一信号。
较佳地，如图2所示，本发明实施例的第一上拉节点单元中的电容c一端与上拉节点pu电连接，另一端与信号输出端output电连接，初始时output处于第二信号(低电平)状态，通过上拉节点pu接收到第一信号(高电平时)开始充电，使得pu的电平升高至第一信号。
较佳地，如图2所示，本发明实施例的输出单元中的第三晶体管m3，栅极、第二极、第一极分别与上拉节点pu、时钟端clk、信号输出端output电连接，用于在上拉节点pu的第一信号控制下，将时钟端clk与信号输出端output导通，向信号输出端output输出clk的信号。
较佳地，如图2所示，本发明实施例的上拉节点增强单元包括：第五晶体管m5、第六晶体管m6、第七晶体管m7和第八晶体管m8。
第六晶体管m6，栅极、第一极分别与时钟端clk、第二电平信号端vgl电连接，第二极与第五晶体管m5的第一极和第七晶体管m7的栅极电连接。
第五晶体管m5的栅极和第二极都与第一电平信号端vgh电连接。
第七晶体管m7，第二极、第一极分别与第一电平信号端vgh、第八晶体管m8的第二极电连接。
第八晶体管m8的栅极和第一极都与上拉节点pu电连接。
m6用于在clk输出下降沿信号(从高电平跳变至低电平)时，关断。此时，m5将vgh的第一信号导通至m7的栅极，使得m7打开。m7将vgh的第一信号导通至m8的第二极。此时，由于电容c两端的电平还未突变，pu仍为第一信号(高电平)，m8处于导通状态，将vgh的第一信号从第二极导通至与第一极电连接的pu，并对c进行充电，从而将pu维持在第一电平，使得输出单元的m3充分导通，及时充分地将clk的下降沿信号输送至output。
较佳地，如图2所示，本发明实施例的第一下拉节点控制单元包括：第九晶体管m9、第十晶体管m10和第十一晶体管m11。
第十晶体管m10，栅极、第一极、第二极分别与上拉节点pu、第二电平信号端vgl、第十一晶体管m11的栅极电连接。
第九晶体管m9，栅极和第二极都与第一电信号端vgh电连接，第一极与第十一晶体管m11的栅极电连接。
第十一晶体管m11，第二极、第一极分别与第一电信号端vgh、下拉节点pd电连接。
m10用于在上拉节点pu的第一信号的控制下，将vgl的第二信号导通至m11的栅极，使得m11断开，阻止vgh的第一信号导通至pd。
以及，m10在pu的第二信号的控制下断开；此时m9将vgh的第一信号导通至m11的栅极，使得m11导通；m11将vgh的第一信号导通至pd。
较佳地，如图2所示，本发明实施例的第二下拉节点控制单元包括第十二晶体管m12。第十二晶体管m12，栅极、第一级、第二极分别与上拉节点pu、第二电平信号端vgl、下拉节点pd电连接，用于在上拉节点pu的第一信号的控制下，根据第二电平信号端vgl的第二信号向下拉节点pd提供第二信号；以及在pu的第二信号的控制下，断开vgl与pd之间的电通路。
较佳地，如图2所示，本发明实施例的复位单元包括第二晶体管m2。
第二晶体管m2，栅极、输入端、输出端分别与复位端reset、第三电平信号端vss、上拉节点pu电连接，用于在复位端reset的第一信号的控制下，根据第三电平信号端vss的第二信号向上拉节点pu提供第二信号。
较佳地，如图2所示，本发明实施例的第二上拉节点控制单元包括第十三晶体管m13。
第十三晶体管m13，栅极、输入端、输出端分别与下拉节点pd、第二电平信号端vgl、上拉节点pu，用于在下拉节点pd的第一信号控制下，将第二电平信号端vgl的第二信号导通至上拉节点pu，使得输出单元中m3关断。
较佳地，如图2所示，本发明实施例的下拉单元包括第四晶体管m4。
第四晶体管m4，栅极、输入端、输出端分别与下拉节点pd、第二电平信号端vgl、信号输出端output电连接，用于在下拉节点pd的第一信号控制下，将第二电平信号端vgl的第二信号导通至信号输出端output，防止output在复位阶段(下拉阶段)输出噪声信号。
事实上，当本发明实施例的晶体管为nmos时，第一极、第二极分为源极、漏极。
基于同一发明思路，本发明实施例还提供了一种移位寄存单元的驱动方法，包括：
移位寄存单元中的输入单元通过输入单元的控制端接收到源自移位寄存单元的触发信号输入端的第一信号时，向上拉节点提供第一信号；
移位寄存单元中的输出单元，通过输出单元的控制端接收到上拉节点的第一信号时，将移位寄存单元中分别与输出单元电连接的时钟端和信号输出端导通；
移位寄存单元中的上拉节点增强单元，通过上拉节点增强单元的控制端接收到时钟端的下降沿信号时，将分别与上拉节点增强单元电连接的第一电平信号端和上拉节点导通，向上拉节点提供第一信号。
下面结合时序图实例具体介绍本发明实施例的工作原理。
图3为现有的移位寄存器的时序示意图；图4为本发明实施例的移位寄存器的时序示意图。t1为移位寄存器的充电阶段，t2为移位寄存器的输出阶段，t3为移位寄存器输出下降沿信号的阶段，t4为移位寄存器的复位阶段。
如图3所示，现有的移位寄存器中，output的下降沿接近降至vgl的第二信号(低电平)时出现了较为严重的失真，未能及时将output拉至与vgl的第二信号一致。这是因为现有的移位寄存器缺少本发明实施例中的上拉节点增强单元，输出单元中的m3打开不充分造成的。
结合图2和图4所示，在t1阶段，vdd为高电平，input输入高电平，m1打开向pu点提供第一信号(高电平)，并向电容c充电，使得pu点置高达到第一信号(高电平)。
t1阶段，pu达到高电平时，m3开始打开，但因为clk仍输出低电平，因此output仍然保持低电平。m10打开，使得vgl的低电平导致至m11的栅极，使得m11关断，切断vgh的高电平与pd之间的电通路。同时，m12打开，将vgl的低电平导通至pd，使得pd点被置低。
此外，t1阶段，pd点被置低至低电平时，m13被关断，m4被关断。
t2阶段，input变为低电平，pu点保持高电平，m4和m13仍处于关断装备，此时clk输入高电平，m3被充分打开，clk信号从outpu全摆幅输出。
t3阶段，clk信号变成低电平(输出下降沿信号)时，m6关闭，m7打开，由于pu点处于高电位，所以m8也是打开的，所以vgh给pu点充电，所以m3仍然处于充分打开状态，所以output被clk信号迅速拉低。这样就解决了在clk信号变为低电平时造成pu点自举效应消失导致m3打开不充分引起了output下降沿失真的问题。
t4阶段，reset输入高电平，m2打开，将vss的低电平导通至pu，将pu置低至低电平。
t4阶段，当pu变为低电平时，m12关断，切换vgl的低电平与pd之间的电通路；m10关断，使得m9将vgh的高电平导通至m11的栅极，使得m11打开将vgh的高电平导通至pd，将pd置高至高电平。
t4阶段，当pd变为高电平时，m13打开，m13将vgl的低电平导通至pu，将pu置低至低电平使得m3不再向output输出高电平。m4打开，将vgl的低电平导通至output，将output钳制在低电平，防止output输出噪声信号。
基于同一发明思路，本发明实施例还提供了一种栅极驱动电路，包括多组本发明实施例提供的移位寄存单元。
基于同一发明思路，本发明实施例还提供了一种显示装置，包括：多组本发明实施例提供的移位寄存单元。
本技术领域技术人员可以理解，可以用计算机程序指令来实现这些结构图和/或框图和/或流图中的每个框以及这些结构图和/或框图和/或流图中的框的组合。本技术领域技术人员可以理解，可以将这些计算机程序指令提供给通用计算机、专业计算机或其他可编程数据处理方法的处理器来实现，从而通过计算机或其他可编程数据处理方法的处理器来执行本发明公开的结构图和/或框图和/或流图的框或多个框中指定的方案。
本技术领域技术人员可以理解，本发明中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本发明中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本发明中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。