专利名称：半导体存储装置的制作方法
技术领域：
本发明与带位线均衡电路的半导体的存储装置有关。这种位线均衡电路有一对位线，且在读出来自存储单元的数据之前使一对位线各自充电到指定的电位的同时，使两个位线设定为相同的电位。
在动态随机存取存储器(DRAM)中，在读出来来自存储单元的数据之前，一般要进行均衡化操作，在使一对位线充电到指定电位的同时，把两个位线的电位设定为同一电位。这种均衡化操作，通常用位线均衡电路进行，位线均衡电位用N沟MOS晶体管构成。
图1的电路图示出了现有的DRAM中位线均衡电路(以下，简称之为均衡电路)周边的构成。在一对位线BL和BL之间，连接有由3个N沟MOS晶体管11，12，13组成的位线均衡电路14。两个位线上，还连接有用于进行数据检出的读出放大器15。
在均衡电路14中，由均衡控制信号ΦEQL使两个MOS晶体管11和12变为导通状态，而用预充电电位VBL给两条位线BL和BL预充电。同时，MOS晶体管13被均衡控制信号使之变成导通状态，使位线BL和BL之间短路，两条位线电位被设定为同一电位。在用上述均衡电路14设定位线电位之后，在读出来自没有图示出来的存储单元的存储数据时，用读出放大器电路15放大产生于位线BL和BL之间的电位差，并进行数据检出。
可是，在现有技术中是把与外加电源电压具有相同电平的信号，或者通过众所周知的自举电路使之暂时上升到大于外加电源电压的信号，用作供上述均衡电路14的均衡控制信号ΦEQL的。之所以用自举电路使电压上升的理由，是因为如果信号ΦEQL的电压不充分高的话，则将在N沟MOS晶体管11，12，13的源漏之间产生电位差，从而将产生不能把位线电位设定为指定的预充电电位VBL的危险。
图2的电路图给出了和上述情况不同的现有的DRAM中均衡电路外围的构成。这种DRAM被称之为所谓的共享读出放大器方式，它使两组位线对BL1和BL1、BL2和BL2共享读出放大器15。在这种方式的DRAM中，在两组位线对和读出放大器15之间设有开关电路18a和18b，用以切断位线对和读出放大器电路。上述开关电路18a和18b，各由两个NS沟MOS晶体管19、20构成，而两个MOS晶体管19、20用开关控制信号ΦT1和ΦT2进行门控。上述各个位线对上各连接有和图1的情况下结构相同的均衡电路14a和14b，这两上均衡电路14a和14b，这两上均衡电路14a和14b由均衡控制信号ΦEQL1和ΦEQL2进行控制。
上述开关电路18a和18b，在用读出放大器电路15放大分别产生于两组位线对之间的电位差并检出数据时，选择性地进行动作。在放大产生于位线对BL1和BL1之间的电位差时，开关电路18a中的两个MOS晶体管19、20，用开关控制信号ΦT1使之处于导通状态，当放大产生于位线对BL2和BL2之间的电位差时，由开关控制信ΦT2使开关电路18b中的两个MOS晶体管19和20变成导通状态。
在图2的DRAM的情况下，信号ΦT1和ΦT2和信号ΦEQL1、ΦEQL2一样，也使用了和外加电源电压相同的信号或者使用了用众所周知的自举电路暂时使之上升到大于外加电源电压的信号。其理由是，如果使开关电路18a、18b内的MOS晶体管19和20应处于导通状态时，信号ΦT1和ΦT2尚未变成足够高的电压，则在MOS晶体管19、20的源漏之间将产生电位差，会引起读出容限的降低。为了防止这种现象的产生，和信号ΦEQL1、ΦEQL2的情况时一样，常常采用用自举电路使信号ΦT1、ΦT2的电压暂时上升的方法。
此外，在DRAM等等的半导体存储装置中，有时使用产生和外加电源电压不同的内部电压的内部电压产生电路。而且，人们还提出了把充电泵源电路用作这种内部电压产生电路并使之产生恒定的升压电压的提案。但是，在把使用了充电泵源电路的升压电压用作内部电压的时候，为了吸收动作时的电位变动，就必须在内部电压产生电路的输出端接上非常大的电容。
本发明是考虑了上述这种情况而提出的，其目的是提供一种半导体存储装置，它的位线的均衡动作或在进行位线与读出放大器电路之间的连接控制之际的定时控制简单，且可进行高速动作，而且，可以和现有的存储装置一样把位线电位设定于指定的预充电电位，或者说，不会引起读出容限的下降。
根据本发明，可以提供具有电压升压电路的半导体存储装置，该电压升压电路由供给外部电源电压的电源引线端子、恒定地产生和上述电源引线端子所提供的外部电源电压不同的升压电压的内部升压电压产生单元、第1和第2条位线、以及位线电位设定单元等构成。其中，位线电位设定单元把上述内部升压电压产生单元产生的升压电压供给作为一方的电平的控制信号，并以此控制信号为基准把上述第1和第2条位线充电到指定的电位的同时把两条位线设定为等电位。
根据本发明的另一个方面，可以提供具有电压升压电路的半导体存储装置，该电压升压电路由供给外部电源电压的电源引线端子、恒定地产生和上述电源引线端子所供给的外部电源电压不同的升压电压的内部升压电压产生单元、第1和第2位线、以及位线电位设定单元、电平变换单元等构成。其中，位线电位设定单元把上述第1和第2条位线充电到指定的电位，同时使两条位线设定为等电位，电平变换单元供给用于控制上述位线电位设定单元的控制信号，并对此控制信号进行电平变换、使之把用内部升压电压产生单元所产生的升压电压作为一方的电平的信号供给上述位线电位设定单元。
根据本发明的再一个方面，可以提供具有电压升压电路的半导体存储装置，该电压升压电路由供给外部电源电压的电源引线端子、内部升压电压产生单元、两组位线对、读出放大器、第一位线电位设定单元、第二位线电位设定单元、第一开关单元以及第二开关单元构成。其中，内部升压电压产生单元恒定地产生与上述电源引线端子所提供的外部电源电压不同的升压电压;读出放大器连接到上述两组位线对上并放大各位线对间产生的电位差;第一位线电位设定单元连接到上述两组位线对中的一组位线对上，并根据把用上述内部升压电压产生单元所产生的升压电压作为电平的第1控制信号把该位线对的两条位线充电到指定电平，同时把位线对设定为等电位;第二位线电位设定单元连接到上述两组位线对中的另一组位线对上，并根据把用上述内部升压电压产生单元所产生的升压电压作为一种电平的第2控制信号把该位线对的两条位线充电到指定电平，同时把位线对设定为等电位;第一开关单元设置在上述两组位线对中的一组位线对和上述读出放大器之间，并根据把用上述内部升压电压产生单元所产生的升压电压作为一种电平的第3控制信号使该位线对与读出放大器电连接或断开;第二开关单元设置在上述两组位线对中另一组位线对与上述读出放大器之间，并根据把用上述内部升压电压产生单元所产生的升压电压作为其中一电平的第4控制信号使该位线对与读出放大器电连接或断开。
图1的电路图给出了现有的DRAM的部分的结构。
图2的电路图给出了现有的共享读出放大器式DRAM的部分的构成。
图3的电路图给出了本发明的第1实施例所涉及的DRAM的部分构成。
图4的方框图给出了在图3的DRAM中使用的内部升压电压产生电路的具体构成。
图5的电路图给出了图4的内部升压电压产生电路中的基准电压产生电路、电压变换电路及电压比较电路的详细构成情况。
图6的电路图给出了图4的内部升压电压产生电路中的升压电路的详细的构成。
图7的电路图给出了在图3的DRAM中所使用的电平变换电路的详细的构成。
图8A的电路图给出了图3的内部升压电压产生电路中的基准电压产生电路的另一种详细构成。
图8B的电路图给出了图3的内部升压电压产生电路中的基准电压产生电路的另外一种详细构成。
图8C的电路图给出了图3的内部升压电压产生电路中的基准电压产生电路的另外一种详细构成。
图8D的电路图给出了图3的内部升压电压产生电路中的基准电压产生电路的另外一种详细构成。
图9的电路图给出了本发明的第2实施例所涉及的DRAM的部分构成。
图10的电路图给出了本发明的第3实施例所涉及的共享读出放大器式DRAM的部分构成。
图11的电路图给出了本发明的第4实施例所涉及的DRAM的部分构成。
图12的定时图给出了图11的DRAM的一个动作示例。
图13的电路图给出了图11的DRAM所使用的字线选择电路的具体的构成。
图14给出了图11的DRAM中的各个电路在半导体基板上的排列状态。
图15的示例图给出了来自图14的电平变换电路的输出信号的供给状态。
图16是图15的信号的定时图。
下边，参照附图用实施例说明本发明。图3是给出将本发明实施于DRAM时，均衡电路外围构成的电路图。另外，这个DRAM形成于半导体基板上，和图1的现有技术示例相对应的地方用相同的符号来进行说明。在一对位线BL、BL之间连接有由三个N沟MOS晶体管11，12，13构成的均衡电路14。上述MOS晶体管11的源漏两端被插入到一根位线BL和供给用于进行预充电的电位VBL的节点之间。上述MOS晶体管12的源漏两端被插入到另一根位线BL和上述电位VBL的节点之间。而MOS晶体管13的源漏两端被插入到一根位线BL和另一根位线BL之间。此外，在上述三个MOS晶体管11，12和13的栅极上，供有均衡控制信号ΦEQL。
上述位线BL和BL上，分别连接有未图示出来的存储单元和伪存储单元。在读出数据时，这些存储单元和伪存储单元由没有图示出来的字线及伪字线进行选择，与被选存储单元及伪字线的存储数据相应的电位，就被读出到位线BL及BL上。此外，上述伪存储单元和伪字线并不是非要设置不可，也有不设置的时候。
在上述两条位线上，在数据读出之后，连接有读出放大器电路15，这个电路放大上述位线BL和BL之间产生的电位差并检出数据。
上述均衡控制信号ΦEQL从电平变换电路16输出。内部升压电压产生电路17是恒定地产生比电源引线端子10所供给的外加电源电压VCC还高的升压电压Vint的电路，升压电压Vint供给到电平变换电路16。上述电平变换电路16，通过把高电平电压等于或低于外加电源电压VCC值的输入控制信号ΦEQL′，变换成为升压电压Vint的办法，就产生了上述均衡控制信号ΦEQL。这样，由电平变换电路16输出的均衡控制信号ΦEQL的高电平电压就将变成和上述升压电压Vint等值的高压，而低电平电压将变成和变换前的信号ΦEQL′相同的接地电位。
在均衡电路14中，用上述均衡控制信号ΦEQL使三个MOS晶体管11，12和13变成导通状态，通过用于预充电的电位VBL给两条位线BL和BL预充电，且用短路位线BL和BL的办法设定两位线电位为等电位。这时，由于均衡控制信号ΦEQL的电压比外加电压VCC高得多，故在MOS晶体管11，12，13各个源漏极之间就不再产生产生电位差了。结果是得以把位线电位设定为指定的预充电位VBL。这时，像现有的那种应用自举电路使信号的电压暂时上升时复杂的定时控制等都不再需要了。
由上述均衡电路14进行的均衡动作结束之后，通过上述字线和伪字线选择存储单元和伪存储单元，相应于被选存储单元和伪存储单元的存储数据的电位被读出到位线BL和BL上。之后，用读出放大器电路15放大产生于位线BL和BL之间的电位差并检出数据。
图4是一个方框图，它给出了恒定的产生比外加电源电压VCC还高的升压电压Vint的上述内部升压电压产生电路17的具体的构成。这个内部升压电压产生电路17，由基准电压产生电路21、升压电路22、电压变换电路23及电压比较电路24构成。
基准电压产生电路21，用外加电源电压VCC来产生恒定值的基准电压BL1。升压电路22产生比外加电源电压VCC还高的被升压了的电压Vint。电压变换电路23由用升压电路22所产生的升压电压Vint来产生比它的电平要低的电压Φ3。电压比较电路24把基准电压产生电路所产生的基准电压Φ1与用电压变换电路进行了变换的电压Φ2进行比较，并产生与其大小关系相应的控制信号Φ3。这个控制信号Φ3供给升压电路22，作为用于控制升压动作的控制信号。
在用这种结构形成的内部升压电压产生电路中，用由升压电路22、电压变换电路23及电压比较电路24所构成的闭环进行控制，以使得升压电路22所输出的升压电压Vint变成为与基准电压成比例的恒定值。
接下来，说明上述内部升压电压产生电路17中的各个电路的详细构成。图5给出了内部升压电压产生电路17中的基准电压产生电路21、电压变换电路23和电压比较电路24各自的详细构成。
基准电压产生电路21是一个产生对外加电源电压VCC的电压依赖性小而且温度依赖性小的电压的电路，可以把它考虑为各种形式的电路，例如，应用了双极性晶体管的能带间隙标准电路和应用没有进行沟道离子注入的MOS晶体管产生大体恒定的电压的电路等等。示于图5的电路应用了能带间隙标准电路。图5所示的基准电压产生电路21由恒流源31、3个npn型双极晶体管32、33和34以及三个电阻35、36和37构成，通过使具有负温度系数的双极晶体管的发射极基极间电压V1与利用相应于流向双极晶体管的发射电流的电流密度使V1的温度系数发生变化而形成的、具有正温度系数的电阻35上的压降V2相加，就可以得到与温度无关的、稳定的基准电压Φ1。
电压变换电路23由串联插入在升压电压Vint的节点和接地电位的节点之间的、用于进行电压分压的两个电阻38和39构成，由此可以得到相应于这两个电阻38和39的电阻比值的分压电压Φ2。
电压比较电路24是由两个P沟MOS晶体管41、42和两个N沟MOS晶体管43、44构成的人所共知的电路，从MOS晶体管42和42相连的节点输出信号Φ3，信号Φ3与送到N沟MOS晶体管43、44的各个栅极上的上述电压Φ1和Φ2的大小关系相对应。
图6给出了上述升压电路22的详细构成。升压电路有各种的形式，这里作为一个例子，给出了充电泵源式升压电路。这种充电泵源式升压电路由时钟振荡器51，缓冲电路52和充电泵源电路53构成。在本例中，作为时钟振荡器51是最简单的情况，应用了五级环形振荡器。即，把分别由P沟MOS晶体管与N沟MOS晶体管构成的五个CMOS倒相器61，62，63，64和65多级相连，并把最后一级倒相器65的输出反馈到第一级倒相器61上去。而且，在第一级倒相器61中的N沟MOS晶体管的源极和接地电位节点之间，插入了N沟MOS晶体管66的源漏两端，N沟MOS晶体管的栅极上供有上述电压比较电路24的输出信号Φ3。此外，第二级倒相器62内的P沟和N沟MOS晶体管的栅极共用节点和外加电源电压VCC的节点之间，插入了把上述信号Φ3供给到栅极上去的P沟MOS晶体管67的源漏两端。
上述时钟振荡器的任何一级，比如说第三级的倒相器63的输出被送到缓冲电路52上去。此缓冲电路52由串联相接的两个倒相器68、69构成，其输出送往充电泵源电路53。充电泵源电路53是应用了电容70和两个二极管71、72的众所周知的电路。此外，有时候不用上述两个二极管71和72，代之以连接成二极管的MOS晶体管。
在用这样的结构形成的升压电路中，当来自于电压比较电路24的输出信号Φ3为“L”电平时，连接到图6中的时钟振荡器51内第一级倒相器61上去的N沟MOS晶体管66为断开状态，由于没有电流流向该倒相器61，故时钟振荡器51不产生振荡。这时，连接到第二级倒相器62上的P沟MOS晶体管67变成导通状态，该第二级倒相器62的输入信号的初始值被设定为“H”电平。
接着，当信号Φ3变成“H”电平时，时钟振荡器51就开始工作。即当信号Φ3变为“H”电平，连接到第一级倒相器61上的N沟MOS晶体管66变成导通状态时，该倒相器61就变得可以工作了。这时，由于第二级倒相器62的输入信号事先设定为“H”电平，而最后一级倒相器65的输出信号被设定为“H”电平，故通过倒相器66的动作，将最后一级倒相器65的输出信号倒相并送往第二级倒相器62。此时，用于设定上述初始值的P沟MOS晶体管67已变成关态，故对第二级倒相器62的输入信号将依次反转，产生振荡动作。这样一来，上述MOS晶体管66就起到了控制振荡动作的开关的作用，而MOS晶体管67则起着在停止振荡时赋予各倒相器初始值的开关的作用。此外，上述MOS晶体管67并不一定非要不可，这个MOS晶体管67也可以省掉。
缓冲器电路52是为了供给足够的电流而设置的，这种电流用于用时钟振荡器51得到的振荡信号驱动充电泵源电路53内的电容70。
此外，在充电泵源电路53中，二级管71所起的作用是当来自缓冲电路52的输出信号从“H”(VCC)电平向低电平“L”(接地)下降时，使正电荷从外加电源电压VCC的节点流向电容70，反之，当来自缓冲电路52的输出信号由“L”电平向“H”电平上升时，阻止电荷的流动。同样，二级管72起的作用是当来自缓冲电路52的输出信号从“H”电平向“L”电平下降时，阻止来自于Vint的电荷的流动，反之，当来自缓冲电路52的输出信号由“L”电平向“H”电平上升时，使正电荷流向Vint一侧。因而，正电荷从VCC流向Vint，Vint变得比VCC还高。
示于图6的充电泵源电路是最单纯的例子，也可以应用其他结构的充电泵源电路使之产生被升压的电压。例如，也可以使用两相时钟信号进行控制的那种电路。
图7给出了上述图3内的电平变换电路16的详细构成。该电平变换电路把上述升压电压Vint用作电源电压，分别以两个P沟MOS晶体管81、82和N沟MOS晶体管83、84形成的差分放大器来构成。这样一来，当把电平变换前的控制信号ΦEQL′及其倒相信号ΦEQL′送往N沟MOS晶体管83、84的栅极时，使高电平一侧的电压向升压电压Vint进行电平移位的信号ΦEQL就从MOS晶体管82、84的连接节点上输出。
图8A-8D分别给出了和上述基准电压产生电路21的图5不同的详细电路构成。图8A的电路由电阻91和串联相接的n个二极管92、92……构成。在此电路中，电压ψ1的值可以用各个二极管的正向电压VF的n倍的电压和等效导通状态电阻值来决。图8B的电路是接成二极管的P沟MOS晶体管93分别置换图8A的各个二极管92的电路，在这种情况下，电压Φ1的值，可以用n倍的MOS晶体管93的阈值电压Vth以及各个等效的导通状态电阻值来规定。图8C的电路是把图8B的电阻91用P沟晶体管94、93分别用N沟MOS晶体管95、96置换了的电路。就如这些所表明的那样，可以把各种各样的电路构成用作基准电压产生电路21。另外，也可以采用把用基准电压产生电路21所产生的电压Φ1，用电阻分压等等的电压变换方法再次进行电压变换后的电压用作基准电压的电路。这也可以同样地应用于上述电压变换电路23的情况。
而且，在用上述图3电路中的均衡电路14给位线预充电时，均衡电路14中的MOS晶体管11，12，13的栅极电容就连接到了信号ΦEQL上。这些栅极电容具有抑制信号ΦEQL的电位变动的作用。这使得人们可以减少为了抑制信号ΦEQL的电位变动必须在上述充电泵源电路53的输出引线端上用别的办法设置的电容，因而，可以谋求芯片尺寸的缩小化。
图9画出了用本发明的第二实施例制成的DRAM。这一实施例的DRAM和上述图3的实施例的DRAM的不同之点是均衡电路14仅由两个N沟MOS晶体管11和12构成，省掉了N沟MOS晶体管13。在这种构成的均衡电路14中，用均衡控制信号ΦEQL使两个MOS晶体管11和12变为导通状态，由用于预充电的电位VBL给两条位线BL和BL预充电，而且用两个MOS晶体管11和12将各条位线设定为等电位。就是说，在本实施例中，使MOS晶体管11和12同时具有预充电功能和均衡功能。而且，即便是在本实施例的情况下，由于均衡控制信号ΦEQL的电压值也可以升高到比外加电源电压足够高，故在MOS晶体管11、12各自的源漏之间不再产生电位差，使得可以将位线电位设定为指定的预充电电位VBL。
应用这一实施例，和图3的实施例的情况相比较可以削减均衡电路14中一个MOS晶体管，可以谋求在集成化之际的芯片尺寸缩小化。
图10画出了本发明的第3实施例。在本实施例中，是把本发明实施于上述图2所画出的那种共用读出放大器方式的DRAM里去，图10图示出了其均衡电路周边的构成。此外，在与上述图2相对应的地方使用了相同的符号，故省去其说明。在本实施例的DRAM中所使用的均衡控制信号ΦEQL1、ΦEQL2及开关控制信号ΦT1和ΦT2，分别用电平变换电路16a，16b，16c和16d来产生。这些电平变换电路16a、16b、16c、16d上，分别供以升压电压Vint，这个Vint用具有和上述图4同样的电路构成的内部升压电压产生电路17恒定地产生，它比外加电源电压VCC还高。
上述各个电平变换电路16a、16b、16c和16d，通过把其高电平电压具有和外加电源电压VCC相同电平的信号ΦEQ1′、ΦEQL2′以及ΦT1′、ΦT2′变换为上述升压电压Vint，产生上述均衡控制信号ΦEQL1、ΦEQL2以及开关控制信号ΦT1和ΦT2。
在本实施例的DRAM中，和图3的实施例一样，在用均衡电路14a、14b给位线对预充电期间，可以把位线电位设定于指定的预充电电位，并且，不再需要应用现有技术的那种自举电路使信号电压暂时上升时的那种复杂的定时控制。而且，在本实施例的DRAM中，把升压电压Vint用作开关控制信号Φ-T1和ΦT2，所以当把开关电路18a、18b中的MOS晶体管置为导通状态并用读出放大器进行检出时，可以消除两个MOS晶体管19、20的源漏间的电位差，得以防止读出容限的降低。而且，不再需要应用现有的那种自举电路使信号电压暂时上升时的那种复杂的定时控制。
再有，在此图10的DRAM中，说明的是用电平变换电路产生均衡控制信号ΦEQL1和ΦEQL2以及开关控制信号ΦT1和ΦT2这两者时的情况，但也可以用电平变换电路产生均衡控制信号ΦEQL1、ΦEQL2和开关控制信号ΦT1、ΦT2的任何一方。
图11画出了本发明第4实施例的DRAM。这个DRAM也形成于半导体基板上，在与图3的实施例相对应的地方使用了相同的符号进行说明。在一对位线BL和BL之间，分别连接有用均衡控制信号ΦEQL进行控制的由三个N沟MOS晶体管11、12、13组成的均衡电路14。存储单元MC分别连接到上述位线BL和BL上。上述各个存储单元MC由用于进行选择的晶体管T和用于电荷存贮的电容C组成，当从各个存储单元MC读出数据时，由字线WL的信号进行选择，相应于被选存储单元MC的电容C上所存储的电荷的电位被读出到位线BL或者BL上，并通过用读出放大器电路15放大位线BL和BL之间的电位差以检出数据。
上述均衡控制信号ΦEQL从电平变换电路16输出。该电平变换电路16上加有用内部升压电压产生电路17恒定地产生的、比外加电源电压VCC还高的升压Vint，电平变换电路16通过把其高电平电压与外加电源电压相同或较低的信号ΦEQL′变换为上升压电压Vint产生上述均衡控制信号ΦEQL。因而，从电平变换电路16输出的均衡控制信号ΦEQL的高电平电压变成了与上述升压电压Vint同样高的值，而低电平电压变成了与变换前的信号ΦEQL′相同的接地电位。
字线选择电路19是根据低位地址信号选择上述各条字线WL的电路，由前置译码器(pre-decoder)19a，低位地址译码器(low decoder)19b和字线驱动器19C构成。该字线选择电路19上也可加有用上述内部升压电压产生电路17所产生的升压电压Vint，由此字线选择电路19供给字线WL的信号的高电平电压被变成了上述升压电压Vint。
在用这种结构形式的DRAM中，如图12的定时图所示，在读出来自于存储单元MC的数据之前，均衡控制信号ΦEQL被置成高电平，一对位线BL、BL用均衡电路14进行预充电、且位线BL和BL之间被短路，两条位线的电位被设定为电位VBL。此时，均衡控制信号ΦEQL的电压，已用电平变换电路16进行电平移位变为比外加电源电压VCC足够高的升压电压Vint，所以，均衡电路14内的MOS晶体管11、12、13各自的源漏之间不产生电位差，得以把位线电位设定为指定的预充电电位VBL。
另一方面，在位线的均衡动作结束后的数据读出期间，如图12的定时图所给出的那样。根据低位地址信号用字线选择电路19选择驱动任一字线WL。这时，加在该被选字线WL上的信号的高电平电压变得与用内部升压电压产生电路17所产生的升压电压Vint相等。为此，被选存储单元MC中用于进行选择的晶体管T变成充分导通状态，可以谋求缩短从电容C读出电荷的时间。
在图11的实施例中，用内部升压电压产生电路17所产生的升压Vint，就这样地为用于进行位线均衡化的电平变换电路16和用于进行字线选择的字线选择电路19所共享。如图12所示，由于驱动字线WL期间(WL为高平的期间)与位线均衡化期间(ΦEQL为高电平的期间)并不相互重迭，所以上述两个电路16和19可以共用一个内部升压电压产生电路17。
图13分别给出了上述图11的DRAM所使用的字线选择电路19中的前置译码器19a、低位地址译码器19b和字线驱动器19c的详细结构。前置译码器19a由把VCC系统的预充电控制信号PRE的高电平一侧电压电平移位到上述升压电压Vint的电平移位电路(L.S)111。在电平移位电路111的输出端对预充电节点112进行预充电控制的P沟MOS晶体管113、根据低位地址信号的部分信号决定是否使预充电节点112放电的串联连接的用于进行译码的多个N沟晶体管114，以及使上述预充电节点112的信号倒相的CMOS倒相器115构成。此外，字线驱动器19C由连接上述前置译码器19a的输出和接地电位节点之间的、被提供上述低位地址译码器19b的输出的CMOS倒相器131构成。
低位地址译码器19b由把Vcc系统的预充电控制信号PRE的高电平一侧的电压电平移位到上述升压电压Vint的电平移位电路(L.S)121、在电平移位电路121的输出对预充电节点122进行预充电控制的P沟MOS晶体管123、根据低位地址信号的部分信号决定是否对预充电节点122进行放电的串联连接的用于进行译码的多个N沟晶体管124，以及使上述预充电节点122的信号倒相的CMOS晶体管125构成。此外，字线驱动器19c由连接在上述前置译码器19a的输出和接地电位节点之间的、被提供上述低位地址译码器19b的输出的CMOS倒相器131构成。
在如此构成的字线选择电路19中，当连接到前置译码器19a上的部分低位地址信号的逻辑成立时，上述升压电压Vint从该前置译码器19a输出，而当连接到低位地址译码器19b上的部分低位地址信号的逻辑成立时，中间介以字线驱动器19c、把上述升压电压Vint供给对应的字线WL上，选择上述存储单元MC。
图14给出了示于上述图11的DRAM中的各个电路在半导体基板上的排列状态。在此DRAM中，把由上述用于进行选择的晶体管和电容组成的多数个存储单元，分割设置成多个存储单元阵列(CA)150。这些多个存储单元阵列150排列成一列，在各个存储单元阵列150的两侧分别相邻接起来设有上述均衡电路14a、14b以及开关电路18a、18b。在上述各存储单元阵列150相互之间各自配置有上述读出放大器电路(SA)15。另外，含有传送上述升压电压Vint的布线151a和传送低位地址信号的多条布线151b的布线群151要这样配置使之沿着上述存储单元阵列150、读出放大器电路15、均衡电路14a、14b及开关电路18a、18b的排列方向相互平行地排成一排。在上述存储单元阵列150、读出放大器电路15、均衡电路14a和14b以及开关电路18a、18b与上述布线群151之间，排成一排地排列着含有上述电平变换电路16a-16c的电平变换电路153和上述字线选择电路19。
在图14的DRAM中，就像这样地与含有传送升压电压Vint的布线151a的布线群151相邻接配置有多个存储单元阵列150、电平变换电路153以及字线选择电路19。这些各个电路内的P沟MOS晶体管的源电极上加有上述升压电压Vint。因而，为了不使正向电流在由这些P沟MOS晶体管的源极与反向栅所构成的PN结之间流动，就必须在N阱上也加上升压电压Vint。在图14这样的排列状态的DRAM中、由于存储单元阵列150、电平变换电路153以及字线选择电路19与布线群151相邻接而配置着，所以，这些各个电路内的P沟MOS晶体管的N阱可以共用化，并给共用的N阱加上上述升压电压Vint，和分割开来设置N阱的情况相比较，这样做可以缩小芯片尺寸。再有，在如图14的这种配置状态的DRAM中，来自一个电平变换电路153的输出信号ΦEQL1、ΦEQL2、ΦT1、ΦT2的供给状态的一个例子、示于图15，而信号ΦEQL1、ΦEQL2、ΦT1、ΦT2的定时图示于图16。
如以上说明的那样，应用本发明，可以提供这样的半导体存储装置位线的均衡动作或者当进行在位线与读出放大器电路之间的连接控制时的定时控制是简单的，且可进行高速动作，而且和现有技术的半导体存储装置一样，可以把位线电位设定为指定的预充电电位，或者说不会引起读出容限的降低。
权利要求
1.具有电压升压电路的半导体存储装置，它包括供给外加电源电压的电源引线端子(10)；恒定地产生与上述电源引线端子所提供的外部电源电压(VCC)不同的升压电压(Vint)的内部升压电压产生单元(17)；第1和第2位线(BL，BL)；以及位线电位设定单元(14)，它供给把用上述内部升压电压产生单元产生的升压电压作为一种电平的控制信号(ΦEQL)，并根据此控制信号把第1和第2位线充电到指定电位，同时，把两条位线设定为等电位。
2.如权利要求1的半导体存储装置，其特征是在用上述位线电位设定单元(14)把上述第1和第2位线充电到指定电位的期间，使上述控制信号(ΦEQL)的电平等于用上述内部升压电压产生单元(17)所产生的升压电压(Vint)。
3.如权利要求1的半导体存储装置，其特征是上述位线电位设定单元(14)具有第1MOS晶体管(11)，其源漏两端被插入到供给用于位线充电的电位的节点和上述第1位线之间，并把上述控制信号(ΦEQL)供给栅极;第2MOS晶体管(12)，其源漏两端被插入到供给用于位线充电的电位的节点和上述第2位线之间，并把上述控制信号(ΦEQL)供给栅极;第3MOS晶体管(13)，其源漏两端被插入到上述第1位线和第2位线这间，并把上述控制信号(ΦEQL)供给栅极。
4.如权利要求3的半导体存储装置，其特征是上述第1、第2和第3MOS晶体管(11-13)为同一极性。
5.如权利要求1的半导体存储装置，其特征是上述位线电位设定单元(14)具有第1MOS晶体管(11)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第1位线之间，并把上述控制信号(ΦEQL)供给栅极;以及第2MOS晶体管(12)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第2位线之间，并把上述控制信号(ΦEQL)供给栅极。
6.如权利要求5的半导体存储装置，其特征是上述第1和第2MOS晶体管(11，12)为同一极性。
7.如权利要求1的半导体存储装置，其特征是上述内部升压电压产生单元(17)具有基准电压产生单元(21)，用于产生基准电压(Φ1);升压单元(22)，用于把上述电源电压引线端子(10)供给的电压(VCC)升压以产生升压电压(Vint)，同时，根据控制信号(Φ3)控制升压动作;以及电压变换单元(23)，用于把上述升压电压(Vint)变换成比之还低的电压(Φ2);以及电压比较单元(24)，它把上述基准电压(Φ1)与用上述电压变换单元进行了变换的电压(Φ2)进行比较，并产生与其大小关系相对应的信号，将之作为上述控制信号(Φ3)供给上述升压单元。
8.带有电压升压电路的半导体存储装置，它包括供给外加电源电压(VCC)的电源引线端子(10);恒定地产生与上述电源引线端子(10)所供给的外加电源电压(VCC)不同的升压电压(Vint)的内部升压电压产生单元(17);第1和第2位线(BL，BL);把上述第1和第2位线充电到指定电位的同时，把两条位线设定为等电位的位线电位设定单元(14);以及电平变换单元(16)，它供给用于控制上述位线电位设定单元的控制信号(ΦEQL′)，并把此控制信号变换成把用上述内部升压电压产生单元所产生的升压电压作为一种电平的信号(ΦEQL)供给上述位线电位设定单元。
9.如权利要求8的半导体存储装置，其特征是上述位线电位设定单元(14)具有第1MOS晶体管(11)，它的源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第一位线之间，并把上述控制信号(ΦEQL)供给栅极;以及第2MOS晶体管(12)，它的源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第2位线之间，并把上述控制信号(ΦEQL)供给栅极;第3MOS晶体管(13)，它的源漏两端被插入到上述第1位线和第2位线之间，并把上述控制信号(ΦEQL)供给栅极。
10.如权利要求9的半导体存储装置，其特征是上述第1、第2和第3MOS晶体管(11-13)为同一极性。
11.如权利要求8的半导体存储装置，其特点是上述位线电位设定单元(14)，具有第1MOS晶体管(11)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第1位线之间，并把上述控制信号(ΦEQL)供给栅极;以及第2MOS晶体管(12)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第2位线之间，并把上述控制信号(ΦEQL)供给栅极。
12.如权利要求11的半导体存储装置，其特点是上述第1和第2MOS晶体管(11，12)为同一极性。
13.如权利要求8的半导体存储装置，其特点是上述内部升压电压产生单元(17)具有基准电压产生单元(21)，用于产生基准电压(Φ1);升压电压单元(22)，用于在把上述电源电压引线端子(10)所提供的电压(VCC)进行升压以产生升压电压(Vint)的同时，根据控制信号(Φ3)来控制其升压动作;电压变换单元(23)，用于把上述升压电压(Vint)变换成电平比之还低的电压(Φ2);以及电压比较单元(24)，用于把上述基准电压(Φ1)与用上述电压变换单元进行了变换的电压(Φ2)进行比较，产生与其大小关系相应的信号，并使之作为上述控制信号(Φ3)供给上述升压单元。
14.带有电压升压电路的半导体存储装置，它具有供给外加电源电压(VCC)的电源引线端子(10);内部升压电压产生单元(17)，它恒定地产生与上述电源引线端子(10)所供给的外加电源电压(VCC)不同的升压电压(Vint);两组位线对(BL1，BL1，BL2，BL2);读出放大器(15)，它连接到上述两组位线对上并放大产生于各位线对之间的电位差;第一位线电位设定单元(14a)，它连接到上述两组位线对中的一组位线对上，并根据把用上述内部升压电压产生单元(17)所产生的升压电压(Vint)作为一种电平的第1控制信号(ΦEQL1)，把该位线对的两条位线充电到指定电位(VBL)的同时，将位线对设定为等电位;第二位线电位设定单元(14b)，连接到上述两组位线对中的另一组位线对上，并根据把用上述内部升压电压产生单元(17)所产生的升压电压(Vint)作为一种电平的第2控制信号(ΦEQL2)，将该位线对的两条位线充电到指定位(VBL)，同时将位线对设定为等电位;第一开关单元(18a)，设置于上述两组位线对中的一组位线对(BL1，BL1)和上述读出放大器(15)之间，并根据把用上述内部升压电压产生单元(17)所产生的升压电压(Vint)作为一种电平的第3控制信号(ΦT1)，把该位线对与读出放大器之间进行电连通或断开;以及第二开关单元(18b)，设置于上述两组位线对中的另外一组位线对(BL2，BL2)和上述读出放大器(15)之间，并根据把用上述内部升压电压产生单元(17)所产生的升压电压(Vint)作为一种电平的第4控制信号(ΦT2)，在该位线对和读出放大器之间进行电连通或断开。
15.如权利要求14的半导体存储装置，其特点是在用上述第一位线电位设定单元(14a)把上述一组位线对的两条位线(BL1，BL1)充电到指定电位的期间，使上述第1控制信号(ΦEQL1)的电平与用上述内部升压电压产生单元(17)所产生的升压电压(Vint)相等;在用上述第二位线电位设定单元(14b)把上述另外一组位线对的两条位线(BL2，BL2)充电到指定电位的期间，使上述第2控制信号(ΦEQL2)的电平与用上述内部升压电压产生单元(17)所产生的升压电压(Vint)相等;在用上述第一、第二位线电位设定单元(14a，14b)对各条位线充电期间以外的期间，使上述第3、第4控制信号(ΦT1、ΦT2)的电平与用上述内部升压电压产生单元(17)所产生的升压电压(Vint)相等。
16.如权利要求14的半导体存储装置，其特点是上述第一位线电位设定单元(14a)具有第1MOS晶体管(11)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述一组位线对的一条位线(BL1)之间，并把上述第1控制信号(ΦEQL1)供给栅极;第2MOS晶体管(12)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述一组位线对的另外一条位线(BL1)之间，并把上述第1控制信号(ΦEQL1)供给栅极;第3MOS晶体管(13)，其源漏两端被插入到上述一组位线对(BL1，BL1)之间，并把上述第1控制信号(ΦEQL1)供给栅极;上述第二位线电位设定单元(14b)具有第4MOS晶体管(11)、其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述另外一组位线对的一条位线(BL2)之间，并把上述第2控制信号(ΦEQL2)供给栅极;第5MOS晶体管(12)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述另外一组位线对的另外一条位线(BL2)之间，并把上述第2控制信号(ΦEQL2)供给栅极;以及第6个MOS晶体管(13)，其源漏两端被插入到上述另外一组位线对(BL2，BL2)之间，并把第2控制信号(ΦEQL2)供给栅极。
17.如权利要求16的半导体存储装置，其特征是上述第1、第2、第3、第4、第5和第6MOS晶体管(11、12、13、11、12、13)为同一极性。
18.如权利要求14的半导体存储装置，其特征是上述内部升压电压产生单元(17)具有基准电压产生单元(21)用于产生基准电压(Φ1);升压单元(22)，用于将上述电源电压引线端子(10)所供给的电压(VCC)进行升压以产生升压电压(Vint)，同时，根据控制信号(Φ3)控制其升压动作;电压变换单元(23)，它把上述升压电压(Vint)变换成电平比之还要低的电压(Φ2);以及电压比较单元(24)，它把上述基准电压(Φ1)与用上述电压单元变换后的电压(Φ2)进行比较，并产生与其大小关系相应的信号，作为上述控制信号(Φ3)供给上述升压单元。
19.带有电压升压电路的半导体存储装置，它具有供给外加电源电压(VCC)的电源引线端子(10);内部升压电压产生单元(17)，用于恒定地产生与上述电源引线端子(10)所供给的外加电源电压(VCC)不同的升压电压(Vint);第1和第2位线(BL，BL);电位设定单元(14)，用于把上述第1和第2位线充电到指定电位的同时，把两条位线设定为等电位;分别连接到上述第1和第2位线上的多个存储单元MC;连接到上述存储单元上并选择存储单元的多条字线(WL);电平变换单元(16)，用于供给控制上述位线电位设定单元(14)的控制信号(ΦEQL′)并将此控制信号进行电平变换，变换成以用上述内部升压电压产生单元(17)所产生的升压电压(Vint)为一种电平的信号(ΦEQL)并供给上述位线设定单元(14);以及字线选择驱动单元(19)，用于供给进行上述字线(WL)选择的选择信号，将此信号译码并对此译码信号进行电平变换，变换成以用上述内部升压电压产生单元(17)所产生的升压电压(Vint)为一种电平的信号，供给上述字线。
20.如权利要求19的半导体存储装置，其特征是上述位线电位设定单元(14)有第1MOS晶体管(11)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第1位线(BL)之间，并把上述控制信号(ΦEQL)供给栅极;第2MOS晶体管(12)，其源漏两端被插入到供给用于位线充电的电位(VBL)的节点和上述第2位线(BL)之间，并把上述控制信号(ΦEQL)供给栅极;以及第3MOS晶体管(13)，其源漏两端被插入到上述第1位线和第2位线之间，并把上述控制信号(ΦEQL)供给栅极。
21.如权利要求20的半导体存储装置，其特征是上述第1、第2和第3个MOS晶体管(11、12、13)为同一极性。
全文摘要
一种半导体存储装置，在一对位线BL、BL间连接有均衡电路14和读出放大器15。均衡电路由3个MOS管11、12、13组成，各管栅极供以由电平变换电路16输出的均衡控制信号Φ
文档编号G11C11/409GK1108788SQ9411568
公开日1995年9月20日 申请日期1994年9月9日 优先权日1993年9月10日
发明者金子哲也, 大泽隆 申请人:株式会社东芝