专利名称：改进的动态随机存取存储器设备的方法与装置的制作方法
技术领域：
本发明涉及在异步或同步模式中操作的动态随机存取存储器(DRAM)设备，更具体地涉及增加当前的DRAM设备的数据带宽与寻址范围与/或为较小的设备提供等效带宽与寻址范围，本发明以与传统上用于DRAM系统截然不同与崭新的接口及相关的存取机制达到这一成果。
早先，在计算机、微处理器及类似的系统中存储数据的基本装置在于存储各位信息的基于晶体管的高速电路，一种称作SRAM的所谓静态随机存取存储器设备，诸如在名为MOS存储器(1993/94)的Samsung电子的产品目录第295-300页所简述的。例如，Samsung型KM644002cmosSRAM是以提供1,048,576字×4位的32针塑料单元(400密耳)出现的，并使用四条公共输入与输出线及操作得比读周期的地址存取时间快的一个输出启动针，快速存取时间在15至25ns的范围内。为了选择一兆单元以上中的唯一的一个单元，将20个地址位(20个针为地址针)与4个数据针及控制信号重新结合。
为了满足增加RAM的需求，这一概念是从将各位存储在硅单元或模片上的一个小型电容器中而逐渐发展而来的，大量电容器的集成占用远比晶体管为小的空间，即所谓动态随机存取存储器或DRAM单元。DRAM单元具有增加存储容量、提高数据带宽以及节省设备尺寸、电路板空间、功耗与成本的优点，尤其是在设计中实现大量这种设备时，DRAM胜过了周期性充电电容器的要求以及较复杂的存取机构及控制电路；并且DRAM已成为既使不是最流行的也是最流行的之一的存储器类型。
再者，DRAM的外部电路接口明显地与SRAM不同。与上述示例性Samsung型KM644002SRAM相反，对于上述Samsung产品目录第330-337页上所描述的一种对应的Samsung型KM64C1000BCMOS DRAM，寻址类似于唯一地确定矩阵中的一个元素，地址空间中的各单元是通过提供一个行地址与一个列地址而存取的。对于1兆×4位的实例，只需要总共20个地址位，10位用于选择该位所在的行而10位选择所需要的位在选中的行中的列。与SRAM设备相比，只提供了10个地址针以及4个数据位与少数控制线，得到正好20针的插件，这便可观地节省了电路板空间、功耗与成本。DRAM的存取机制如下。外部电路在相同的针上顺序地提供10位行地址后随10位列地址，而内部电路利用这一顺序提供的信息来选择所要求的唯一单元，如所述产品目录中所描述的。该DRAM的外部电路接口本质上是异步的，因此也称作异步DRAM或asyncDRAM。
然而，用行与列地址的顺序出现来代替同时提交整个地址，与SRAM相比延迟了信息的存储与检索，例如，与所述336与337页上更具体地示出的及299与300页上所描述的SRAM读与写存取周期相比。
然而，经过了一段时间，系统需求膨胀，决定了容量、更高的数据带宽、更快的存取时间、脉冲串模式存取、及与异步DRAM不同的同步操作。
技术随着改进的增加而进步，不断地提供诸如页模式存取等具有更快存取时间以及有限脉冲串模式性能的更高密度的异步DRAM。同时还出现了具有同步接口的DRAM。还研制出了具有较大针数的更高数据带宽设备，但由于它们的大插件尺寸而限制了它们的市场。再者，更高的数据带宽需求必须通过采用更多的部件或具有更大针数的较宽数据带宽部件来实现，不幸的是必然会导致更大的电路板空间及功耗以及它们的不利之处。
本技术中的这种发展与日俱增地导致提供更高密度及更快速度的先进设备，然而却仍然停留在基本系统结构、外部电路接口及存取机制上。各种新一代的DRAM具有更高的存储容量且通常具有更快的存取时间，正如它们从32K发展到64K、256K、1M、4M、16M及64M，而256M则正在研制。
这一异步DRAM的演变极大地受到具有大数据带宽与寻址能力的新一代高速微处理器的可利用性的推动。这些新的处理器提供在一个脉冲串中进行多次存储器存取来加快存储与检索过程的数据传输模式。然而，由于异步DRAM只有有限的脉冲串模式性能，随着脉冲串传输成为所有存储器存取的主要部分而它们在系统性能中设置了瓶颈。从而，对高效处理脉冲串模式的需示及新一代CAD工具与设计方法学的开发对研制上述同步DARM或Sync DRAM(SDRAM)提出了同步设计的要求与推动。从异步DRAM发展到同步DRAM产生了极大的转变。
在SDRAM中设置了一个时钟，所有的存取都是与该时钟同步的。它优化了脉冲串传输存取并具有实质上更高的脉冲串存取速度。初始建立时间之后，每一个时钟周期以整个脉冲串存储或检索数据。一种典型的4M×4 SDRAM及其内部结构便是1994年的微米半导体(Micron semi conductor)数据书的2-1与2-2页上所描述的微米型MT48。SDRAM设备的读与写周期的存取机制在诸如Texas仪器公司的1993年的名为MOS存储器的产品目录的4-525与4-526页上有所描述，这种SDRAM的存取机制与异步DRAM不同，并需要不同的外部电路来生成控制信号。
然而应当指出，熟悉本技术的人员的思想倾向要求同步与异步DRAM都应保持顺序提供行与列存取地址的观念，并且数据接口与地址接口分开实现。
虽然在系统舞台上在异步与同步DRAM之间这样解决了由增长建立的极大需求，还有一个问题在极大程度上尚未解决即，数据带宽的增长有害地消耗大量DRAM所占用的宝贵电路板空间且需要更多的功率。
从而，在本技术的当前状态中，一种典型的配置采用多个DRAM来提供较宽的带宽及大存储器阵列。最好用一个实例来说明这一点。
假定一个处理器具有一条64位宽的数据总线及4M×64的存储器系统需求，采用SDRAM与异步DRAM两者，假定4M×4的DRAM作为一个基本单元，便需要16个DRAM。反之，如果采用4M×16的DRAM(比4M×4大得多的插件尺寸)，则只需要4个DRAM，但是它们仍占用实质上比四个4M×4插件大的空间。
因此无论在研制SDRAM时作出了多大的改变，显然相同配置的部件数量保持不变。随着存储器需求的增长，连续不断地对电路板空间提出大量要求。事实上，SDRAM对于类似的密度具有较大的插件尺寸，16个DRAM比16个异步DRAM占用更多的空间。
对于现有的DRAM，粒度是又一问题或争论点。没有容易的方法来得到奇数粒度(不是4的倍数的粒度)诸如2M×64或6M×64，而不采用大量的部件。作为一个实例，如果希望得到一个6M×64存储器配置，则需要32个4M×4设备。
此外，只在非常窄的范围内存在着前后代之间的针对针兼容性。插件尺寸随DRAM的密度迅速增长；而这强制重新设计来跟上不断增加的系统存储器需求，这是由于较高密度的芯片需要较大的覆盖区。
通常，对于较大数量的较小插件尺寸部件或较小数量的较大插件尺寸部件，DRAM技术的当前技术状态一贯地追求增加电路板空间、提高功耗、更大的制造与组装成本、较低的MTBF(平均故障间隔时间)、粗糙的粒度以及只在DRAM的极小范围内的针兼容性。尽管经过二十年的工作，这些问题仍然存在。
作为本发明的基石的惊人发现协力突破了所有这些缺点与限制，使得相同的配置能具有较少数量的部件；并且对于类似的密度提供了具有低功耗、低制造与组装成本、更好的MTBF、更精细的粒度并且在DRAM的大范围内极大地扩展了的针兼容性的较小插件尺寸。诚然，本发明提供了超过当前的DRAM设备(采用相同的针数与尺寸的设备)的增加了的数据带宽与寻址范围的性能，或者以较小的DRAM设备插件(异步与同步DRAM两者)提供等效的带宽与寻址范围。这是通过断然与过去数十年间在本技术中所一直采用的方向决裂，而采用一种新颖的接口及相关存取机制与过程而完成的。
从而，本发明的一个目的为提供改进当前与过去的动态随机存取存储器设备的数据带宽与寻址范围的一种新的与改进的方法与装置；或者增加这一性质的当前尺寸设备的数据带宽与寻址范围与/或以较小的设备提供等效的带宽与寻址范围，完全避免了上面所述的先前技术中的缺点与限制。
另一个目的为提供一种用于动态随机存取存储器设备的新颖接口及相关寻址机制。
其它的目的将在下面说明并在所附的权利要求书中更全面地描述。
概言之，从其观点之一出发，本发明包括改进传统上具有行与列地址、数据输入、数据输出与启动针，并以连接在对应的所述针上的寻址、数据写与读周期控制线操作的类型的动态随机存取存储器设备的数据带宽与寻址范围能力的一种方法，该方法包括在各写与读周期上，在一组预定的针上分别最先寻址行地址；然后在各写与读周期上，在同一组预定的针上寻址沿该行的列地址；然后在各所述写与读周期上，寻址了它们各自的列地址之后，在各写与读周期期间在同一组预定的针上施加与检索数据，借此减少寻址、写与读所需的针数，并从而增加设备的数据带宽与寻址范围能力。
下面详细给出较佳技术及最佳模式设计。
下面结合附图描述本发明，其中
图1为适应于实践本发明的一个说明性或示范性24针异步4M×4基线异步DRAM及控制线与针的平面图；图2为一个44针同步SDRAM型式的类似图；图4与3为按照本发明操作图1的设备的方法与序列的控制线信号与操作定时图，其中分别示出了在写与读周期中的寻址及数据存取；图5为按照本发明的技术与接口操作图2的同步设备的装置的方框与电路图；图7与6分别对应于图4与3的定时与操作图，但指向按照本发明的图5与2的SDRAM设备的操作；图8与9为分别展示实施本发明的动态随机存取存储器设备的4M×64及16M×64配置的方框图；以及图10为对比先有技术与图9的系统的类似图；如上所述，本发明(压印为‘PARAS’)具有与上述异步DRAM或SDRAM所采用的现有技术根本上不同的一个特殊的外部电路接口及一种独一无二的存取机制。
按照本发明，行地址是在一组针上提供的，后面跟着列地址，然后在相同的针上传输数据。要在写周期中存储的数据跟在列地址后面，而不是象在当前存在的存取机制方法那样同时提交给DRAM。虽然这可能在单一存取的写定时上以及在脉冲串存取的第一次写上有某种不利的影响，但认为这对本发明的突出优点的损害是无足轻重的。再者，这实质上并不影响读存取的数据检索。
可以用两种方式有利地利用本发明的这一独一无二的存取机制
1、如果希望与DRAM的现有标准插件尺寸保持兼容，则本发明能使类似插件内的数据带宽及寻址能力显著地提高。
利用本发明，由于数据也在DRAM上传输，数据的位数得以增加。由于地址也在现有的DRAM中所提供的只用于数据的针上提供(以每一个数据针四倍因子的现有寻址范围，本发明的寻址能力同样得以增进。例如，在本发明的‘PARAS’系统中，可以唯一地寻址的单元的数目四倍于一个单一位当前存在的DRAM；对于一个4位宽的当前DRAM增加256倍；对于一个8位宽的当前存在的DRAM增加65536倍，以此类推。对于一个‘n’位宽的传统DRAM，增加寻址能力的公式为22n倍。
此外，可以不增加当前的DRAM的针数而得到地址与数据带宽两者中这一巨大的增益。
2、另一种选择是减少DRAM的针数而仍然得到现有的DRAM设备当前所提供的相似数据带宽及寻址能力，但具有缩小了的或较小的插件尺寸。
利用本发明的新颖存取机制，能用较小的插件尺寸构成设备。例如，当前40针插件中所提供的256K×16 DRAM能够减少到24针而仍然提供较高的密度。这一减少对于电路板空间、功耗及上面描述的问题将具有重大的影响。
这一提出的存取机制的影响通过利用一个现有的4M×4DRAM作为一个例子进一步说明，但是当然不只限于这一规模的DRAM。
在这一例子中，需要22个地址位才能从4兆存储单元中解码出一个单元。在DRAM技术的当前状态中，这22个针或者分成各11针的行与列地址，或者分成12个针的行地址及10个针的列地址。反之，利用本发明，数据是定序在用于行/列地址的相同的12个针上的，外部电路便可利用外加的12个数据位连同4个原来的数据位。这便得到16个数据位的总带宽而并不增加插件的针数。从而，对于上文中的一条64位宽数据总线，只需要四块本发明的‘PARAS’芯片，相对于一条64位宽的总线需要16块相同插件尺寸的芯片的传统方法，这是一个决定性的优点。
继续当前的4M×4 DRAM的例子，与上面提到的Samsung产品目录中的DRAM相同，这一传统DRAM的4个数据位DQ3、DQ2、DQ1与DQ0在地址阶段中在图1与2中也用于行与列地址，DRAM分别表示异步与SDRAM。这使得在本发明的转换中得到4条额外的地址线，从而事实上得到8条额外的地址线。利用上述倍数因子，本发明能将可寻址的DRAM存储器单元的数目增加256倍而无须增加插件尺寸。事实上，由于在只需11位时已经分配了12个地址位，在这一特定的前后关系中，地址范围将增加1024倍。
现在应当指出在用本发明实现时，现有技术水平的24针插件4M×4异步DRAM能够供给高达4G×16位(即64千兆位)，这是惊人的宽范围。实际上，本世纪尚未设想过开发64千兆位的DRAM。
类似地，当作为同步DRAM(‘PARAS’)实现时，一个现有技术水平的44针插件4M×4SDRAM也能供给高达4G×16即64千兆位。
这些对4M×4例子的增益表示在一个类似尺寸的插件中比当前存在的DRAM高三个数量级的存储容量的提高。
为了清楚起见，用于上述例子的图1与2中的本发明的异步与同步型式的顶层符号图象中未列出针与控制线，只强调了本发明的新颖特征，并且只是为了更好地理解而省略了传统的接地、电源及字节选择。
虽然描述了在广范围场合中与当前的DRAM的比较，但应指出‘PARAS’并不保证与现有的设备永远是针兼容的，但期望保持在相似的插件尺寸范围内。对于同步型式这一点尤其真实，在该型式中，某些用图2的地址位‘A10’与‘A11’的命令定义必须改变或不同地定义以实现‘PARAS’存取机制；虽然总体插件尺寸保持不变或基本上不变。
如上所述，由于在不同的存取阶段中相同的针组的共享使用，而本发明的DRAM存取有时可能稍慢，但本技术具有压倒一切的显著改进。对存取时间的实际影响取决于实现，而实际上可以忽略不计或者认为完全不存在。可以期望读存取是一样快而任何延迟只影响写周期。各式各样的实现都有可能用于这一系统结构，只是在特征与细节上有所不同，但都应用相同的本发明的本质性恩想。下面更详细地描述实现的两种主要类型，异步模式与同步模式。
首先描述异步模式与图1的结构互相关联的这种实现示出在图3与4中。首先用‘ras’(行地址选通脉冲)提供一个行地址(图1、3与4)作为控制线。接着在‘cas’信号的控制下在相同的针上提供列地址。
在写周期的情况中，在“列地址”以后将“数据”驱动或作用在相同的针上，如图4中所示。由于数据在列地址之后出现在相同的针上，从而第一次写存取将稍慢；但随后对同一行中的接连的列的后续存取将与现有的异步DRAM相似。
然而在读周期的情况中(图3)，“数据”是在相同的针上检索的，并且“行地址”、“列地址”及“数据”的定序仍将分别具有与现有的异步DRAM相似的定时。由于通常对于异步模式及稍后描述的同步模式两者而言，在一个典型的系统中执行的读的次数远比写要多，上面提到的写周期中的次要性能降低不是明显的。此外，如果在系统设计中采用了高速缓冲存储器，这一稍为降级将进一步减少到非常低的水平上。
只是为了说明的方便，图5中示出了一个同步(‘PARAS’)DRAM的顶层内部方框图。在这种DRAM中提供了一个时钟及时钟启动信号，并且这一实现的存取示出在图6与7中，以及在图2的设备的前后关系中。这里，传统名词‘ras’、‘cas’等由于它们也用于加载控制命令而采用附加的含义。‘行地址’是用一个‘ras’脉冲与其它控制信号的适当组合加载的。接着，用低电平的‘cas’与其它信号的适当状态在相同的针上加载“列地址”。还有诸如‘激活’、‘去激活’、‘预先充电’等其它命令。应当指出，在使用‘A10’与‘A11’针的数据阶段中，现有的同步DRAM标准中能发布某些命令。为了适应本发明，重新定义并不同地执行这些命令，得出两个附加的针的用途；但总体插件尺寸可以仍保持不变。
在写周期的情况中，“数据”是在“列地址”之后在相同的针上驱动的，如图7中所示。第一次写存取预期比传统的同步DRAM慢一个时钟周期，但同一行听后续存取将是每一个时钟周期。第一次写存取的实际延迟取决于实现及设备技术。
对于读周期，“数据”是在提交了“列地址”之后在相同的针上检索的，如图6中所示，并且“行地址”、“列地址”与“数据”的定序分别具有与现有的同步DRAM相似的定时，如图所示。
继续对采用本发明的‘PARAS’技术的一个示范性系统级实现说明，并假定4M×64存储器阵列的说明性示例的需求只需要四个4M×16‘PARAS’型DRAM(在异步‘PARAS’的情况中为24针插件，而对同步‘PARAS’则为44)(图8)来达到所要求的配置，而不是16个基于当前存在的存取机制的4M×4DRAM，事先假定所采用的是类似插件尺寸的设备。这便节省了可观的电路板空间，降低了功耗，提供了较好的MTBF以及落入与较高密度DRAM的兼容性中供将来扩展用。
随着将来系统存储器需求的增加，由于它们是针兼容的，从4M×64增加到64M×64时，64M×64‘PARAS’DRAM能够下降到4M×16。这与普遍的设计新的电路板及随后必须承担明显的与制造相关的费用的技术相反。由于现有的4M×4DRAM不与将来的64M×4针兼容，上市销售的时机是一个主要因素，并将受到严重的影响。此外，如上所述，本发明能够以类似的插件尺寸为现有DRAM的×4配置提供256倍大的存储规模，并为现有DRAM的×8配置提供65536倍的存储规模。
虽然现有的设备中也有较宽的数据带宽的，但它们也具有大得多的插件尺寸，这一点与本发明进一步相反。
如频繁地指出的，本发明还提供比现有的同步或异步DRAM更精细的粒度，并且在设计中采用多存储体理，消耗的部件数目大为减少。如果作为一个例子，需要4个分立的4M×64的存储体(图9)，本发明的基本阵列只需要16个设备，如图所示。这是与现有的基于异步或同步DRAM的实现的一种很好的对比，后者将消耗64个部件，如图10中所示。
再者，在本发明中最好包含一个列地址计数器来方便顺序存取快速的页模式，并具有比传统的异步设计更快的存取在所有情况中，本发明提供增加的地址与数据带宽，并且在需要时，能达到部件实质性的数量降低。从而，可以期望，本发明的系统与技术对于大量的应用是十分有用的，并且在空间与功耗非常宝贵的设计中起到关键性部件的作用。
在外部电路接口中，如上面所说明的，存储器控制器具有与传统的DRAM设计人员所采用的不同的定序与定时，用于多路转换行与列地址的多路转换器电路是三态型的(图3、4、6与7)以便数据能位于同一条总线上。
作为结论，采用本发明能使插件尺寸保持与当前的设备类似，同时显著地增加了数据位数。各部件上所增加的数据带宽使得满足较宽的数据总线规模所需的部件数目显著地减少，并且插件尺寸保持不变或基本上不变，但显著地增加了可以唯一地寻址的单元的数目。
‘PARAS’的最明显的优点在于对系统实现具有突出影响的较大数据带宽及较高潜在密度，能够降低电路板的“不动产”，较低功耗，降低制造成本，以及大范围的不期而遇的针兼容性。
熟悉本技术的人员可进行进一步的修正，并且这些都认为是在所附的权利要求书中所定义的发明精神与范围之内的。
权利要求
1.一种改进传统类型的动态随机存取存储器设备的数据带宽及寻址范围能力的方法，这种类型的存储器传统上具有行与列地址、数据输入、数据输出及启动针，并以连接在对应的所述针上的寻址、数据写与读周期控制线操作，该方法包括在各写与读周期上分别在一组预定的针上最先寻址行地址；然后在备写与读周期上在同一组预定的针上寻址沿该行的列地址；然后在各所述写与读周期上，在它们各自的列寻址之后，在各自的写与读周期中在同一组预定的针上施加与检索数据，借此减少寻址、写与读所需的针数，并从而增加该设备的数据带宽及寻址范围能力。
2.权利要求1中所要求的一种方法，其中保持了基本上与传统的DRAM中相同的设备针数，但由于预定的针组所需的针数减少了，便能用DRAM的剩余的针来进行额外的数据处理能力，借此对基本上同一尺寸的设备提供增加的数据带宽及寻址范围能力。
3.权利要求2中所要求的一种方法，其中所增加的寻址能力提供设置在DRAM设备中的各数据针的四倍的能力。
4.权利要求3中所要求的一种方法，其中对于一个单一位DRAM寻址能力增加四倍，对于一个四位宽的DRAM增加256倍，并且对于一个8位宽的DRAM增加65536倍，对于一个‘n’位宽的传统DRAM则增加22n倍寻址能力。
5.权利要求4中所要求的一种方法，其中所述设备是实质上24针4M×4DRAM与44针4M×4SDRAM中的一种，并且所述增加的能力扩展到64千兆位。
6.权利要求1中所要求的一种方法，其中减少了预定的针的组中所需的针数，便能使用比传统使用的具有等效数据带宽与寻址能力的动态随机存取存储器设备类型小的设备。
7.权利要求1中所要求的一种方法，其中该动态随机存取存储器设备是异步DRAM型的，其中第一次写周期存取由于发生在列地址之后的所述相同的预定针上，稍为慢于在传统的异步DRAM设备中采用独立的行、列及数据针的存取，但对于同一行中接连的列的后续写周期存取则并不慢。
8.权利要求7中所要求的一种方法，其中在读周期中，行地址、列地址与数据定序的定时与所述传统的异步DRAM相对应。
9.权利要求1中所要求的一种方法，其中该动态随机存取存储器设备为同步SDRAM型，其中写与读周期存取是由一个时钟控制的；第一次写周期存取由于发生在列地址之后而稍慢于在传统SDRAM设备中采用独立的行、列与数据针的存取，但对于同一行中接连的列的后续写周期存取则不慢；并且行地址、列地址与数据定序的定时与所述传统SDRAM的定时相对应。
10.一种动态随机存取存储器装置，具有一个设置有行与列地址、数据输入、数据输出与启动针的DRAM设备以及用于连接所述针的寻址、数据写与读周期控制线；用于在各写与读周期中将用于行地址寻址的ras控制线连接在一组预定的所述针上的装置，以便在各自的周期中在所述的预定针组上寻址该行；用于此后在各自的写与读周期中将用于列地址寻址的cas控制线连接在相同的针组上的装置，以便在各自的周期中定序该行中接连的列；在各相应的写与读周期中但跟随在其各自的列寻址后面操作的装置，用于在各自的写与读周期中分别将数据施加在相同的预定针组上及从相同的预定针组上检索数据。
11.权利要求10中所要求的装置，其中该DRAM设备包含在一个与传统的DRAM相似尺寸的插件中，但由于传统的DRAM以顺序地提供行与列寻址进行操作，同时独立于并且在与地址接口不同的针上实现数据接口，该DRAM设备具有大于所述预定的针的组中的针数；从而超过所述预定的针的组中的针可用于提供增加的存取能力，其中包括超过所述传统DRAM的增加的数据带宽及寻址范围。
12.权利要求10中所要求的装置，其中预定的针的组中的针数小于传统DRAM所需的针数，该传统DRAM以顺序地提供行与列寻址，同时独立于并在不同于地址接口的针上实现数据接口；借此得到与所述传统DRAM等效的数据带宽及寻址范围的一种较小的插件。
13.权利要求10中所要求的装置，其中该DRAM设备是异步与同步设备中的一种。
14.权利要求13中所要求的装置，其中该同步设备中设置有一个时钟装置，用于控制写与读周期存取。
15.权利要求11中所要求的装置，其中设置了装置用于对于一个单一位DRAM使所述增加的存取能力达到四倍，对于一个四位宽的DRAM达到256倍，对于一个8位宽的DRAM达到65536倍，而对于一个‘n’位宽的传统DRAM则达到22n倍增加的寻址能力。
16.权利要求15中所要求的装置，其中所述设备是实质上24针4M×4DRAM与44针4M×4SDRAM中的一种；预定的针的组为大约12针的数量级；并且所述增加的能力可扩展到基本上64千兆。
全文摘要
一种以新颖的接口及存取过程改进异步与同步动态随机存取存储器设备的存取能力的方法与装置，其中在写与读周期中，相同的针用于各行、列与数据存取；这便以当前DRAM的基本上相同尺寸的插件与针数有效地增加了数据带宽及寻址范围，或者以带有较少针数的较小插件提供了等效性能。对于相同的配置，所需的部件数得以减少，以较小的插件提供相似的密度，并且功耗较低，粒度较细，以及在当前DRAM的广范围内提供针兼容性。
文档编号G11C5/06GK1152780SQ9511795
公开日1997年6月25日 申请日期1995年10月9日 优先权日1994年10月7日
发明者缪凯什·查特 申请人:缪凯什·查特