专利名称：具有数据输出缓冲器的存储装置及其控制方法
技术领域：
本发明涉及一种具有数据输出缓冲器的存储装置及其的控制，特别涉及一种无误地输出来自存储单元阵列的读出数据并且在输出该数据上提供充足的时间的存储装置及其控制方法。
一般而言，来自存储单元阵列的读出数据正确地传送至外部系统是更可取的。为了达成此种稳定的动作，维持存储装置的驱动能力或是操作状态在一个稳定的状态是必要的。然而，存储装置的驱动能力通常因为环境温度或是驱动电压的变动而变化。
考量该种原因，自存储装置的输出缓冲器输出的数据状态可能是不稳定的。换言之，晶体管的特性可能不稳定，且产生于存储装置中的时(钟)脉(冲)信号的动作时间可能会不准确。因此，若动作时序不准确，则输出数据的时间间隔是变化不定的。就此种现象而论，一个数据窗口(window)时间被定义为表示用于获得稳定的数据所需要的时间间隔。一般而言，随着数据处理速度的改进，亦即存储装置的操作速度的增高，数据窗口时间已更加重要。
图1是现有技术的存储装置的方块图，并且被表示来解释输出的过程，通过多个流水线(pipe)装置将存储装置之内的数据输出至该数据输出缓冲器。以下，现有技术的数据输出方法将参照图1详细地加以描述。虽然图1显示的是具有流水线功能的同步DRAM，但任何的各种储存装置，例如可以储存数据的一般的DRAM或是寄存器，均可以应用到此例上。
如图1中所示，该时脉输入缓冲器1接收一个外部时脉，并且产生一个具有最好是该存储装置操作所必须的电压电平的内部时脉。
该流水线计数产生器2接收自时脉输入缓冲器1输出的内部时脉。流水线计数产生器2也接收多个流水线计数赋能(enable)信号pcnt_en0、pcnt_en1以及pcnt_en2，这些信号按与CAS的等待时间(1atency)与短脉冲群(burst)长度的关系来加以决定。
其中，CAS的等待时间是指介于输入外部时脉的时刻与通过存储装置的数据输出缓冲器输出数据的时刻之间的时间间隔，并且一般被表示成直到来自存储装置的数据的输出时间为止所输入的外部时脉数目。于是，CAS的等待时间则与数据处理的速度相关。
短脉冲群动作是借由某一特定的命令来序列地产生一连串的命令。存储装置的操作速度因为短脉冲群动作而增加，该短脉冲群动作是序列式短脉冲群动作或是交错式短脉冲群动作之一。一般而言，短脉冲群动作是被用来在存储装置中产生一连串的地址。在此情况下，所产生的地址数目是短脉冲群长度。
该流水线计数产生器2接收该内部时脉以及多个流水线计数赋能信号pcnt_en0、pcnt_en1以及pcnt_en2；并且输出多个流水线计数信号pcnt0、pcnt1以及pcnt2。这些流水线计数信号pcnt0、pcnt1以及pcnt2被该CAS等待时间所延迟，并且控制该流水线闩锁电路3。
该流水线闩锁电路3在存储装置的读取模式期间闩锁住从存储单元阵列所读出的数据。该数据被输入到该流水线闩锁电路3的流水线闩锁之中。该流水线闩锁电路3在一个指定的期间内闩锁住所收到的数据。在流水线闩锁中的闩锁住的数据响应于这些流水线计数信号而被选择性地输出。
如图1中所示，从该流水线闩锁电路输出的信号p1_out被输入到该数据输出缓冲器装置4，该装置包括多个数据输出缓冲器。该数据输出缓冲器装置在一个指定的期间内储存并缓冲这些信号，亦即数据RD。
图2a至2d是图1中的方块图的详细的电路。
图2a是图1中的时脉输入缓冲器的电路图。如图2a中所示，该时脉输入缓冲器包含一个差分放大器以及一个电流镜电路。因此，该时脉输入缓冲器1将该外部时脉ent_clk与参考电压Vref进行比较，并且也将该外部时脉的电压电平转换成为用作该内部时脉的电平的CMOS电压电平。
图2b是图1中的流水线计数产生器2的电路图。如图2b所示，该流水线计数产生器2接收自该时脉输入缓冲器输出的内部时脉。该内部时脉被输入到该晶体管N1的漏极端子。这些流水线计数赋能信号被输入到该晶体管N1的栅极端子。该流水线计数产生器2响应于该内部时脉与这些流水线计数赋能信号pcnt_en0、pcnt_en1以及pcnt_en2而输出这些流水线计数信号pcnt0、pcnt1以及pcnt2。若复位信号被启动而作用时，则这些流水线计数信号pcnt0、pcnt1以及pcnt2的输出将被除能(disable)为低电平。亦即，该流水线计数产生器2的PMOS P1以及NMOS N1晶体管在待命(standby)模式期间维持产生器的具有低电平Vss的初始状态。图2c是图1中所示的流水线闩锁电路，包含触发器以闩锁住从存储单元阵列输出的数据RD，这些流水线计数信号pcnt0、pcnt1以及pcnt2控制相对应的触发器以依序地输出该数据。
自该流水线闩锁电路3输出的数据p1_out被输入至该数据输出缓冲器。
图2d显示该数据输出缓冲器的电路图。该数据输出缓冲器4储存来自该流水线闩锁电路3的输出数据p1_out并且将该数据输出至外部的系统。
图3a至3h为现有技术的波形图。
图3a为外部时脉Ext_clk的波形，图3b为内部时脉Int_clk的波形，图3c至3e为流水线计数赋能信号pcnt_enO、pcnt_en1以及pcnt_en2的波形，图3f为从存储单元阵列所读出的数据，图3g为来自该流水线闩锁电路的输出的波形，而图3h为来自该数据输出缓冲器的输出。
在图3中，CAS的等待时间是3而短脉冲群长度是4。换言之，由于图3h中的数据是在等到在图3a中被输入的外部时脉数目是3时才被输出，故CAS的等待时间是3。再者，如图3f中所示，由于四个数据从该存储单元阵列连续地被输出，故短脉冲群长度是4。这是因为响应于一个从外部输入的地址而在存储装置中连续地产生四个地址。
如图2与3中所示，该流水线计数信号pcnt0的复位是由流水线计数信号pcnt1所决定的，该流水线计数信号pcnt1的复位是由流水线计数信号pcnt2所决定的，而该流水线计数信号pcnt2的复位是由流水线计数信号pcnt0所决定的。这些时脉的上升沿与下降沿处的线条表示由温度和/或是外围电路的电压的变化所引起的操作时序的变动。
一般而言，时脉存取时间tAC、数据窗口时间tDW、以及输出维持时间tOH是随温度和/或电压的变化而改变。
特别是，该时脉存取时间tAC的变动原因系如下。第一个原因是当外部时脉通过该时脉输入缓冲器、流水线计数器、以及流水线闩锁电路时，传送速度随晶体管特性的变动而变化。第二个原因是传输速度因数据输出缓冲器不同的位置而变化。
该输出维持时间tOH系指一段从施加外部时脉之时到输出缓冲器内的数据由一个新的数据所取代之时的时间间隔。于是，该输出维持时间tOH也因晶体管特性的变动而变化，其中晶体管特性的变动是由电压和/或温度的变化所引起的。
该时脉存取时间tAC系指一段在时间t1施加从外部时脉之时至最近由该周边特性的变动所输出的第一数据之时的时间间隔t1-t2。在最坏情况，若电压源被降低并且温度上升时，该时脉存取时间tAC为最长。
该输出维持时间tOH系指一段从在时间t3施加外部时脉之时至因该周边特性的变动将第一数据最短地闩锁在该数据输出缓冲器中之时的时间间隔t3-t4。在最坏情况，若电压源被提升并且温度降低时，该输出维持时间tOH为最短的。该数据窗口时间系指一段时间间隔t2-t4。t2系指数据最近由该周边特性的变动所输出的时刻，而t4系指数据由该周边特性的变动短时间内闩锁的时刻。
如上所述，最坏情况是存取时间tAC与输出维持时间tOH彼此不相同。此外，指出了在数据输出缓冲器中的数据闩锁时间的数据窗口时间可能会因为内部电路中电压和/或是温度的变动而不稳定。再者，存储装置的误动作可能是由被缩短的数据窗口时间而引起。
于是，本发明的一目的在于提供一种克服前述现有技术中所遭遇到的问题的具有数据输出缓冲器的存储装置。
为了解决上述的问题，提供一种具有一数据输出缓冲器装置的存储装置，其包含用于接收一个外部时脉并且输出一个内部时脉的时脉输入缓冲器装置；以及用于将自该时脉输入缓冲器装置输出的内部时脉延迟一段规定的时间的延迟装置；其中该数据输出缓冲器装置的动作是由自该延迟装置输出的延迟后的内部时脉所控制的。
此外，提供一种用于控制存储装置的数据输出缓冲器装置的方法，其包含接收一个外部时脉并且输出一个内部时脉；将自该时脉输入缓冲器装置输出的内部时脉延迟一段规定的时间；并且响应于该延迟后的内部时脉来控制该存储装置的数据输出缓冲器装置的动作。
本发明的另外的优点、目的以及其他的特点将部分地在以下的说明中被描述，而部分地对于本领域的普通技术人员在审阅下文的内容将变得明白、或可从实施本发明中而得知。本发明的目的以及优点可加以实现与达成，特别是对照现有技术的实施例的结果的所附的权利要求书中所指出的内容。
本发明以上的目的以及优点借由参照附图来详细描述本发明的较佳实施例将变得更加明白。
图1是表示现有技术的具有一数据输出缓冲器的存储装置的方块图；图2a至2d为图1的方块图的详细的电路；图3a至3h为图1中的波形图；图4为根据本发明的具有一数据输出缓冲器的存储装置的方块图；图5a至5d为根据本发明的延迟部件的详细电路；图6a至6c为根据本发明的延迟部件的详细电路；图7a至7i为根据本发明的波形图。
现在将参照附图来说明本发明的一优选实施例。
图4为根据本发明的具有一数据输出缓冲器的存储装置的方块图。
在图4中，本实施例的存储装置包含一个时脉输入缓冲器10、一个流水线计数产生器20、一个流水线闩锁电路30、一个数据输出缓冲器40、以及一个延迟装置50。在此实施例中，该流水线计数产生器20以及流水线闩锁电路30的构成与动作大致与现有技术相同。
介于本实施例与现有技术之间的不同之处在于本实施例包括了若干个时脉输入缓冲器。本实施例包含两个时脉输入缓冲器。然而，使用多于两个的缓冲器来达成本发明的目的也是可行的。在此实施例中所利用的时脉输入缓冲器的构成均为相同。然而，利用不同类型的时脉输入缓冲器亦是可能的。
在另一实施例中，如同现有技术一样只使用一个时脉输入缓冲器是可能的。在此例中，自该时脉输入缓冲器输出的内部时脉Int-clk被同时输入到该流水线计数产生器以及延迟装置。
图4中的时脉输入缓冲器的功能类似于现有技术。亦即如图5中所示，该时脉输入缓冲器将外部时脉ext-clk与参考电压Vref进行比较，并且也将该外部时脉的电压电平转换成为用作该内部时脉的电平的CMOS电压电平。
介于本实施例与现有技术之间的另一不同处在于本实施例包括了一个接收从该等时脉输入缓冲器之一输出外部时脉的延迟装置50。
如图4中所示，该延迟装置50接收该内部时脉并且输出一个被延迟一段规定时间的时脉信号。自该延迟装置50输出的时脉信号为一个赋能该数据输出缓冲器装置的数据输出赋能时脉dout_enb。人们将可发现本实施例的特征在于，图4中的数据输出缓冲器装置的动作是由自该延迟装置50输出的数据输出赋能时脉dout_enb所控制的。借由利用若干个时脉输入缓冲器来构成该延迟装置是可能的。
此较佳实施例将参照图5与6来加以描述。
由于图5a中的输出缓冲器大致相同于现有技术，故其说明是不必要的。
图5b与5c为延迟装置的详细电路的例子。
如图5b中所示，该延迟装置系包含电阻器部件、电容器部件以及多个延迟缓冲器。该等电阻器部件的温度特性变化比外围电路相对地小。该等电容器部件可以利用晶体管来实现。
图5c为该延迟装置的另一个例子。
在图5c中，该延迟装置包含若干个延迟缓冲器。该等延迟缓冲器的操作速度通过控制该等延迟缓冲器的偏压来加以控制。例如，若控制信号vref_p以及vref_n的电压电平增加，则该等延迟缓冲器的操作速度也会增加。于是，来自该延迟装置的输出的数据输出赋能时脉dout-enb在短时间内被输出。相反地，若控制信号vref_p以及vref_n的电压电平降低，则该等延迟缓冲器的操作速度也会降低。作为其结果，输出该数据输出赋能时脉dout-enb将需要长时间。
例如若vref_p=Vcc-2Vth并且vref_n=2Vth，则｜Vgs｜=｜Vcc-2Vth-Vcc｜=2Vth。因此，Vgs与电压源Vcc无关。Vgs为图5c中的PMOS晶体管的栅极-源极电压。再者，由于该等NMOS晶体管的栅极-源极电压也是2Vth，故该电压也和电压源Vcc无关。于是，在此例中，该延迟装置的延迟时间是稳定的。
图6a时脉输入缓冲器的另列子。图6a中的时脉输入缓冲器利用在存储装置中产生的内部电压Vint而不是利用外部的电压源。
图6b为延迟装置的另一个例子。其不同处在于，它是利用内部电压Vint作为该等延迟缓冲器的偏压。图6b中的电阻器与电容器的功能大致类似于图5b中的电阻器与电容器的功能。
图6c显示一个数据输出缓冲器。相对于现有技术，本实施例的数据输出缓冲器是由自该延迟装置50输出的数据输出赋能时脉dout-enb控制的。
在本实施例中，来自该流水线闩锁电路的输出的信号p1_out是在该数据输出赋能时脉dout-enb被赋能时被传送到该数据输出缓冲器。因此，该数据输出缓冲器由该延迟后的内部时脉所控制。
本发明利用该延迟后的内部时脉来控制该数据输出缓冲器的原因将参照图7来加以说明。
图7a-7b的波形基本上与现有技术相同。
亦即如图7a中所示，若外部时脉Ext_elk被输入到该时脉输入缓冲器10时，则该时脉输入缓冲器10将该外部时脉Ext_clk与参考电压Vref进行比较，并且输出如图7b中所示的内部时脉Int_clk。该流水线计数产生器装置按图7c至7e中所示顺序产生若干个流水线计数信号pcnt0、pcnt1以及pcnt2。
该流水线闩锁电路30借由来自该流水线计数产生器20的输出的控制来输出信号p1_out。该信号p1_out被储存于该数据输出缓冲器40。
如上所述，图7a至7g中的波形与现有技术相同。
本实施例的主要特征被显示于指出该延迟后的内部时脉的波形的图7h中以及指出该数据输出缓冲器的输出波形的图7i中。
如图7g中所示，自该流水线闩锁电路30输出的数据信号p1_out的输出时刻随例如温度和/或电压的周边环境的变动而变化。根据此种变化，在现有技术中会有一问题，从数据输出缓冲器输出的数据的输出时刻是不稳定的。
然而，如图7h中所示，本实施例的延迟后的内部时脉dout_en是在该信号p1-out最近被输出的输出时间被启动。之后，在和此时序同步之下，该数据输出缓冲器被该延迟装置50所输出的延迟后的内部时脉dout-en所赋能。于是，如图7i中所示，自该输出缓冲器输出的数据被稳定化。并且，相对于现有技术，本实施例的数据窗口时间系大致相等于外部时脉的周期，因为自该延迟装置50输出的延迟后的内部时脉dout_en的周期相等于该外部时脉。
如上所述，本发明具有以下的特点。
第一个特点是本发明包括一个延迟该外部时脉的延迟装置。
第二个特点是本发明的数据窗口时间通过利用一个控制该数据输出缓冲器的延迟后的内部时脉而大致类似于该外部时脉的周期。
如上所述，本发明包括一个用以延迟所输入的外部时脉来保持稳定的数据窗口时间的延迟装置。本发明的延迟装置控制该数据输出缓冲器的启动以增进该数据窗口时间。
根据本发明，即使该些信号pcnt以及p1_out因为电压或温度的缘故而变动，但本实施例的数据窗口时间借助于该延迟信号dout_en的控制而等于该外部时脉的周期T。
本发明不仅可适用于利用外部时脉的SDRAM，也可适用于利用内部时脉的一般存储装置。再者，本发明可适用于具有存储装置的PC，该存储装置在非常高的频率之下加以控制。
并且，本发明可适用于各种输入并输出数据的存储装置。
应了解的是，在不脱离本发明的范畴与精神之下，各种其它的修改对于本领域的技术人员而言均是明显且可容易达成。
于是，所附权利要求的范畴并无意被限制于本文所做的说明，而是这些权利要求应被解释成包含存在于本发明中的可专利的新颖的所有特点，其包含对于本发明所属领域的普通技术人员而言会当作为均等物的所有特点。
权利要求
1．一种具有一个数据输出缓冲器装置的存储装置，其包含用于接收一个外部时脉并且输出一个内部时脉的时脉输入缓冲器装置；以及用于将自该时脉输入缓冲器装置输出的内部时脉延迟一段规定的时间的延迟装置；其特征在于，该数据输出缓冲器装置的动作是由自该延迟装置输出的延迟后的内部时脉所控制的。
2．如权利要求1所述的具有一个数据输出缓冲器的存储装置，其特征在于，该延迟装置包含电阻器部件、电容器部件以及多个延迟缓冲器；并且该等电阻器部件的温度特性变化比外围电路相对的小。
3．如权利要求1或2所述的具有一个数据输出缓冲器装置的存储装置，其特征在于，自该数据输出缓冲器装置输出的数据的数据窗口时间与该外部时脉的时间周期相等。
4．一种具有一个数据输出缓冲器装置的存储装置，其包含用于接收一个外部时脉并且输出一个内部时脉的时脉输入缓冲器装置；用于将自该时脉输入缓冲器装置输出的内部时脉延迟一段规定的时间的延迟装置；以及用于闩锁并输出从存储单元阵列所读出的数据的闩锁装置；其特征在于，该数据输出缓冲器装置的动作是由自该延迟装置输出的延迟后的内部时脉所控制的。
5．根据权利要求4所述的具有一个数据输出缓冲器装置的存储装置，其特征在于，该闩锁装置进行流水线的动作。
6．根据权利要求4所述的具有一个数据输出缓冲器装置的存储装置，其特征在于，从该延迟装置输出的该延迟后的内部时脉的产生时间与待从该闩锁装置输出的读取数据最近被输出的时间相同，以控制该数据输出缓冲器装置。
7．根据权利要求4所述的具有一个数据输出缓冲器装置的存储装置，其特征在于，该延迟装置包含电阻器部件、电容器部件以及多个延迟缓冲器；并且该等电阻器部件的温度特性变化比外围电路相对的小。
8．根据权利要求4～7中任一项所述的具有一个数据输出缓冲器装置的存储装置，其特征在于，自该数据输出缓冲器装置输出的数据的数据窗口时间与该外部时脉的时间周期相等。
9．一种用以控制一存储装置的一数据输出缓冲器装置的方法，其系包含接收一个外部时脉并且输出一个内部时脉；将自该时脉输入缓冲器装置输出的内部时脉延迟一段规定的时间；并且响应于该延迟后的内部时脉来控制该存储装置的数据输出缓冲器装置的动作。
10．根据权利要求9所述的一种用以控制一存储装置的一数据输出缓冲器装置的方法，其特征在于，自该数据输出缓冲器装置输出的数据的数据窗口时间与该外部时脉的时间周期相等。
全文摘要
一种具有数据输出缓冲器的存储装置无误地输出来自存储单元阵列的读出数据,并且在输出该数据上提供充足的时间。一种具有数据输出缓冲器装置的存储装置包括一个用于接收一个外部时脉并且输出一个内部时脉的时脉输入缓冲器装置;以及一个用于将自该时脉输入缓冲器装置输出的内部时脉延迟一段规定的时间的延迟装置,其中该数据输出缓冲器装置的动作是由自该延迟装置输出的延迟后的内部时脉所控制的。
文档编号G11C7/00GK1229991SQ9812660
公开日1999年9月29日 申请日期1998年12月29日 优先权日1997年12月31日
发明者金鼎笔 申请人:现代电子产业株式会社