专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及到一种半导体存储器件，尤其是涉及到一种具有一个冗余存储电路的半导体存储器件，该冗余存储电路具有构成整个电路的较少量的器件，而且在其存储区中布线密度较低。
半导体存储器件是具有大量存储单元阵列块的高集成度器件，在存储单元阵列块中哪怕只有一个存储单元出现故障，也难以正常发挥作用。因此，在半导体存储器件中，存储单元阵列块中任何有故障的行或有故障的列均被冗余列取代，以使其正常发挥作用。
最近，人们建议用各存储单元阵列块单独提供的冗余行或冗余列来取代存储单元阵列块中任何故障行或故障列的方式使半导体存储器件正常发挥作用，通过增加取代作用的适用性并提高有效故障存储单元替换能力来达到提高半导体存储器件产量的目的。
一个常规半导体存储器件的典型例子在图9中示出，该器件具有冗余存储电路，供单元阵列块中的存储单元行来替换。图9是一个常规的半导体存储器件的该电路的一个方块图。
如图9所示，半导体存储器件100有多个(为简便，图9中只示出四个)单元阵列块10-0至10-3，其中存储单元作为基本的存储电路被定位于多个行和多个列中，一个块选择器2用于从单元阵列块10-0至10-3中选择一个单元阵列块，一个行预解码器1用于从被选的单元阵列块10中的行中间确定一个将要被选的单元行，而行解码器40-0至40-3用于根据行预解码器1的指令来选择并驱动一个单元行。
块选择器2根据输入到半导体存储器件100的行地址信号(XA)的两个高位输出一个块选择信号(BSL0至BSL3)以便在单元阵列块10-0至10-3中选择一个单元阵列块。
行预解码器1通过对行地址信号(XA)中除了两个高位之外的位信号进行预解码的方式输出一个预解码器信号(XDCS)，以便从被选的单元阵列块10中确定将被选择的单元行。
行解码器40-0至40-3是分别与单元阵列块10-0至10-3相对应而设置的，当所对应的由下面将要描述的阵列控制电路3所输出的行解码器激活信号(XDCE0至XDCE3)处于激活状态时，该激活信号即选择的驱动由预解码信号(XDCS)确定的单元行，而该预解码信号是由所对应的单元阵列块10中的行预解码器1输出的。
同时，如图9所示，半导体存储器件100作为一个冗余存储电路，具有多个冗余单元阵列11-0至11-3，其中每个均包括一行冗余存储单元，还具有多个替换地址程序电路50-0至50-3，乃与冗余单元阵列11-0至11-3对应而设，一个替换判别电路52，一个冗余行编码器7，多个阵列控制电路3-0至3-3，乃与单元阵列块10对应而设，以及冗余行驱动器34-0至34-3。
当单元阵列块10-0至10-3中存在故障行时，替换地址程序电路50-0至50-3把与故障行相对应的行地址储存下来，并在行地址信号XA确定故障行的地址输出处于激活状态的冗余行选择信号(XRD0至XRD3)。
当冗余行选择信号(XRD0至XRD3)中处于激活状态的信号时，替换判别电路52输出处于激活状态的替换判别信号(XRDN)。
冗余行编码器7设置在靠近替换地址程序电路50-0至50-3的地方，并对从替换地址程序电路50-0至50-3输出的冗余行选择信号XRD0至XRD3进行编码，并将其作为冗余行选择编码信号(RXDS)来输出。
阵列控制电路3-0至3-3是分别对应于行解码器40-0至40-3与冗余行解码器34-0至34-3而设置的，并且当相对应的块选择信号(BSL0至BSL3)处于激活状态而替换判别信号(XRDN)处于非激活状态，即情况正常时，输出处于激活状态的行解码器激活信号(XDCE0至XDCE3)及读出激活信号(SAE0至SAE3)。
与此相反，当替换判别信号(XRDN)处于激活状态即处于冗余状态时，阵列控制电路将行解码器激活信号(XDCE0至XDCE3)转变成非激活状态并对冗余行选择解码信号RXDS进行解码，然后，当对应的冗余行选择信号(XRD0至XRD3)处于激活状态时，根据解码的结果输出处于激活状态的冗余行选择信号(RXDE0至RXDE3)以及读出激活信号(SAE0至SAE3)。
冗余行驱动器34-0至34-3是与冗余单元阵列11-0至11-3分别对应而设置的，并且当冗余行选择信号(RXDE0至RXDE3)处于激活状态时对所对应的冗余单元阵列1 1进行选择和驱动。
而且，如图9所示，半导体存储器件100有一个行解码器5，用于从单元列区10-0至10-3及冗余单元阵列11-0至11-3中选择一个行，作为基本存储电路和冗余存储电路的公用电路，还有带有转换门电路的读出放大器电路6-0至6-3。
行解码器5从每个单元阵列块10-0至10-3和冗余单元阵列11-0至11-3中选择一个行。
带有转换门电路的读出放大器电路6-0至6-3对位于对应的单元阵列块10-0至10-3的所选中的行与列的相互交叉点处的存储单元中的存储器数据和对应的冗余单元阵列11-0至11-3的所选中的行与列的相互交叉点处的冗余存储单元中的存储数据进行读出放大。
图10、11和12分别示出了对应于四个单元阵列块10-0至10-3的阵列控制电路3、行解码器40，以及冗余行解码器34的电路特例。图13是一个存储区的电路图，而图13中所示的该存储区是如此配置的有16个分区(用X9至X12选择)，每个阵列为64个主字行(MWL)(用X3至X8选择)，而每个主字行为8个分字行(SWL，冗余单元行)(用X0至X2选择)。
阵列控制电路30有两个阵列激活信号生成电路，分别对应上、下两个单元阵列块10，和两个冗余解码电路。
如图10所示，阵列激活信号生成电路有一个与非门电路(11)，其输入为用于选择主字行的两个预解码地址(Xj+2NXj+3N和XjTXj+1N，在图13中分别示为X9NX10N和X11TX12N)，和一个或非门电路(13)，用于接收与非门(11)的输出和非门(12)的输出，非门(12)的输入为替换判别电路52的输出信号冗余判别信号(XREDUNB)，或非门(13)的输出经过非门14后为BSELBm信号。
阵列激活信号生成电路还有一个或非门电路(15)，其输入为来自或非门(13)的输出信号和来自冗余解码器电路的输出信号，而输出阵列激活信号(XAEBm)。
另一方面，冗余解码器电路有一个与非门电路(17)，其分别通过非门(16A,16B)输入的两个编码地址(RX0,RX1)用于选择冗余字行，还有一个或非门电路(18)，用于接收与非门(17)的输出和XREDUNB。
如图11中所示，正规的字驱动器有一个与非门电路(21)，它的两个预解码地址(Xj+2NXj+3N和XjTXjXj+1N，在图13中分别示为X3N4N和X5N6N)，用于选择主字行，和一个用来接收与非门(21)的输出和由阵列控制电路30输出的BSELBm的或非门电路(22)，还有一个缓冲器23，包括把或非门(22)的输出作为其输入的电压转换器，正规的字驱动器对主字行进行驱动。
如图12所示，冗余字驱动器有一个与非门32，分别通过反相器(31A和31B)输入的两个编码地址(RX0和RX1)用来选择冗余字行，和一个以与非门(32)的输出和从替换判别电路52输出的XREDUNB为其输入而进行接收的或非门电路(33)，还有一个把或非门(33)的输出作为其输入的电压转换器(34)，冗余字驱动器对冗余字行进行选择和驱动。
在图10至13中X0至X2用于选择子字行的地址X3至X8用于选择主字行的地址Xj+2NXj+3N用于选择主字行的预解码地址(XDCS在图9中)(X3N4N至X7T8T在图13中)XiTXj+1N用于选择阵列的预解码地址(BSLm在图9中)(X9N10N至X11T12T在图13中)XREDUNB冗余判别信号(替换判别信号(XRDNm)在图9中)(正规高，冗余低)BSELBm正规字驱动器激活信号(行解码器驱动信号(XDCEm)在图9中)(激活低，失活高)XAEBm阵列激活信号(SAEm在图9中)(激活低，失活高)RX0,RX1,RX2用于选择冗余字行的编码地址(用3个位从8行中选一行)(冗余行编码器输出的RXDS在图9中)图10至12中所示的阵列控制电路3，行解码器40以及冗余行解码器34在正规(非冗余)状态及冗余状态中以下述方式发挥作用。下述功能的描述是根据图13进行的。
在正规时间(1)．行地址是通过从半导体存储器件100的外部传来的激活信号而被接收的(图中未示出)。
(2)．用于选择主字行的预解码地址(X3N4N,X5N6N,X7N8N,X9N10N和X11N12N)(XDCS在图9中)是根据半导体存储器件100的内部行地址信号(XA)，由在图9中所示的行预解码器1生成的。这里，例如，如果X3和X4处于“低”电位，则X3N4N将处于“高”电位，并且X3T4N,X3N4T和X3T4T均处于“低”电位。
(3)．在正规状态下且冗余判别信号(XREDUNB)处于高电位时，16个阵列中有一个阵列被用于选择阵列(在图13中X9T10N及X11N12N被选中)的预解码地址(X9N10N至X11T12T)选中。
(4)．阵列激活信号(XAEBm)变成“低”电位并被激活。因此，位线的预充电将结束，对读取激活的预先准备被确立(图中未示出)。只要BSELBm处于“低”电位，正规字驱动器即处于激活状态。
(5)．64个正规字驱动器中的一个被用于选择字行的预解码地址(X3N4N至X7T8T)选中。
(6)．此后，虽然图中未示出，但主字行(MWL)被选中，读取被激活，而数据的读出或写入等被执行。
在冗余时间(1)和(2)如同在正规时间中那样进行。
(3)．由于处于冗余状态且冗余判别信号(XREDUNB)处于低电位(未示出),16个冗余行阵列11中的1个被用来选择由冗余行编码器输出的冗余字行的编码地址(RX0,RX1和RX2)选中。在图13中，RX0处于“低”电位，RX1处于“高”电位，RX2处于“高”电位。这里，被选中的冗余阵列之外的冗余阵列处于失活状态，因为XREDUNB处于低电位。
(4)．阵列激活信号(XAEBm)处于“低”电位和激活状态。因此，位线的预充电将结束，对读取激活的预先准备将被确立(未显示)。而且，由于BSELBm处于“高”电位，正规字驱动器处于失活状态。
(5)．8个冗余字驱动器中的一个被用于选择冗余字行的编码地址(RX0,RX1和RX2)选中。
(6)．此后，虽然图中未预示出，但子字行(RWL)被选中，读取被激活，数据的读出和写入等操作被执行。
然而，如上所述的带有冗余电路的常规半导体存储器件存在以下问题，因而难以实现半导体存储器件的微型化和高集成度。
首先，构成冗余字驱动器(即冗余行驱动器)的电路器件的数量要比构成普通的字驱动器的电路器件的数量大。这不仅增加成本，而且也使冗余字驱动器的设计尺寸大于普通的字驱动器的设计尺寸，必然要占据更大的空间。
还有，如此之多的信号线引入冗余字驱动器，就要求有更宽的布线空间而布线密度也就变得更大，降低了布线生产流程的效率。
因此，本发明目的就是提供减少了构成存储电路的元件数量并降低了存储区布线密度的半导体存储器件。
作出本项发明的人员注意到阵列控制电路中设置的冗余解码器电路的配置与冗余字驱动器中的冗余解码电路的配置相同这一事实，产生了把由用于选择冗余行的编码信号选中的冗余字驱动器的解码电路当作阵列控制电路的冗余解码电路来共同使用的想法，于是完成了本项发明。
为实现上述目的，本项发明的半导体存储器件配置了多个存储单元阵列块，第个块具有多个存储单元行，多个由冗余解码器驱动的冗余存储单元行，一个替换地址程序电路，输出信号在预定时机来选择处于激活状态的冗余行，一个替换判别电路，用来在预定时机输出用于判定激活状态替换的信号，一个冗余行选择信号编码器，对由替换地址程序电路输入的冗余行选择信号进行编码，并把它们作为编码信号输出以便选择冗余行，一个替换控制电路，当替换判别信号处于激活状态时，对由冗余行选择信号编码器输入的多个冗余行选择编码信号进行解码，对与处于激活状态的冗余行选择信号相对应的存储单元行进行选择，并通过冗余行解码器对选中的冗余存储单元行进行驱动，本发明的半导体存储器件的特征在于，用于对冗余行选择编码信号进行解码的冗余行解码电路由冗余行解码器和替换控制电路共用。
在本项发明中，所谓预定时刻即是在单元阵列块中存在故障行的时候，以及替换地址程序电路存储了与故障行相对应的行地址并且行地址信号指明了故障行的行地址的时候，此时，替换地址程序电路输出处于激活状态的冗余行选择信号。
所谓预定时刻也就是从替换地址程序电路输出的冗余行选择信号中存在处于激活状态的信号的时候，此时，替换判别电路输出处于激活状态的替换判别信号。
冗余行解码电路可以设置于替换控制电路中。在这种情况下，冗余行解码器的数量是不受限制的，冗余行解码器具有与替换控制电路共用的冗余行解码电路。例如，两个靠近的冗余存储单元行的一个冗余行解码器可以有一个与替换控制电路共用的冗余行解码电路，而且甚至四个靠近的冗余存储单元行的一个冗余行解码器也可以有一个与替换控制电路共用的冗余行解码电路。
而且，冗余行解码电路可以设置在冗余行解码器中。
虽然对冗余行解码电路的配置不存在限制，但是，公用的冗余行解码电路还是配有一个与非门，用来输入从冗余行选择信号编码器通过各自的反相器输出的冗余行选择编码信号，还配有一个或非门，用于输入与非门的输出和从替换判别电路输出的替换判别信号。
在本项发明的半导体存储器件中，由于配备了具有公用的替换控制电路和冗余行解码器的冗余行解码器电路，配置替换控制电路和冗余行解码器的电路的总数就可以大为减少，而且这样，存储区的布线密度就能够降低。
图1示出第一实施例的半导体存储器件的阵列控制电路的电路图；图2示出第一实施例的半导体存储器件的正规字驱动器的电路图；图3示出第一实施例的半导体存储器件的冗余字驱动器的电路图；图4示出第一实施例的半导体存储器件的阵列控制电路、正规字驱动器和冗余字驱动器的布线图；图5示出第二实施例的半导体存储器件的阵列控制电路的电路图；图6示出第二实施例的半导体存储器件的正规字驱动器的电路图；图7示出第二实施例的半导体存储器件的冗余字驱动器的电路图；图8示出第二实施例的半导体存储器件的另一冗余字驱动器的电路图；图9示出一个常规的半导体存储器件的总电路图；图10示出该常规半导体存储器件的阵列控制电路的电路图；图11示出该常规半导体存储器件的正规字驱动器的电路图；图12示出该常规半导体存储器件的冗余字驱动器的电路图；图13示出该常规半导体存储器件中的阵列控制电路、正规字驱动器和冗余字驱动器的布线图。
下面以举例的方式并参照附图对本发明的一个实施例进行详细的描述。
实施例1本例是与本项发明有关的一个半导体存储器件的一个具体实施例，而图1、2和3分别是本例的半导体存储器件的基本构件，即一个阵列控制电路、一个正规字驱动器，和一个冗余字驱动器的电路图。
本例的半导体存储器件除电路配置阵列控制电路201和冗余字驱动器203之外，具有与图9中所示的常规半导体存储器件100相同的配置。
如图1中所示，除了图10中所示的常规结构的控制电路30之外，本半导体存储器件的阵列控制电路201具有一个或非门电路(18)，其向上、下冗余字驱动器203输出冗余字行选择信号(RXDEm)。
如图2中所示，正规字驱动器202的电路配置与图11中所示的常规的正规字驱动器的配置相同。
如图3所示，冗余字驱动器203只有一个缓冲器(41)，其中包括一个电压转换器，其输出从阵列控制器201输入的冗余字行选择信号(RXDEm)并进行电压转换，冗余字驱动器203并对冗余字线RMWL进行驱动。
在本例的半导体存储器件中，如上所述的配置阵列控制电路201，正规字驱动器202，和冗余字驱动器203基本上同在常规的半导体存储器件中一样发挥作用，而在正规时间，该半导体存储器件将如上所述同常规的半导体存储器件完全一样地发挥作用。
而在冗余时间，除输入来自阵列控制电路201并输出送往冗余字驱动器203，以及冗余字驱动器203由冗余字行选择信号(RXDEm)选择之外，该半导体存储器件以与在上面所述的常规的半导体存储器件100相同的方式发挥作用。
由于本例的半导体存储器件中正规字驱动器203只有一个构件即电压转换器，就没有必要如图4中所示的那样从地址信号起，穿过高集成的存储区，到正规字驱动器203，提供布线。因此，存储的布线密度即大为减少。图4示出了一个存储区，其配置与图13中所示的相同，有16个阵列子区(由X9至X12选择)，每个阵列有64个主字行(MWL)(由X3至X8选择)，每个主字行MWL(由X0至X2选择)有8个子字行(SWL，冗余单元)。
尽管存储器区的布线结构流程本来就是困难的，因为其布线密度非常高，易于降低产量，但是在本例中效益和产量均得到改善，因为布线密度被降低了。
实施例2本实施例为与本项发明相关的半导体存储器的另一个实施例，而图5至图8分别是本实施例的半导体存储器件基本构件，即阵列控制器、正规字驱动器，和冗余字驱动器的电路图。
本实施例的半导体存储器件的阵列控制电路301有上、下两个冗余字驱动器303A和303B，和一个公用的冗余解码电路。除图10中所示的常规配置的阵列控制电路30之外，阵列控制电路301还有一个与阵列控制电路30的冗余解码电路相同配置的一个冗余解码电路，还有一个用来接收或非门的输出(51A,51B,52A,52B)的电路，并如图5中所示，作为冗余字行选择信号(RXDEm)将其输出到冗余字驱动器303A,303B。
如图6所示，正规字驱动器302有与图11中所示的常规的正规字驱动器相同的电路配置。
如图7、图8分别所示，冗余字驱动器303A和303B各仅有一个电压转换器(53)，将从阵列控制电路301输入的冗余字行选择信号(RXDEm)进行电压转换和输出，并对冗余字行进行驱动。
在本例中，由于正规字驱动器的构件数量与实施例1相比已进一步减少，因此其布线密度进一步降低。
根据本项发明，半导体存储器件配置的冗余行解码电路具有公用的一个替换控制电路和一个冗余行解码器，因此，替换控制电路和冗余行解码器的构件总数可以显著减少，这样，存储区的布线密度就明显降低。
在不背离其精神及根本特点的前提下，本项发明可以用其它特定的形式来实现。因此，无论从哪方面来看，都可以认为本实例是直观而详尽的，但与其说是上面的叙述倒不如说是下面所附权利要求对本项发明的范围进行了界定。因此，在与权利要求等同的在含义上及范围内的任何更改均包括在权利要求之内。
本项发明的日本专利申请文件No.10-077756(1998年3月25日发文)包括详细说明、权利要求、附图及概要，作为参考。
权利要求
1．一个半导体存储器件，其特征在于解码冗余选择编码信号的一个冗余解码电路由替换控制电路和冗余行解码器共用，该半导体存储器件包括多个存储单元阵列块，第个块具有多个存储单元行，多个由冗余解码器驱动的冗余存储单元行，一个替换地址程序电路，用于在预定时间输出处于激活状态的冗余行选择信号，一个替换判别电路，用于在预定时间输出处于激活状态的替换判别信号，一个冗余行选择信号编码器，用于对冗余行选择信号进行编码，冗余行选择信号由冗余地址程序电路输入并把其作为冗余行选择信号输出，一个替换控制电路，用于对多个冗余行选择编码信号进行解码，而冗余行选择编码信号是在替换判别信号处于激活状态时由冗余选择信号编码器输入的，从多个冗余行选择编码信号中选出与处于激活状态的冗余行选择信号相对应的冗余存储单元行，并由冗余行解码器对选中的冗余存储单元行进行驱动。
2．根据权利要求1所述的半导体存储器件，其特征为，在其替换控制电路中设置了一个公用的冗余行解码电路。
3．根据权利要求1或2所述的半导体存储器件，其特征为，两个靠近的冗余存储单元行的一个冗余行解码器具有一个与替换控制电路共用的冗余行解码电路。
4．根据权利要求1或2所述的半导体存储器件，其特征为，四个靠近的冗余存储单元行的一个冗余行解码器具有一个与替换控制电路共用的冗余行解码电路。
5．根据权利要求1所述的半导体存储器件，其特征为，在冗余行解码器中设置了一个共用的冗余行解码电路。
6．根据权利要求1至5中任一项所述的半导体存储器件，其特征为，公用的冗余行解码电路有一个与非门，通过反相器分别接收冗余行选择信号编码器输出的冗余行选择编码信号，公用的冗余行解码电路还有一个或非门，用于把与非门的输出和从替换判别电路输出的替换判别信号作为输入信号来接收。
全文摘要
一个半导体存储器件有多个存储单元阵列块,多个冗余存储单元行,一个替换地址程序电路、一个替换判别电路,一个冗余选择信号编码器,和一个替换控制电路,这些冗余选择编码信号是当替换判别信号处于激活状态时由冗余选择信号编码器输入时,从它们中间选择与处于激活状态的冗余选择信号相对应的冗余存储单元行,并由冗余行解码器对选中的冗余存储单元行进行驱动。而且,冗余解码电路对由替换控制电路和冗余行解码器共用的冗余选择编码信号进行解码。
文档编号G11C29/04GK1233060SQ99103190
公开日1999年10月27日 申请日期1999年3月25日 优先权日1998年3月25日
发明者伊佐聪 申请人:日本电气株式会社