半导体存储器件和包括半导体存储器件的存储系统的制作方法
【专利说明】半导体存储器件和包括半导体存储器件的存储系统
[0001]相关申请的交叉引用
[0002]本申请要求2014年2月7日提交的申请号为10-2014-0014296的韩国专利申请的优先权和权益，其全部内容通过引用合并于此。
技术领域
[0003]实施例涉及电子器件和包括电子器件的存储系统，并且更具体地涉及半导体存储器件和包括半导体存储器件的存储系统。
【背景技术】
[0004]半导体存储器件是使用如下半导体材料实现的存储器件:诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)。半导体存储器件通常被分成易失性存储器件或非易失性存储器件。
[0005]易失性存储器件是当供应至易失性存储器件的电源被中断时储存的数据丢失的存储器件。易失性存储器件的实例包括，但不限于静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件是当供应至非易失性存储器件的电源被中断时，保留储存的数据的存储器件。非易失性存储器件的实例包括，但不限于只读存储器(ROM)、可编程ROM (PROM)、可擦除可编程ROM (EPROM)、电可擦除可编程ROM (EEPROM)、快闪存储器、相变RAM (PRAM)、磁性RAM (MRAM)、阻变RAM (RRAM)、铁电RAM (FRAM)等。快闪存储器通常被分成或非(NOR)型快闪存储器件或与非(NAND)型快闪存储器件。
【发明内容】
[0006]半导体存储器件的一个实施例包括:存储器单元阵列，其包括在衬底之上层叠配置的第一多个正常存储器单元和第二多个虚设存储器单元；第一多个正常字线，其与第一多个正常存储器单元电耦接；以及第二多个虚设字线，其与第二多个虚设存储器单元电耦接，其中第一多个正常存储器单元包括至少一个坏的存储器单元，并且至少一个坏的存储器单元中的每个被第二多个虚设存储器单元之中的虚设存储器单元代替。
[0007]半导体存储器件的一个实施例包括:多个单元串，其分别与多个漏极选择线电耦接，并且沿着行的方向延伸，且被布置在列方向上，多个单元串中的每个包括在衬底之上层叠配置的第一多个正常存储器单元和第二多个虚设存储器单元；第一多个正常字线，其与第一多个正常存储器单元电耦接；以及第二多个虚设字线，其与多个虚设存储器单元电耦接，其中，第一多个正常存储器单元包括至少一个坏的存储器单元，并且至少一个坏的存储器单元中的每个被第二多个虚设存储器单元之中的虚设存储器单元代替。
[0008]存储系统的一个实施例包括半导体存储器件和被配置成控制半导体存储器件的至少一种操作的控制器，其中，半导体存储器件包括:存储器单元阵列，其包括在衬底至少层叠配置的第一多个正常存储器单元和第二多个虚设存储器单元；第一多个正常字线，其与第一多个正常存储器单元电耦接；以及第二多个虚设字线，其与第二多个虚设存储器单元电耦接，其中，第一多个正常存储器单元包括至少一个坏的存储器单元，并且至少一个坏的存储器单元中的每个被第二多个虚设存储器单元之中的虚设存储器单元代替。
【附图说明】
[0009]图1是表示半导体存储器件的一个实施例的框图；
[0010]图2是表示图1中所示的存储器单元阵列的框图；
[0011]图3是表示图2中所示的存储块的一个实施例的电路图；
[0012]图4是表示图2中所示的存储块中的一个的一个实施例的电路图；
[0013]图5是表示图3中所示的在存储块中沿着列方向布置的单元串的电路图；
[0014]图6是行的单元串、和包括在每一个单元串中的虚设存储器单元和正常存储器单元的一个实施例的图示；
[0015]图7是行的单元串、和包括在每一个单元串中的虚设存储器单元和正常存储器单元的一个实施例的图示；
[0016]图8是行的单元串、和包括在每一个单元串中的虚设存储器单元和正常存储器单元的一个实施例的图示；
[0017]图9是详述在根据参照图8描述的方法来代替坏的存储器单元之后执行编程操作或读取操作时，施加至虚设字线和正常字线的电压的表；
[0018]图10是详述在根据参照图8描述的方法来代替坏的存储器单元之后执行擦除操作时施加至虚设字线和正常字线的电压的表；
[0019]图11是表示包括半导体存储器件和控制器的存储系统的框图；
[0020]图12是表示图11中所示的存储系统的一个实施例的框图；
[0021]图13是表示图12中所示的存储系统的应用的一个实例的框图；
[0022]图14是表示包括参照图13描述的存储系统的计算系统的框图。
【具体实施方式】
[0023]图1是半导体存储器件100的一个实施例的框图。
[0024]半导体存储器件100包括存储器单元阵列110和外围电路120。
[0025]存储器单元阵列110经由行线RL和位线BL与外围电路120电耦接。
[0026]存储器单元阵列110包括多个存储块。多个存储块中的每个包括多个单元串。多个串中的每个包括层叠在衬底之上的多个存储器单元。在一个实施例中，多个存储器单元中的每个是非易失性存储器单元。在一个实施例中，多个存储器单元中的每个可以被定义为单电平单元或多电平单元。以下将参照图2、图3和图4来描述存储器单元阵列110。
[0027]修复信息被储存在多个存储块中的至少一个中。修复信息包括关于坏的存储器单元的信息。坏的存储器单元的可靠性通常不确定，并且可以被处理为坏区。坏的存储器单元可以被其他存储器单元代替。
[0028]外围电路120从存储器单元阵列110装载修复信息，并且根据该修复信息使用其他存储器单元来修复坏的存储器单元。
[0029]外围电路120包括:地址解码器121、电压发生器122、读取/写入电路123和控制逻辑124。
[0030]地址解码器121经由行线RL与存储器单元阵列110电耦接。行线RL包括漏极选择线、字线、源极选择线和公共源极线。在一个实施例中，行线RL可以包括管道选择线。
[0031]地址解码器121被配置成在控制逻辑124的控制下驱动行线RL。地址解码器121从控制逻辑124接收转换地址CA。
[0032]在一个实施例中，当执行编程操作或读取操作时，转换地址CA包括块地址和行地址。地址解码器121被配置成将接收的转换地址CA的块地址解码。地址解码器121选择与解码的块地址相关的存储块。地址解码器121被配置成将接收的转换地址CA的行地址解码。地址解码器121将从电压发生器122接收的电压施加至选中存储块的行线RL，并且然后选择与解码的行地址相关的一个漏极选择线和一个字线。
[0033]在一个实施例中，当执行擦除操作时，转换地址CA包括块地址。地址解码器121将块地址解码，并且选择与解码的块地址相关的存储块。当擦除电压Vers被施加至存储器单元阵列110时，地址解码器121施加从电压发生器122接收的电压。电压的实例包括，但不限于施加至与选中的存储块电耦接的行线RL的接地电压。
[0034]在一个实施例中，地址解码器121可以包括块解码器、行解码器和地址缓冲器。
[0035]电压发生器122在控制逻辑124的控制下操作。电压发生器122被配置成使用在半导体存储器件100处接收的外部电压来产生多个电压。
[0036]在一个实施例中，电压发生器122可以包括被配置成调节接收的外电压并且产生电源电压的电路。在一个实施例中，电压发生器122可以包括多个泵浦电容器，并且通过选择性地激活多个泵浦电容器以接收电源电压来产生多个电压。
[0037]读取/写入电路123经由位线BL与存储器单元阵列110电耦接。读取/写入电路123在控制逻辑124的控制下操作。
[0038]当执行编程操作和读取操作时，读取/写入电路123可以与半导体存储器件100外部的外部设备交换数据DATA，或可以与半导体存储器件100的输入/输出缓冲器(未示出)交换数据DATA。当执行擦除操作时，读取/写入电路123可以将位线BL浮置。
[0039]在一个实施例中，读取/写入电路123可以包括页缓冲器(或页寄存器)、列选择电路等。
[0040]控制逻辑124与地址解码器121、电压发生器122和读取/写入电路123电耦接。控制逻辑124从外部设备或从半导体存储器件100的输入/输出缓冲器(未示出)接收命令CMD和物理地址ADDR。控制逻辑124被配置成响应于命令CMD而控制半导体存储器件100的一种或更多种操作。命令CMD的实例包括,但不限于编程操作命令、读取操作命令和擦除操作命令。
[0041]控制逻辑124包括地址转换单元125。地址转换单元125储存从存储器单元阵列110装载的修复信息。存储器单元阵列110的坏区和将用于代替坏区的存储器单元在修复信息中被指明。
[0042]地址转换单元125接收物理地址ADDR。如果物理地址ADDR与坏区相对应，则地址转换单元125提供与将用于代替坏区的存储器单元相关的转换地址CA。如果物理地址ADDR不与坏区相对应，则地址转换单元125将物理地址ADDR提供作为转换地址CA。
[0043]半导体存储器件100可以包括输入/输出缓冲器(未示出)。输入/输出缓冲器从外部设备接收命令CMD和物理地址ADDR，并且将接收的命令CMD和物理地址ADDR传送至控制逻辑124。输入/输出缓冲器被配置成将从外部设备接收的数据DATA传送至读取/写入电路123以及将从读取/写入电路123接收的数据DATA传送至外部设备。
[0044]在一个实施例中，半导体存储器件100可以是快闪存储器件。
[0045]图2是表示图1中所示的存储器单元阵列110的框图。
[0046]存储器单元阵列110包括多个存储块BLKl至BLKz。每个存储块具有三维结构。每个存储块包括层叠在衬底之上的多个存储器单元。多个存储器单元沿着+X方向、+Y方向和+Z方向布置。以下将参照图3和图4来描述存储块的结构。
[0047]图3是表示图2中所示的存储块BLKl至BLKz的一个实施例的电路图。
[0048]第一存储块BLKl包括多个单元串CSll至CSlm、CS21至CS2m。在第一存储块BLKl中，沿着行方向(即，+X方向)布置m数目个单元串。图3中示出了沿着列方向(即，+Y方向)布置的两个单元串。然而，P(P是自然数)数目个单元串可以沿着列方向(即，+Y方向)布置。
[0049]多个单元串CSll至CSlm、CS21至CS2m中的每个被形成为U形。多个单元串CSll至CSlm、CS21至CS2m中的每个包括:正常存储器单元NMCl至NMCn，虚设