电流检测电路及半导体存储装置的制造方法
【技术领域】
[0001] 本发明有关于检测出流动于位线的电流的电流感测，且特别有关于半导体存储装 置的电流检测型的感测电路。
【背景技术】
[0002] 图1显示现有的闪存的位线选择电路及分页缓冲器/感测电路的一例。在此，一对 的位线，即，以偶数位线GBL_e以及奇数位线GBL_o为例。位线选择电路10具有连接至偶 数位线GBL_e的偶数选择晶体管SEL_e、连接至奇数位线GBL_o的奇数选择晶体管SEL_o、 连接至偶数位线GBL_e与假想电位VIR之间的偶数偏压选择晶体管YSEL_e、连接至奇数位 线GBL_o与假想电位VIR之间的奇数偏压选择晶体管YSEL_o、连接至偶数选择晶体管SEL_ e及奇数选择晶体管SEL_o的共通节点NI的位线选择晶体管BLS。偶数位线GBL_e及奇数 位线GBL_o与共通的源极线SL之间连接有NAND串列NU。
[0003] 感测电路20具有供给预充电位给位线的预充晶体管BLPRE、连接至形成在预充晶 体管BLPRE与位线选择晶体管BLS之间的感测节点SN的电容C、将感测节点SN的电位传输 至拴锁电路22的传输晶体管BIXD等。
[0004] 偶数位线GBL_e被选择时，奇数位线GBL_o不被选择，偶数选择晶体管SEL_e、位线 选择晶体管BLS导通、奇数选择晶体管SEL_o不导通。奇数位线GBL_o被选择时，偶数位线 GBL_e不被选择，奇数选择晶体管SEL_o、位线选择晶体管BLS导通、偶数选择晶体管SEL_e 不导通。以这种方式，1个感测电路20共通地被偶数位线GBL_e及奇数位线GBL_o使用。
[0005] 特开平11-176177号公报等揭露了在读出动作中，偶数位线GBL_e被选择，偶数偏 压选择晶体管YSEL_e非导通，奇数偏压选择晶体管YSEL_o导通，奇数位线GBL_o由假想电 位VIR而被供给GND电位。相对地，奇数位线GBL_o被选择，偶数偏压选择晶体管YSEL_e导 通，奇数偏压选择晶体管YSEL_o非导通，偶数位线GBL_e由假想电位VIR而被供给GND电 位。像这样，进行偶数位线的读出时，供给GND电位至奇数位线，进行奇数位线的读出时，供 给GND电位至偶数位线，由此实现了位线的遮蔽，来减低由于邻接的位线之间的电容耦合 而产生的杂讯。
[0006] 图1所示的感测电路20是所谓的电压检测型的感测电路，通过预充晶体管BLPRE 等供给预充电位给偶数位线GBL_e或奇数位线GBL_o，之后，因应被选择的存储单元的存储 状态对位线放电，然后在感测节点SN检测出该放电状态。
[0007] 然而，这种电压检测型的感测电路会有当位线为微细构造时要缩短感测的时间就 变得相当困难的问题。也就是说，当位线的线宽或位线的间隔变得更微细，位线的阻抗就会 变大，且位线之间的电容耦合也会变大，因此要将位线预充至一定的电压相当费时。特别 是，在位线遮蔽读取动作中，邻接的位线被遮蔽而处于GND电位，因而使得选择位线的预充 时间拉长。
[0008] 另一方面，被抹除的存储单元的临界值不均匀，在读出动作时，流过位线的电流就 不一定会固定。因此，即使使用电流检测型的感测电路来取代电压检测型的感测电路，也需 要能够判定流过位线的微小的电流的能力。
【发明内容】
[0009] 本发明为了解决上述课题，以提出一种能够高速地检测出流过微细的位线构造的 电流的电流检测电路为目的。本发明还以提出一种具有电流检测型的感测电路的半导体存 储装置为目的。
[0010] 本发明的电流检测电路，包括：第1供给电路，可设定要检测的电流值，可将对应 到设定的电流值的定电流供给至第1节点；第2供给电路，连接于上述第1节点与一位线之 间，当上述位线的电流放电时，可将供给至上述第1节点的电流供给至上述位线；以及判断 电路，连接至上述第1节点，判断是否有比上述第1供给电路所供给的上述定电流大的电流 从上述位线放电。
[0011] 在一个实施例中，第1供给电路还能够对上述第1节点预充电，第2供给电路由预 充至上述第1节点的电压来对上述位线预充电。在一个实施例中，上述判断电路包括上述 第1节点的电压连接至其栅极的感测晶体管，上述感测晶体管在第2节点产生对应上述第1 节点电压的电压，以及一拴锁电路，电连接至上述第2节点。在一个实施例中，该第2供给 电路包括连接至上述第1节点与上述位线之间的MOS晶体管，以及监控上述位线的电压的 监控电路，上述监控电路在上述位线的电压下降时会使上述MOS晶体管的阻抗减小。在一 个实施例中，上述第1供给电路包括程式化的储存电路，写入用以设定要检测的电流值的 数据，上述第1供给电路根据储存的数据供给定电流至上述第1节点。在一个实施例中，上 述第1供给电路包括连接于电源与上述第1节点之间的MOS晶体管，上述MOS晶体管会因 应施加于其栅极的电流而供给定电流至上述第1节点。
[0012] 本发明的半导体存储装置，包括：存储器阵列，由多个存储单元所形成；感测电 路，连接至上述存储器阵列的多个位线，其中上述感测电路包括多个上述构造的电流检测 电路，每个上述电流检测电路连接至各个位线。
[0013] 在一个实施例中，上述存储器阵列包括存储单元串联而成的NAND串列，上述多个 电流检测电路分别连接至各NAND串列所连接的上述位线。在一个实施例中，上述多个电流 检测电路在进行被选择的页的读出动作时，于预充期间中，供给预充电压至上述第1节点， 于位线的放电期间中，供给定电流至上述第1节点。在一个实施例中，上述电流检测电路的 定电流设定为比流过抹除存储单元的电流的最小值还小的值。在一个实施例中，上述多个 电流检测电路包括拴锁电路，用以保持被选择的页的读出结果。
[0014] 在其他态样下，上述存储单元为可变阻抗元件，储存可逆的且非易失的数据，上述 多个电流检测电路分别连接至各可变阻抗元件所连接的上述位线。在一个实施例中，上述 多个电流检测电路的定电流设定在被SET的上述可变阻抗元件所流过的电流与被RESET的 上述可变阻抗元件所流过的电流之间。
[0015] 根据本发明，能够高速地检测出流过微细的位线构造的电流。而且，在具备电流检 测电路的半导体存储装置中，能够缩短数据读出所需要的时间。
【附图说明】
[0016] 图1显示现有的闪存的位线选择电路及分页缓冲器/感测电路的一例。
[0017] 图2显示本发明一实施例的闪存的构成例的方块图。
[0018] 图3显不本发明一实施例的闪存的NAND串列的构造的电路图。
[0019] 图4显不在本发明一实施例的闪存的各动作时施加于各部的电压的表格。
[0020] 图5显示本发明一实施例的分页缓冲器/感测电路的构造的电路图。
[0021] 图6用以说明本发明一实施例的分页缓冲器/感测电路的动作的时序图。
[0022] 图7说明选择存储单元为抹除存储单元时的电流1。^与目标的关系图。
[0023] 图8A说明抹除存储单元与程式化存储单元的位线间的放电时的电容耦合。
[0024] 图8B显示消除存储单元与程式化存储单元的位线的电压下降。
[0025] 图9显示本发明第2实施例的分页缓冲器/感测电路的构造的电路图。
[0026] 图10显示本发明第3实施例的阻抗变化型存储器阵列的例示图。
[0027] 图11显示在阻抗变化型存储器的可变阻抗元件的设置/重置时流过的电流与分 布的关系。
[0028] 图12显示本发明第3实施例的阻抗变化型存储器的感测电路。
[0029] 图中符号说明：
[0030] 10~位线选择电路；
[0031] 20~感测电路；
[0032] 22~拴锁电路；
[0033] 100 ~闪存；
[0034] 110~存储器阵列；
[0035] 120~输入输出缓冲器；
[0036] 130~地址暂存器；
[0037] 140~数据暂存器；
[0038] 150~控制器；
[0039] 160~字线选择电路；
[0040] 170~分页缓冲器/感测器；
[0041] 172~拴锁电路；
[0042] 180~行选择电路；
[0043] 190~内部电压产生电路；
[0044] 200~可程式化暂存器；
[0045] Ax~列地址信息；
[0046] Ay~行地址信息；
[0047] BIXD~传输晶体管（驱动信号）；
[0048] BLS~位线选择晶体管；
[0049] BLPRE~预充晶体管；
[0050] BLK(O)、BLK(I)、…、BLK(m)~块；
[0051] BLl ~BLm