N2,其栅极被供 给驱动信号IREFC。在放电期间，晶体管TN2被驱动信号IREFC驱动至开启的状态。
[0093] 节点SENSE还连接至晶体管TM。晶体管TM的栅极连接至驱动信号BIXD，在感测 期间驱动信号BIXD迁移至高电平，节点SENSE的电位转移至拴锁电路172。拴锁电路172 根据从节点SENSE接收的电位而保持数据"0"或" 1"，并将其输出至数据线DL、5E。
[0094] 晶体管TNl的栅极回授连接至节点T0BL。晶体管TNl监控节点TOBL的电压，因 应节点TOBL的电压而开启或关闭。具体来说，在放电期间，程式化的存储单元的位线的电 压会与抹除的存储单元的位线的电压下降产生电容耦合而一时地下降，此时晶体管TNl关 闭。因为晶体管TNl关闭，使得节点Nl的电压CAS上升，晶体管TN3的传导性降低。直到 程式化的存储单元的位线的电压恢复到原本的电压为止，无法实质地进行位线的感测，但 这种回授连接方式缩短了程式化的存储单元的位线的下降电压所要恢复的时间，结果缩短 了至感测为止的时间。
[0095] 接着，参照图6所示的时序图说明本实施例的分页缓冲器/感测电路的动作。控 制器150通过输入输出缓冲器接受读出动作的指令或地址信息后，对各部进行控制来进行 读出动作。
[0096] 时间Tl~T2是预充期间。源极线SL被供给0V。驱动信号IREFA从VDD迁移至 0V，晶体管TP3成为完全开启的状态，VDD电压预充至节点SNS。驱动信号IREFB在时间Tl 从OV迁移至一定的偏压电压，使晶体管TPl具有作为电流源的机能。
[0097] 较佳的态样下，晶体管TPl所供给的电流与晶体管TP3作为电流源动作时所供给 的电流I tp3几乎相等。在时间T1，节点TOBL为0V，晶体管TNl关闭。此时，供给至晶体管 TN3的栅极的CAS电压的大小使得VTHTN3+a (α = 0. 1~0. 2V)的预充电压被设定至节点 TOBL或位线GBL。也就是说CAS电压设定至2VTHTN3+ α。晶体管TN3的栅极、源极间的电压 比晶体管ΤΝ3的临界电压值Vthtn3高的期间，晶体管ΤΝ3导通，预充至节点SNS的电荷转移 至节点T0BL。这样一来，节点TOBL及位线GBL被预充至V thtn3+ α的电压。
[0098] 节点TOBL到达预充电压时，晶体管TNl开启，因此栅极电压CAS下降。例如，临界 电压值V mm =临界电压值Vthtn3时，栅极电压CAS成为VTHTN3+a。而晶体管ΤΝ3成为非导通 状态，位线GBL成为浮动状态。在预充期间，驱动信号IREFC、BIXD为0V，晶体管ΤΝ2、TM 关闭。
[0099] 时间T2至时间T3是放电期间。在时间T2，驱动信号IREFA从OV迁移至既定的 偏压电压。在放电期间，晶体管TP3具有作为电流源的机能，供给电流I tp3。电流Itp3决定 感测电路检测出的目标电流。换言之，假设在闪存的读出动作时使流过NAND串列（选择的 存储单元为抹除存储单元）的电流为1^，I tp3就会设定为能够检测出IeEa的电流的大小。 例如，选择的存储单元为抹除存储单元的NAND串列所流过的电流为大约0. 2 μ A的话，会设 定Itp3 = 0. 1 μ Α。然而，抹除存储单元的临界值会有不均一的状况，被深抹除的存储单元的 情况下会流过大的电流，被浅抹除的存储单元的情况下会流过小的电流，因此I tp3设定为能 够检测出被浅抹除的存储单元的电流的大小。
[0100] 另一方面,字线选择电路160施加 OV至选择的块中被选择的字线，施加通过电压 (例如4. 5V)至非选择的字线。选择存储单元为程式化存储单元（数据"0"）的话，选择存 储单元在被选择字线施加 OV的话不会开启。因此NAND串列不导通，位线GBL、节点TOBL的 电压不变化。因而，晶体管ΤΝ3不导通，节点SNS的电压不变化，晶体管ΤΡ2维持关闭。在 时间Τ2,驱动信号IREFC从OV迁移至既定的电压Vl (VDVthtn2)，使晶体管ΤΝ2开启，晶体管 ΤΝ2流过一定的偏压电流。例如，晶体管ΤΝ2被设定为流过与晶体管ΤΡ3的电流Itp3相等的 偏压电流。这样一来，节点SENSE被拉至GND电位。因此，晶体管ΤΡ2若是关闭的话，节点 SENSE就会维持在低电平。
[0101] 选择存储单元为抹除存储单元（数据"1"）的话，选择存储单元被选择字线施加 通过电压而开启。NAND串列导通。因此，位线GBL、节点TOBL的电荷放电至源极线SL。回 应于节点TOBL的电压下降，晶体管TN3的栅极、源极间的电压变得比临界电压值V thtn3大， 晶体管TN3导通，节点SNS的电压下降，但同时来自晶体管TP3的电流Itp3供给至节点SNS。 也就是说，当比晶体管TP3的电流I tp3大的电流放电至源极线SL时，节点SNS的电压下降。 当等于或比晶体管TP3的电流Itp3小的电流放电至源极线SL时，节点SNS的电压不变。节 点SNS变为临界电压值V thtp2以下时，晶体管TP2开启，节点SENSE的电压上升至高电平。节 点SENSE的电压会根据晶体管TP2与晶体管TN2的比而定。
[0102] 图7显示抹除存储单元（数据"1"）的电流IeEa的分布。存储单元会因为制造时 的不均一等原因，使得抹除存储单元的临界值产生范围。被深抹除的存储单元的临界值大， 电流变大，相反地浅抹除的存储单元的临界值小，电流变小。另一方面，在程式化 时，不流过电流Iaw如图7所示，假设流过抹除存储单元的电流最大值为I max，最小值为 Imin，则感测电路中能检测的理想的目标电流是要检测出Imin。也就是说，Itp3= Imin。由此， 能够使程式化存储单元的边际（margin)成为最大值。
[0103] 图6显示流过NAND串列的电流Iceii为不到0. 1 μ A、不满0. 2 μ A、不满0. 4 μ A的 例子。假设电流源晶体管TP3的电流为ITP3 = 0. 1 μ A，IminX). 1 μ A，Imax = 0. 4 μ A。当选择 存储单元为程式化存储单元（数据"0"）时，NAND串列不导通，节点TOBL、SNS不变化。也 就是电流1_对应不到〇. 1 μ A的波形。当选择存储单元为抹除存储单元，0. l〈ln〈0. 2 μ A 时，比晶体管ΤΡ3供给的电流Itp3大的电流进行放电，因此节点TOBUSNS的电压缓和地 倾斜下降。当抹除存储单元的电流为〇. 2 < Ι_〈0. 4 μ A时，显著的大电流进行放电， 因此节点TOBL、SNS的电压急剧地倾斜下降至0V。以这种方式来设定电流Itp3 = 0. 1 μ A， 能够由此判断流过位线的电流是否比〇. 1 μ A大。
[0104] 接着，说明晶体管TNl的回授控制。图8Α说明放电时的程式化存储单元与抹除存 储单元的位线之间产生的电容耦合。例如，位线GBL5、GBL7的选择存储单元为抹除存储单 元，位线GBL6的选择存储单元为程式化存储单元时，位线GBL5、GBL7放电至GND电位，位线 GBL6不放电至GND电位。然而，当位线间隔为30nm左右的程度时，因为位线间的电容耦合 β，当位线GBL5、GBL7的电压在下降时位线GBL6的电位也会跟着下降。这个情况概略地显 示于图8B。在时间Ta,位线GBL5、GBL7开始放电，在时间Tb、Tc位线GBL5、GBL7的电位分 别变为GND电位。位线GBL6的电位也会暂时地下降，然后在时间Td才恢复原来的电位。
[0105] 在此需注意的是程式化存储单元为非导通，因此位线GBL6的电压下降是不好的。 这是因为若位线GBL6的电压下降，可能会使得节点SNS的电压下降使晶体管TP2开启。因 此，直到位线GBL6的电压恢复的时间Td为止，必须延迟节点SENSE的感测，也就是晶体管 TM进行电荷转移的时间点。本实施例的感测电路为了减少此延迟时间，而使节点TOBL的 电压回授至晶体管TNl，监控节点TOBL的电压。当节点TOBL的电压比临界电压值V thtni低 时，晶体管TNl关闭，栅极电压CAS上升。由此，晶体管TN3的阻抗减小，从节点SNS往节点 TOBL的电流会迅速地供给。结果，如图8B的虚线FB所示，位线GBL6的电位在比时间Td更 之前的时间Te就恢复完成。因此，能够将感测的时间点设定为时间Te。
[0106] 根据本实施例，切换晶体管TP3做微小电流源控制，由此能够检测出流过微细的 位线构造的微小电流的有无。此外，在本实施例中，以全位线方式进行读出，能够省去现有 技术为了选择偶数位线或奇数位线所需的位线选择电路。再者，以全位线方式进行读出，能 够实质地忽略预充位线时位线之间的电容耦合的影响，因而能够缩小预充电压，缩短预充 期间。
[0107] 接着，说明第2实施例。虽然已举出由驱动信号IREFA、IREFB施加偏压电压使晶 体管TP3、晶体管TPl具有作为电流源的机能，以及施加驱动信号IREFC使一定的偏压电流 流过晶体