~位线；
[0052] C~电容；
[0053] Cl、C2、C3~控制信号；
[0054] DL、瓦~数据线；
[0055] GBLO、GBL1、…、GBLn-UGBLn ~位线；
[0056] GBL_o~奇数位线；
[0057] GBL_e~偶数位线；
[0058] IREFA、IREFB、IREFC ~驱动信号；
[0059] SEL_o~奇数选择晶体管；
[0060] SEL_e~偶数选择晶体管；
[0061] SL~源极线；
[0062] SN~感测节点；
[0063] S⑶、SGS~选择栅极线（选择栅极信号）；
[0064] TD~位线选择晶体管；
[0065] TS~源极线选择晶体管；
[0066] TPI、TP2、TP3 ~P 型 MOS 晶体管；
[0067] TNI、TN2、TN3、TM ~N 型 MOS 晶体管；
[0068] SNS、TOBL、SENSE、Nl ~节点；
[0069] YSEL_o~奇数偏压选择晶体管；
[0070] YSEL_e~偶数偏压选择晶体管；
[0071] MCi (i = 0、1、…、31)、Mll ~Mmn ~存储单兀；
[0072] NU~NAND串列、串列单元；
[0073] VIR~假想电位；
[0074] Vers~抹除电压；
[0075] Vprog~程式化电压；
[0076] Vpass~通过电压；
[0077] Vread~读出通过电压；
[0078] WL0、WL1、WL2、...、WL31 ~字线。
【具体实施方式】
[0079] 以下，说明本发明较佳的实施型态，以闪存及阻抗变化型存储器为例，作为使用电 流检测型的感测电路的半导体存储装置。
[0080] 图2显示本发明实施例的闪存的构成例的方块图。然而，于此所表示的闪存为例 示，本发明并不限定于这种构造。本实施例的闪存100包括：存储器阵列110,由配置成行 列状的多个存储单元所形成；输入输出缓冲器120,连接至外部输入输出端子I/O并保持输 入输出数据；地址暂存器130,接收来自输入输出缓冲器120的地址数据；数据暂存器140， 保持输入输出的数据；控制器150,根据来自输入输出缓冲器120的指令数据和外部的控制 信号（图中未显示的晶片致能或地址拴锁致能等）来供给控制各部的控制信号Cl、C2、C3 等；字线选择电路160,将来自地址暂存器130的列地址信息Ax解码并根据解码的结果来 进行块的选择以及字线的选择等；分页缓冲器/感测器170,保持从字线选择电路160所选 择的页所读出的数据以及保持写入被选择的页的写入数据；行选择电路180,将来自地址 暂存器130的行地址信息Ay解码并根据解码的结果来选择分页缓冲器170内的行数据；内 部电压产生电路190,产生数据的读出、程式化、抹除等所需要的电压（程式化电压Vprog、 通过电压Vpass、读出通过电压Vread、抹除电压Vers等）。
[0081] 存储器阵列110具有配置于行方向的多个块BLK(O)、BLK(I)、…、BLK(m)。块的 一侧的端部配置有分页缓冲器/感测电路170。但是分页缓冲器/感测电路170也可以配 置于块的另一侧的端部，或者是配置于两侧的端部。
[0082] 1个存储器块如图3所示，由多个NAND串列单元NU，每个NAND串列单元NU由多 个存储单元串联而成。1个存储块内有n+1个串列单元NU排列于列方向。串列单元NU包 括串联的多个存储单元MCi(i = 0、1、"·、31)、连接于一侧的端部上的存储单元MC31的漏 极端的位线选择晶体管TD、连接于另一侧的端部上的存储单元MCO的源极端的源极线选择 晶体管TS。位线选择晶体管TD的漏极连接至对应的1条位线GBL，源极线选择晶体管TS 的源极连接至共通的源极线SL。
[0083] 存储单元MCi的控制栅极连接至字线WLi，位线选择晶体管TD及源极线选择晶体 管TS的栅极连接至与字线WL平行的选择栅极线S⑶、SGS。字线选择电路160根据列地址 信息Ax选择存储块时，通过该存储块的选择栅极信号SGS、SGD来选择地驱动字线选择晶体 管TD及源极线选择晶体管TS。
[0084] 存储单元典型来说为MOS构造，包含为形成于P井内的N型扩散领域的源极/漏 极、形成于源极/漏极间的通道上的通道氧化膜、形成于通道氧化膜上的浮动栅极（电荷蓄 积层）、以及通过介电体膜形成于浮动栅极上的控制栅极。浮动栅极没有蓄积电荷时，也就 是写入数据"1"时，临界电压值是负的状态，存储器为常开。浮动栅极有蓄积电荷时，也就 是写入数据"〇"时，临界电压值转变为正，存储器为常关。
[0085] 图4显示在闪存的各动作时所施加的偏压电压的例示的表格。读出动作中，对 位线施加正的电压,对被选择的字线施加电压（例如0V)，对非选择的字线施加通过电压 Vpass (例如4. 5V)，对选择栅极线S⑶、SGS施加正的电压（例如4. 5V)，以开启位线选择晶 体管TD、源极线选择晶体管TS，以及对共通源极线施加0V。程式化（写入动作）中，对被选 择的字线施加高电压的程式化电压Vprog(15~20V)，对非选择的字线施加中间电位（例 如10V)，开启位线选择晶体管TD、关闭源极线选择晶体管TS，并对位线GBL施加对应于"0" 或"1"的数据的电位。抹除动作中，对块内被选择的字线施加0V，对P井施加高电压（例如 20V)，将浮动栅极的电子拉出至基板，由此以块为单位抹除数据。
[0086] 本实施例较佳的态样中，闪存100不具备图1所示的如现有技术的闪存的位线选 择电路10。也就是说，本实施例的闪存100在读出动作中不进行偶数位线与奇数位线的选 择，而同时选择全部的位线（全位线）。因此，本实施例的分页缓冲器/感测电路170对于 全部的位线是以一对一的关系设置，如图3所示，1个块具有n+1条位线时，分页缓冲器/感 测电路170就具备连接至n+1条位线的n+1个感测放大器。
[0087] 图5显示本实施例的分页缓冲器/感测电路170。此分页缓冲器/感测电路170 连接1条位线。分页缓冲器/感测电路170包括P型MOS晶体管TPl，串联于VDD电源（例 如2V)与基准电位（GND)之间；N型MOS晶体管TNl ;P型MOS晶体管TP2,串联于VDD电源 (例如2V)与基准电位（GND)之间；N型MOS晶体管TN2 ;P型MOS晶体管TP3,连接于VDD 电源（例如2V)与节点SNS之间；N型MOS晶体管TN3,连接于节点SNS与节点TOBL之间； 传输晶体管TN4,连接于节点SENSE，以及拴锁电路172,连接于传输晶体管TN4。
[0088] 晶体管TP1、TN2、TP3、TM的各栅极连接有从控制器150供给的驱动信号IREFA、 IREFB、IREFC、BLCD，控制晶体管TP1、TN2、TP3、TN4的动作。连接晶体管TPl与晶体管TNl 的节点Nl连接至晶体管TN3的栅极。连接至位线GBL的节点TOBL回授连接至晶体管TNl 的栅极。
[0089] 晶体管TPl，作为电流源，因应驱动信号IREFB供给一定的电流至节点Nl。较佳的 是，晶体管TPl在预充期间设定栅极电压CAS，使得比晶体管TN3的临界电压值V thtn3稍大的 值（Vthtn3+ α ( α = 〇· 1~〇· 2V))预充至节点TOBL或位线GBL，又在放电期间设定栅极电压 CAS，为了使得作为电流源动作的晶体管ΤΡ3所供给的电流Itp3能够流过，晶体管ΤΝ3在预 充期间根据栅极电压CAS来设定节点TOBL或位线GBL的预充电压。
[0090] 全位线方式的读出动作中，全部的位线几乎同时被预充至相同电位，因此能够几 乎忽略使用位线遮蔽方式时所产生的位线间的电容耦合下的负载。也就是说，位线遮蔽 方式下，预充至被选择的位线的电压变得不容易因为邻接的非选择的位线的GND电位而上 升。因此，本实施例的感测电路比起位线遮蔽方式或电压检测型，能够减小预充电压，借由 减小预充电压，能够缩短预充至位线的时间。
[0091] 晶体管ΤΡ3被驱动信号IREFA控制，在预充期间中预充VDD电压至节点SNS，在放 电期间中作为电流源供给节点SNS微小的电流I tp3。此电流Itp3如后所述地，决定感测电路 检测的目标电流。
[0092] 晶体管ΤΡ2的栅极连接至节点SNS。在预充期间，节点SNS为VDD电压，使晶体管 ΤΡ2关闭。在放电期间，节点SNS所显示的电位会对应到因应选择存储单元的存储状态变化 的位线GBL或节点TOBL的电位，而这个电位会使晶体管ΤΡ2开启或关闭。由此，节点SENSE 会产生对应到数据"0"或"1"的电压。晶体管TP2与地之间还连接晶体管T