管TN2的例子，但在第2实施例中，具备可程式化暂存器，可是定驱动信号IREFA、 IREFB、UREFC所供给的偏压电压。
[0108] 图9显示第2实施例的分页缓冲器/感测电路。与图5相同的构造会标示同一符 号而省略说明。第2实施例中，如该图所示，具有可程式化暂存器200,储存用来设定偏压电 压的数据。可程式化暂存器200例如包含熔丝暂存器或熔丝ROM。
[0109] 半导体晶圆片的各晶片有不均一的情况，因此流过抹除存储单元的电流也会 产生不均一。因此在制造阶段，量测流过选择的晶片或者是测试用元件的位线的电流1^， 根据该量测结果切断熔丝，对可程式化暂存器200设定驱动信号IREFA、IREFB、IREFC的偏 压电压。
[0110] 图9结合图2所示，控制器150在切换至微小电流控制时，也就是说晶体管TP3、 TPl具有作为电流源的机能时，读出设定于可程式化暂存器200的偏压电压的设定值，并根 据该设定值提供驱动信号IREFA、IREFB给晶体管TP3、TP1。对驱动信号IREFC也以同样方 式处理。因此，能够对每个晶片设定最佳的目标的电流I tp3，同时，对于流过晶体管TPl及晶 体管ΤΝ2的电流也可望能够最佳化。
[0111] 接着，说明本发明第3实施例。第3实施例有关于阻抗变化型存储器的感测电路。 图10是显示阻抗变化型存储器的存储器阵列的典型构造的电路图。1个存储单元由可变阻 抗元件以及与其串联的存取晶体管所构成。mXn(m、η是1以上的整数）个存储单元形成 二维矩阵状，晶体管的栅极连接至字线，漏极领域连接至可变阻抗元件的一侧的电极，源极 领域连接至源极线。可变阻抗元件的另一侧电极连接至位线。
[0112] 可变阻抗元件由氧化铪（HfOx)等的金属氧化物的薄膜所构成，能够借由施加的 脉冲电压的大小以及极性，可逆地且非易失性地设定为低阻抗状态或高阻抗状态。将可变 阻抗元件设定（或写入）为高阻抗状态称为SET，设定（写入）为低阻抗状态称为RESET。
[0113] 存储单元能够被字线、位线及源极线以位元为单位选择。例如，写入存储单元Mil 时，字线WLl将晶体管开启，对位线BLl、源极线SLl施加对应SET或RESET的电压。由此， 可变阻抗元件被SET或RESET。读出存储单元Mll时，字线WLl将晶体管开启。对位线BLl、 源极线SLl施加用以读出的电压。位线BLl上会出现对应到可变阻抗元件的SET或RESET 的电压或电流，而这会被感测电路所检测出来。
[0114] 图11显示SET、RESET时流过可变阻抗元件的存储单元电流与分布的关系。因为 可变阻抗元件的不均一，SET、RESET时流过可变阻抗元件的电流也会产生一个范围。如图中 所示，可变阻抗元件被SET时，可变阻抗元件成为高阻抗状态，流过的电流约1 μ A以下。另 一方面，可变阻抗元件被RESET时，可变阻抗元件成为低阻抗状态，流过的电流约比10 μ A 大。
[0115] 图12显示第3实施例的阻抗变化型存储器的感测电路，与图5构造相同的元件会 标示相同符号。与第1实施例的时序相同地，时间Tl~Τ2之间，节点SNS、节点T0BL、被选 择的位线GBLO被预充电。
[0116] 接着，在时间T2~T3,进行位线的放电。晶体管TP3因为驱动信号IREFA而具有 作为电流源的机能，供给电流I tp3。如图11所示，要判断可变阻抗元件的SET或RESET，以 能够判断流过可变阻抗元件的电流是否在1 μ A以上为佳。因此，电流Itp3例如大约设定为 1 μ A0
[0117] 另一方面，施加一定电压于被选择的字线WL，使存取用晶体管开启。当可变阻抗元 件为RESET的话，从位线GBLO通过可变阻抗元件放电至源极线SL的电流约10 μ Α。晶体管 ΤΡ3虽供给1 μ A的电流至节点SNS，但比它更大的电流往源极线SL放电，因此节点SNS的 电位急剧地转为低电平，晶体管ΤΡ2开启，节点SENSE的电压急剧地上升至高电平。在感测 期间，晶体管TM开启，节点SENSE的电位传送至拴锁电路172,输出对应RESET的数据。
[0118] 当可变阻抗元件为SET的话，从位线GBLO通过可变阻抗元件放电至源极线SL的 电流约1 μ A以下。此时，晶体管TP3供给1 μ A的电流Itp3至节点SNS，因此供给电流与放 电电流均衡，节点SNS的电压没有实质地变化。因此，节点SENSE的电位为低电平。在感测 期间，晶体管TM开启，节点SENSE的电位传送至拴锁电路172,输出对应SET的数据。
[0119] 以上虽已详述本发明较佳的实施型态，但本发明并不限定于此，在权利要求范围 所记载的本发明的要旨的范围内，可作各种变形、变更。
【主权项】
1. 一种电流检测电路，其特征在于，包括： 第1供给电路，可设定要检测的电流值，可将对应到设定的电流值的定电流供给至第1 节点； 第2供给电路，连接于该第1节点与一位线之间，当该位线的电流放电时，可将供给至 该第1节点的电流供给至该位线；以及 判断电路，连接至该第1节点，判断是否有比该第1供给电路所供给的该定电流大的电 流从该位线放电。
2. 如权利要求1所述的电流检测电路，其特征在于，该第1供给电路还能够对该第1节 点预充电，该第2供给电路借由预充至该第1节点的电压来对该位线预充电。
3. 如权利要求1或2所述的电流检测电路，其特征在于，该判断电路包括连接该第1节 点的电压至其栅极的感测晶体管，该感测晶体管在第2节点产生对应该第1节点电压的电 压，以及一拴锁电路，电连接至所述第2节点。
4. 如权利要求1所述的电流检测电路，其特征在于，该第2供给电路包括连接至该第 1节点与该位线之间的MOS晶体管，以及监控该位线的电压的监控电路，该监控电路在该位 线的电压下降时会使该MOS晶体管的阻抗减小。
5. 如权利要求1所述的电流检测电路，其特征在于，该第1供给电路包括可程式化的储 存电路，储存用以设定要检测的电流值的数据，该第1供给电路根据该储存的数据供给定 电流至该第1节点。
6. 如权利要求1至5任一项所述的电流检测电路，其特征在于，该第1供给电路包括连 接于电源与该第1节点之间的MOS晶体管，该MOS晶体管会因应施加于其栅极的电压而供 给定电流至该第1节点。
7. -种半导体存储装置，其特征在于，包括： 存储器阵列，形成有多个存储单元； 感测电路，连接至该存储器阵列的多个位线，其中，该感测电路包括多个如权利要求1 至6任一项所述的电流检测电路，多个电流检测电路的每一个连接至各所述多个位线。
8. 如权利要求7所述的半导体存储装置，其特征在于，该存储器阵列包括由所述多个 存储单元串联而成的NAND串列，所述多个电流检测电路分别连接至各NAND串列所连接的 所述多个位线。
9. 如权利要求8所述的半导体存储装置，其特征在于，所述多个电流检测电路在进行 被选择的页的读出动作时，于预充期间中，供给预充电压至各所述第1节点，于所述位线的 放电期间中，供给定电流至各所述第1节点。
10. 如权利要求8或9所述的半导体存储装置，其特征在于，该电流检测电路的该定电 流设定为比流过所述多个存储单元中被抹除存储单元的电流的最小值还小的值。
11. 如权利要求8至10任一项所述的半导体存储装置，其特征在于，所述多个电流检测 电路包括拴锁电路，用以保持被选择的页的读出结果。
12. 如权利要求7所述的半导体存储装置，其特征在于，所述多个存储单元为可变阻抗 元件，储存可逆的且非易失的数据，所述多个电流检测电路分别连接至各可变阻抗元件所 连接的所述多个位线。
13. 如权利要求12所述的半导体存储装置，其特征在于，所述多个电流检测电路的定 电流设定在被SET的该可变阻抗元件所流过的电流与被RESET的该可变阻抗元件所流过的 电流之间。
【专利摘要】本发明提供一种电流检测电路及半导体存储装置，该电流检测电路能够高速地检测出流过微细的位线构造的电流。本发明的分页缓冲器/感测电路(170)包括：晶体管(TP3)，在预充期间中对节点(SNS)预充电，在放电期间中供给被设定好目标的定电流给节点(SNS)；晶体管(TN3)，根据预充电至节点(SNS)的电压对位线预充电；晶体管(TP2)，连接至节点(SNS)。晶体管(TP2)在放电期间，检测出是否有比晶体管(TP3)供给的定电流大的电流从位线放电，并输出检测结果至节点(SENSE)。
【IPC分类】G01R19-00, G11C16-04
【公开号】CN104835523
【申请号】CN201410466454
【发明人】荒川贤一
【申请人】华邦电子股份有限公司
【公开日】2015年8月12日
【申请日】2014年9月12日
【公告号】US20150228350