个触发器I/Fl、I/F2以及I/F3、负载单元L0、以及多个逻辑门NDl至ND4。
[0060]触发器I/F1可以基于与第一存储体的第一存储器相对应的第一选择信号L0AD_B0_LB来激活，以及基于页缓冲器选择信号PBSEL的反相信号和内部电源电压VCCI来输出输出信号。逻辑门NDl可以对触发器I/F1的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，以输出与第一存储体的第一存储器相对应的第一页缓冲器选择信号PBSEL_B0_LB。
[0061]触发器I/F2可以基于与第一存储体的第二存储器相对应的第二选择信号L0AD_Β0_ΗΒ来激活，以及基于页缓冲器选择信号PBSEL的反相信号和内部电源电压VCCI来输出输出信号。逻辑门ND2可以对触发器I/F2的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，并且输出与第一存储体的第二存储器相对应的第二页缓冲器选择信号PBSEL_B0_HB0
[0062]触发器I/F3可以基于与第二存储体的第一存储器相对应的第三选择信号L0AD_B1_LB来激活，以及基于页缓冲器选择信号PBSEL的反相信号和内部电源电压VCCI来输出输出信号。逻辑门ND3可以对触发器I/F3的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，以输出与第二存储体的第一存储器相对应的第三页缓冲器选择信号PBSEL_B1_LB。
[0063]负载单元LO可以暂时储存和输出与第二存储体的第二存储器相对应的第十四选择信号L0AD_B1_HB。逻辑门ND4可以对负载单元LO的输出信号和页缓冲器选择信号PBSEL执行逻辑操作，以输出与第二存储体的第二存储器相对应的第四页缓冲器选择信号PBSEL_BlJffi0
[0064]图7和图8是用于图示根据本发明一个实施例的半导体存储器件的操作的信号的波形图。
[0065]图7是用于图示在数据输入操作期间数据同时被输入至第一存储体单元BANKO和第二存储体单元BANKl的情况的信号的波形图。
[0066]当数据同时被输入至第一存储体BANKO和第二存储体BANKl时，开始存储体地址可以与第一存储体BANKO相对应，而结尾存储体地址可以与第二存储体BANKl相对应。存储体地址可以响应于地址信号ALE来输入。参见图2和图7，用于数据输入操作的命令信号WEXLE和DQS以及地址信号ALE可以通过输入/输出焊盘单元110传送至相应的部件。此夕卜，输入/输出焊盘单元110可以将外部输入的数据DATA O至15作为局部数据DO至D15传送至局部数据线 10IN_EVEN〈7:0> 和 10IN_0DD〈7: 0>。
[0067]时钟发生单元120可以基于从输入/输出焊盘单元110接收的命令信号，产生以预定的周期触发的内部时钟CK4DP，以及通过利用内部时钟CK4DP产生数据输入时钟DCLK_BO和DCLK_B1，使得数据输入时钟DCLK_B0和DCLK_B1可以具有相同的周期并且交替地触发。当数据被输入至第一存储体单元BANKO和第二存储体单元BANKl时，可以把数据输入时钟DCLK_B1_B0产生为具有与数据输入时钟DCLK_B1相同的周期和触发定时。
[0068]输入/输出控制电路130可以基于从输入/输出焊盘单元110接收的命令信号和由时钟发生单元120产生的数据输入时钟DCLK_B0、DCLK_B1和DCLK_B1_B0，将传送至第一局部数据线10IN_B0〈15:0>和第二局部数据线10IN_B1〈15:0>的局部数据DO至D15传送至第一全局数据线OTL_B0〈15:0>和第二全局数据线OTL_B1〈15:0>。
[0069]地址计数器单元140可以对由时钟发生单元120产生的内部时钟CK4DP进行计数，以产生计数信号，并且基于计数信号和从输入/输出焊盘单元110接收的命令信号产生列地址。产生的列地址可以被传送至第一列解码器160和第二列解码器170。地址计数器单元140可以将完整的列地址传送至第一列解码器160和第二列解码器170，而不是与第一存储体单元BANKO和第二存储体单元BANKl相对应的不同的地址。因此，地址计数器单元140可以由单个计数器电路组成，因而，可以减少与第一列解码器160和第二列解码器170耦接的地址线的数目。
[0070]控制信号发生电路150可以基于通过输入/输出焊盘单元110输入的命令信号产生控制第一列解码器160和第二列解码器170的第一页缓冲器选择信号PBSEL_B0_LB、第二页缓冲器选择信号PBSEL_B0_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB。基于第一页缓冲器选择信号PBSEL_B0_LB、第二页缓冲器选择信号PBSEL_B0_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号PBSEL_B1_HB，第一列解码器160和第二列解码器170可以选择包括在第一存储体单元BANKO和第二存储体单元BANKl中的第一页缓冲器单元PBO和PB2以及第二页缓冲器单元PBl和PB3，以将通过输入/输出控制电路130输入的内部数据DO至D15输入至第一页缓冲器单元PBO和PB2以及第二页缓冲器单元PBl和PB3。
[0071]图8是用于图示第一存储体BANKO和第二存储体BANKl在数据输入操作中具有不同的定时的情况的信号的波形图。也就是说，以下参照图8来描述在数据输入操作的初始部分数据仅被输入至第二存储体单元BANKl，而在数据输入操作的最后部分数据被输入至第一存储体单元BANKO的情况。
[0072]当在数据输入操作的初始部分数据仅被输入至第二存储体BANKl，而在数据输入操作的最后部分数据仅被输入至第一存储体BANKO时，开始存储体地址可以与第二存储体BANKl相对应，而结尾存储体地址可以与第一存储体BANKO相对应。参见图2至图6和图8，用于数据输入操作的命令信号WE、CLE和DQS以及地址信号ALE可以通过输入/输出焊盘单元110被传送至相应的部件。此外，输入/输出焊盘单元110可以将外部输入的数据DATAO至15作为内部数据DO至D15传送至局部数据线10IN_EVEN〈7:0>和10IN_0DD〈7: 0>。
[0073]时钟发生单元120可以基于从输入/输出焊盘单元110接收的命令信号来产生以预定的周期触发的内部时钟CK4DP，并且通过利用内部时钟CK4DP产生数据输入时钟DCLK_BO和DCLK_B1，使得数据输入时钟DCLK_B0和DCLK_B1可以具有相同的周期并且交替地触发。当以不同的定时向第一存储体单元BANKO和第二存储体单元BANKl输入数据时，数据输入时钟DCLK_B1_B0可以具有与数据输入时钟DCLK_B1相同的周期和触发定时，并且基于在数据输入操作的最后部分转变的命令信号WE和CLE触发。
[0074]输入/输出控制电路130可以基于从输入/输出焊盘单元110接收的命令信号和由时钟发生单元120产生的数据输入时钟DCLK_B0、DCLK_B1以及DCLK_B1_B0将被传送至第一局部数据线10IN_B0〈15:0>和第二局部数据线10IN_B1〈15:0>的内部数据DO至D15传送至第一全局数据线OTL_B0〈15:0>和第二全局数据线OTL_B1〈15:0>。
[0075]地址计数器单元140可以对由时钟发生单元120产生的内部时钟CK4DP进行计数以产生计数信号，以及基于从输入/输出焊盘单元110接收的命令信号和计数信号产生列地址。产生的列地址可以被传送至第一列解码器160和第二列解码器170。地址计数器单元140可以将完整的列地址传送至第一列解码器160和第二列解码器170，而不是与第一存储体单元BANKO和第二存储体单元BANKl相对应的不同的地址。因此，地址计数器单元140可以由单个计数器电路组成，因而，可以减少与第一列解码器160和第二列解码器170耦接的地址线的数目。
[0076]控制信号发生电路150可以基于通过输入/输出焊盘单元110输入的命令信号产生控制第一列解码器160和第二列解码器170的第一页缓冲器选择信号PBSEL_B0_LB、第二页缓冲器选择信号PBSEL_B0_HB、第三页缓冲器选择信号PBSEL_B1_LB和第四页缓冲器选择信号 PBSEL_B1_HB。
[0077]控制信号发生电路150可以促使第一选择信号L0AD_B0_LB和第二选择信号L0AD_Β0_ΗΒ触发至低电平，以防止在数据输入操作的初始部分数据被输入至第一存储体单元ΒΑΝΚ0，使得即使当页缓冲器选择信号PBSEL激活时也可以防止激活第一页缓冲器选择信号PBSEL_B0_LB和第二页缓冲器选择信号PBSEL_B0_HB。因此，即使当第一列解码器160和第二列解