线控制单元包括多个第二数据控制单元，所述多个第二数据控制单元适于基于第三数据输入时钟将所述输入数据传送至所述第二数据线。
[0108]技术方案10.如技术方案9所述的半导体存储器件，其中，所述第一数据输入时钟和所述第三数据输入时钟具有相同的周期，并且交替地触发。
[0109]技术方案11.如技术方案9所述的半导体存储器件，其中，在数据输入操作的最后部分，所述第二数据输入时钟比所述第一数据输入时钟多触发一次。
[0110]技术方案12.—种半导体存储器件，包括:
[0111]第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元；
[0112]输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号；
[0113]第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制所述第一存储体和所述第二存储体的页缓冲器单元的数据锁存操作；
[0114]控制信号发生电路，其适于产生所述页缓冲器选择信号；
[0115]地址计数器，其适于通过由所述第一列解码器和所述第二列解码器共享的地址线传送所述列地址；以及
[0116]输入/输出控制电路，其适于将所述输入数据传送至与所述第一存储体和所述第二存储体的页缓冲器单元耦接的数据线。
[0117]技术方案13.如技术方案12所述的半导体存储器件，还包括时钟发生单元，其适于基于所述命令信号产生内部时钟和数据输入时钟。
[0118]技术方案14.如技术方案12所述的半导体存储器件，其中，所述控制信号发生电路在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，将所述页缓冲器选择信号激活，以选择所述第一页缓冲器单元和所述第二页缓冲器单元。
[0119]技术方案15.如技术方案12所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器单元和所述第二页缓冲器单元之中与选中的存储体相对应的页缓冲器单元。
[0120]技术方案16.如技术方案12所述的半导体存储器件，其中，所述输入/输出控制电路包括:
[0121]第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及
[0122]第二数据线控制单元，其适于将所述内部数据传送至与所述第二存储体相对应的第二数据线。
[0123]技术方案17.如技术方案12所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，其适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。
[0124]技术方案18.如技术方案17所述的半导体存储器件，其中，所述第二数据线控制单元包括多个第二数据控制单元，其适于基于第三数据输入时钟将所述内部数据传送至第二数据线。
[0125]技术方案19.一种半导体存储器件，包括:
[0126]多个存储体单元，每个存储体单元包括存储单元和页缓冲器单元；
[0127]与相应的存储体单元相对应的多个列解码器，每个列解码器适于基于列地址和页缓冲器选择信号来控制对应的页缓冲器单元的数据锁存操作；
[0128]控制信号发生电路，其适于基于命令信号产生所述页缓冲器选择信号，以激活所述页缓冲器单元的数据锁存操作；以及
[0129]地址计数器，其适于对内部时钟进行计数以产生所述列地址，以及通过由所述列解码器共享的地址线传送所述列地址。
[0130]技术方案20.如技术方案19所述的半导体存储器件，还包括时钟发生单元，所述时钟发生单元适于基于所述命令信号产生所述内部时钟和第一数据输入时钟至第三数据输入时钟。
[0131]技术方案21.如技术方案20所述的半导体存储器件，还包括输入/输出控制电路，所述输入/输出控制电路适于基于所述第一数据输入时钟至所述第三数据输入时钟将输入数据传送至与相应的页缓冲器单元耦接的数据线。
[0132]技术方案22.如技术方案21所述的半导体存储器件，其中，所述输入/输出控制电路包括多个数据线控制单元，所述多个数据线控制单元适于将所述输入数据传送至与相应的存储体单元相对应的数据线。
【主权项】
1.一种半导体存储器件，包括: 第一页缓冲器块和第二页缓冲器块，其分别对应于第一存储体和第二存储体； 输入/输出控制电路，其适于将输入数据传送至数据线； 第一列解码器和第二列解码器，其适于基于通过地址线传送的列地址和由所述第一列解码器和所述第二列解码器共享的多个页缓冲器选择信号，将通过所述数据线传送的所述输入数据分别锁存至所述第一页缓冲器块和所述第二页缓冲器块；以及 控制信号发生电路，其适于产生多个页缓冲器选择信号。2.如权利要求1所述的半导体存储器件，还包括时钟发生单元，其适于基于命令信号产生内部时钟和数据输入时钟。3.如权利要求2所述的半导体存储器件，还包括地址计数器，其适于对所述内部时钟进行计数以基于所述命令信号产生所述列地址，以及将所述列地址通过所述地址线传送至所述第一列解码器和所述第二列解码器。4.如权利要求1所述的半导体存储器件，其中，当在输入与所述第二存储体相对应的第二存储体地址之前输入与所述第一存储体相对应的第一存储体地址时，数据被同时输入至所述第一存储体和所述第二存储体，以及当在输入所述第一存储体地址之前输入所述第二存储体地址时，所述第二存储体的数据输入操作在所述第一存储体的数据输入操作之前执行。5.如权利要求1所述的半导体存储器件，其中，在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块。6.如权利要求1所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块之中与选中的存储体相对应的页缓冲器块。7.如权利要求1所述的半导体存储器件，其中，所述输入/输出控制电路包括: 第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及 第二数据线控制单元，其适于将所述内部数据传送至与所述第二存储体相对应的第二数据线。8.如权利要求7所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，所述多个第一数据控制单元适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。9.一种半导体存储器件，包括: 第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元； 输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号； 第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制所述第一存储体和所述第二存储体的页缓冲器单元的数据锁存操作； 控制信号发生电路，其适于产生所述页缓冲器选择信号； 地址计数器，其适于通过由所述第一列解码器和所述第二列解码器共享的地址线传送所述列地址；以及 输入/输出控制电路，其适于将所述输入数据传送至与所述第一存储体和所述第二存储体的页缓冲器单元耦接的数据线。10.一种半导体存储器件，包括: 多个存储体单元，每个存储体单元包括存储单元和页缓冲器单元； 与相应的存储体单元相对应的多个列解码器，每个列解码器适于基于列地址和页缓冲器选择信号来控制对应的页缓冲器单元的数据锁存操作； 控制信号发生电路，其适于基于命令信号产生所述页缓冲器选择信号，以激活所述页缓冲器单元的数据锁存操作；以及 地址计数器，其适于对内部时钟进行计数以产生所述列地址，以及通过由所述列解码器共享的地址线传送所述列地址。
【专利摘要】一种半导体存储器件包括分别对应于第一存储体和第二存储体的第一页缓冲器块和第二页缓冲器块；输入/输出控制电路，其适于传送输入数据至数据线；第一列解码器和第二列解码器，其适于基于通过由第一列解码器和第二列解码器共享的地址线传送的列地址，将通过数据线传送的输入数据分别锁存至第一页缓冲器块和第二页缓冲器块；以及控制信号发生电路，其适于产生控制第一列解码器和第二列解码器的多个页缓冲器选择信号以选择性地对第一页缓冲器块和第二页缓冲器块执行数据锁存操作。
【IPC分类】G11C16/08, G11C16/06
【公开号】CN105097026
【申请号】CN201410708259
【发明人】金珉秀
【申请人】爱思开海力士有限公司
【公开日】2015年11月25日
【申请日】2014年11月28日
【公告号】US20150332743