作的第一读取电压相比于用于包括在非易失性存储器电路中的第二区域的读取操作的第二读取电压而具有较高电压电平。
[0034]在本发明的一实施例中，一种半导体器件可以包括:一个或更多个内部电路；非易失性存储器电路，包括适用于储存该非易失性存储器电路的操作的第一数据的第一区域、适用于储存与第一数据相同数据的第二区域、和适用于储存用于内部电路的第二数据的第三区域；第一寄存器，适用于暂时储存第一数据；一个或更多个第二寄存器，适用于暂时储存第二数据；以及控制电路，适用于当执行启动操作时控制非易失性存储器电路分别将第一数据和第二数据传送至第一寄存器和第二寄存器。
[0035]第一读取操作同时对第一区域和第二区域执行，且从第一区域读取的数据和从第二区域读取的数据用以产生对应于第一数据的读取数据。
[0036]当第一区域的读取数据和第二区域的读取数据的一个或更多个是编程数据时，第一区域的读取数据被产生作为编程数据，且当第一区域的读取数据和第二区域的读取数据是非编程数据时，第一区域的读取数据被产生作为非编程数据。
[0037]在本发明的一实施例中，一种操作具有非易失性存储器电路的半导体器件的方法，可以包括:激活启动信号；基于启动信号对包括在非易失性存储器电路中的第一非易失性存储器区域执行第一启动操作；基于通过第一启动操作所得到的数据来优化非易失性存储器电路；以及在非易失性存储器电路优化之后基于启动信号来对第二非易失性存储器区域执行第二启动操作。
【附图说明】
[0038]图1是图示用作为电阻器或电容器操作的晶体管实施的电熔丝的示意图。
[0039]图2是图示以电熔丝实施的传统单元阵列的示意图。
[0040]图3是图示包括图2中所示的单元阵列的电熔丝阵列电路的框图。
[0041]图4是图示包括图3中所示的电熔丝阵列电路的传统存储器件的示意图。
[0042]图5是图示依照本发明的实施例的半导体器件的框图。
[0043]图6是用于描述图5所示的半导体器件的操作的流程图。
[0044]图7是图示依照本发明的实施例的半导体器件的框图。
[0045]图8是用于描述从图7所示的振荡信号供应电路产生的振荡信号的时序图。
[0046]图9是图示依照本发明的实施例的半导体器件的框图。
[0047]图10是用于描述从图9所示的电压供应电路产生的读取电压的时序图。
[0048]图11是图示依照本发明的实施例的半导体器件的框图。
[0049]图12是包括在图11所示的非易失性存储器电路中的第一区域的详细图。
【具体实施方式】
[0050]以下将参考附图更详细地描述各种实施例。然而，本发明可以以各种形式来具体化且不应被视为限制于本文提出的实施例。反而，提出这些实施例，使得本公开将是完善且完整的，且将充分地对本领域技术人员表达本发明的范围。整篇公开，遍及本发明的各种图和实施例的同样的附图标记是指同样部分。
[0051]也注意到在本说明书中，“连接/耦接”不只是指一个组件直接耦接另一组件，也是指通过中间组件间接耦接另一组件。此外，只要在句子中未具体提及，单数形式就可以包括复数形式。应容易地理解在本公开书中的“在…上”和“在…上方”的意义应以扩大方式来解释，使得“在…上”不只表示“直接在…上”，也表示在某物上且其间具有中间特征或层，且“在…上方”不只表示直接在顶部，也表示在某物的顶部且其间具有中间特征或层。当第一层被称为“在第二层上”或“在衬底上”时，不只表示第一层直接在第二层或衬底上的情况，也表示第三层存在于第一层与第二层或衬底之间的情况。
[0052]图5是图示依照本发明的实施例的半导体器件的框图。
[0053]参考图5，半导体器件可以包括非易失性存储器电路510、第一寄存器520、第二寄存器530_0和530_1、控制电路540、和内部电路550_0和550_1。
[0054]非易失性存储器电路510可以储存半导体器件的操作所需的数据。非易失性存储器电路510可以包括第2和3图中所示的电熔丝阵列电路，但不以此为限。非易失性存储器电路510可以以如下各种类型的非易失性存储器电路之一来实施，诸如电熔丝阵列电路、NAND闪存、N0R闪存、可抹除可编程只读存储器(EPR0M)、电性可抹除可编程只读存储器(EEPR0M)、铁电RAM(FRAM)、和磁阻RAM(MRAM)。非易失性存储器电路510可以包括分成第一和第二区域R1和R2的单元阵列。第一区域R1可以储存非易失性存储器电路510的操作所需的数据，且第二区域R2可以储存内部电路550_0和550_1的操作所需的数据。
[0055]控制电路540可以控制非易失性存储器电路510的启动操作。当启动信号Β00Τ_UP被激活时，控制电路540可以周期性地激活读取信号RD，使得非易失性存储器电路510执行读取操作。再者，每当执行读取操作时，控制电路540可以改变并施加行地址R_ADD和列地址C_ADD，使得从非易失性存储器电路510读取不同数据。每当执行读取操作时，可以改变行地址R_ADD和列地址C_ADD中的一个或更多个。振荡信号0SC可以指用于控制电路540的同步操作的信号。例如，在启动操作期间，每当振荡信号0SC被激活五次时，控制电路540可以激活读取信号RD并改变地址R_ADD和C_ADD。振荡信号0SC可以被供应至非易失性存储器电路510，且用于确定非易失性存储器电路510的操作时序。在启动操作期间，控制电路540可以控制非易失性存储器电路510，使得第一区域R1的数据被首先读取且在第一区域R的所有数据被读取之后接着读取第二区域R2的数据。
[0056]在启动操作期间，第一寄存器520可以接收从非易失性存储器电路510的第一区域R1读取的数据并储存接收的数据。通过启动操作而储存在第一寄存器520中的数据可以用于非易失性存储器电路510的设置(或整理)。设置(或整理)可以包括优化使用在非易失性存储器电路510中的各种电压电平、设置非易失性存储器电路510的内部元件的电阻值、和设置非易失性存储器电路510的内部电路的设置操作时序。亦即，虽然第一寄存器520的数据是从非易失性存储器电路510的第一区域R1传送来的数据，但第一寄存器520的数据可以用于非易失性存储器电路510的优化操作。
[0057]在启动操作期间，第二寄存器530_0和530_1可以接收从非易失性存储器电路510的第二区域R2读取的数据并储存接收的数据。通过启动操作而储存在第二寄存器530_0中的数据可以用于内部电路550_0的操作，且通过启动操作而储存在第二寄存器530_1中的数据可以用于内部电路550_1的操作。
[0058]内部电路550_0至内部电路550_1可以包括可以使用储存在非易失性存储器电路510中的数据的电路。例如，当半导体器件是存储器件，内部电路550_0可以是存储体，且可以使用储存在第二寄存器530_0中的数据来执行修复操作。再者，内部电路550_1可以是设置电路，且可以使用储存在第二寄存器530_1中的数据来执行各种设置操作。
[0059]图6是用于描述图5所示的半导体器件的操作的流程图。
[0060]参考图5和6，在步骤S610中，启动信号B00TJJP可以被激活。启动信号B00TJJP可以在半导体器件上电之后经过预定时间时被激活。亦即，启动信号B00TJJP可以在半导体器件的初始操作期间被激活。
[0061]当激活启动信号B00TJJP时，可以开始启动操作。首先，在步骤S620中，储存在非易失性存储器电路510的第一区域R1中的数据可以被传送至第一寄存器520。控制电路540可以周期性地激活施加至非易失性存储器电路510的读取信号RD。每当激活读取信号RD时，控制电路540可以改变地址R_ADD和C_ADD以从非易失性存储器电路510读取数据。从非易失性存储器电路510读取的数据FUSE_DATA可以被传送和储存在第一寄存器520 中。
[0062]当完成从第一区域R1至第一寄存器520的启动操作时，在步骤S630中，可以通过储存在第一寄存器520中的数据来优化非易失性存储器电路510。非易失性存储器电路510的优化可以指用在非易失性存储器电路510中的操作时序、电阻值、和各种电压的电平被设成最佳值。在非易失性存储器电路510被优化之后，非易失性存储器电路510可以更稳定操作。
[0063]在步骤S640中，非易失性存储器电路510的第二区域R2的数据可以被传送至第二寄存器530_0至530_1中。S640的启动操作和S620的启动操作(S卩，第一启动操作)可以以相同方式执行。然而，S640的启动操作(即，第二启动操作)和S620的启动操作彼此不同之处在于数据从非易失性存储器电路510中读取的区域不同且数据储存在不同的寄存器中。由于S640的启动操作在非易失性存储器电路510被设成最佳值之后执行，因此S640的启动操作可以以比S620的启动操作更高的稳定性来操作。
[0064]在图5和6所述的半导体器件中，用于非易失性存储器电路510的操作的数据可以储存在非易失性存储器电路510的第一区域R1中，且从第一区域R1至第一寄存器520的S620的启动操作可以被优先执行。于是，非易失性存储器电路510可以在非易失性存储器电路510被设成最佳值之后操作。然而，由于S620的启动操作在非易失性存储器电路510未被设成最佳值的状态下执行，因此启动操作无法稳定执行。此后，将叙述用于稳定执行S620的启动操作的实施例。
[0065]图7是图示依照本发明的实施例的半导体器件的框图。图7图示S620的启动操作的速度和S640的启动操作的速度被不同地控制以增大S620的启动操作的稳定性的实施例。
[0066]参考图7，半导体器件可以还包括用于产生振荡信号0SC的振荡信号供应电路710。振荡信号供应电路710可以响应于启动信号B00TJJP而周期性地激活振荡信号0SC。在执行从非易失性存储器电路510的第一区域R1至第一寄存器520的S620的启动操作