半导体存储装置以及存储系统的制作方法【
技术领域：
】[0001]本发明的实施方式涉及一种半导体存储装置以及存储系统。【
背景技术：
】[0002]已知一种三维排列有存储单元的NAND型快闪存储器(flashmemory)。【
发明内容】[0003]发明要解决的问题[0004]提供一种能够提高工作可靠性的半导体存储装置以及存储系统。[0005]用于解决问题的技术方案[0006]实施方式的半导体存储装置具备:第一存储单元，其设置于半导体基板上方;第二存储单元，其层叠于第一存储单元的上方;字线，其与第一存储单元和第二存储单元的栅电连接;第一位线，其与第一存储单元的一端电连接；以及第二位线，其与第二存储单元的一端电连接。在读出数据时，对字线施加读出电压，在重试读取时，对字线施加读出电压，对第一位线施加第一电压，对第二位线施加第二电压。第二电压与上述第一电压不同。【附图说明】[0007]图1是第一实施方式所涉及的存储系统的框图。[0008]图2是第一实施方式所涉及的半导体存储装置的框图。[0009]图3是第一实施方式所涉及的存储单元阵列的电路图。[0010]图4是第一实施方式所涉及的存储单元阵列的截面图。[0011]图5是表示第一实施方式所涉及的存储单元的阈值分布的曲线图。[0012]图6是第一实施方式所涉及的偏移表的概念图。[0013]图7是第一实施方式所涉及的感测放大器的电路图。[0014]图8是第一实施方式所涉及的存储单元阵列的电路图。[0015]图9是表示第一实施方式所涉及的数据的读出方法的流程图。[0016]图10是表示第一实施方式所涉及的读出数据时的字线电位的变化的时序图(timingchart)。[0017]图11是第一实施方式所涉及的读出数据时的各种信号的时序图。[0018]图12是NAND串(string)的截面图。[0019]图13是表示存储单元的阈值分布变化的曲线图。[0020]图14是表示第一实施方式所涉及的表示读出电压与存储器孔径的关系的曲线图。[0021]图15是第二实施方式所涉及的NAND串的截面图。[0022]图16是第二实施方式所涉及的偏移表的概念图。[0023]图17是表示第二实施方式所涉及的读出电压与存储器孔径的关系的曲线图。[0024]图18是表示第二实施方式所涉及的数据的读出方法的流程图。[0025]图19是表示第三实施方式所涉及的数据的读出方法的流程图。[0026]图20是第四实施方式所涉及的存储单元阵列的截面图。[0027]图21是第四实施方式所涉及的偏移表的概念图。[0028]图22是第五实施方式所涉及的存储单元阵列的电路图。[0029]图23是第五实施方式所涉及的存储单元阵列的立体图。[0030]图24是第五实施方式所涉及的存储单元阵列的俯视图。[0031]图25是沿图24中的25-25线的截面图。[0032]图26是沿图24中的26-26线的截面图。[0033]图27是沿图24中的27-27线的截面图。[0034]图28是第五实施方式所涉及的半导体存储装置的框图。[0035]图29是第五实施方式所涉及的检测电路的电路图。[0036]图30是第五实施方式所涉及的偏移表的概念图。[0037]图31是表示第五实施方式所涉及的位线电压与存储器孔径的关系的曲线图。[0038]图32是表示第五实施方式所涉及的读出数据时的钳位电压(clampvoltage)与预充电电位的变化的时序图。[0039]图33是第五实施方式所涉及的存储单元阵列的电路图。[0040]图34是第五实施方式所涉及的通常读取时的各种信号的时序图。[0041]图35是第五实施方式所涉及的重试读取时的各种信号的时序图。[0042]图36是第六实施方式所涉及的存储单元阵列的立体图。[0043]图37是第六实施方式所涉及的存储单元阵列的俯视图。[0044]图38是沿图37中的38-38线的截面图。[0045]图39是沿图37中的39-39线的截面图。[0046]标号说明[0047]40:半导体基板；41、42-1?42-4、45?47:绝缘膜；43-1?43_3、48:半导体层；44:鳍片型层叠构造；100:NAND型快闪存储器；110:芯部；111:存储单元阵列；112:行解码器；113:感测(sense)放大器；114:NAND串;120:外围电路部；121:定序器(sequencer);122:电荷栗；123:寄存器；124:驱动器；200:控制器;210:主机接口(主机I/F);220:内置存储器；230:CPU；240:缓冲存储器;250:NAND接口(NANDI/F)。【具体实施方式】[0048]以下，参照【附图说明】实施方式。在进行该说明时，在整个图中，对共同的部分附加共同的参照标号。[0049]K第一实施方式[0050]说明第一实施方式所涉及的半导体存储装置。以下，作为半导体存储装置，举例说明存储单元层叠于半导体基板上的三维层叠型NAND型快闪存储器。[0051]1.1关于结构[0052]1.1.1关于存储系统的结构[0053]首先，使用图1说明本实施方式所涉及的包括半导体存储装置的存储系统的结构。图1是本实施方式所涉及的存储系统的框图。[0054]如图所示，存储系统具备NAND型快闪存储器100和控制器200。控制器200和NAND型快闪存储器100例如也可以通过它们的组合而构成I个半导体装置，作为其示例可举出如SD?卡的存储卡、SSD(solidstatedrive:固态驱动器)等。[0055]NAND型快闪存储器100具备多个存储单元，非易失地存储数据。在后文中详细说明NAND型快闪存储器100的结构。[0056]控制器200响应来自外部主机设备的命令，对NAND型快闪存储器100作出读出、写入、擦除等的命令。另外，对NAND型快闪存储器100的存储空间进行管理。[0057]控制器200具备主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250以及ECC电路260。[0058]主机接口电路210经由控制器总线与主机设备相连接，负责与主机设备之间的通信。而且，将从主机设备接收到的命令和数据分别传送至CPU230和缓冲存储器240。另外，响应CPU230的命令，将缓冲存储器240内的数据传送给主机设备。[0059]NAND接口电路250经由NAND总线与NAND型快闪存储器I相连接，负责与NAND型快闪存储器100之间的通信。而且，将从CPU230接收到的命令传送至NAND型快闪存储器100，另夕卜，在进行写入时将缓冲存储器240内的写入数据传送给NAND型快闪存储器100。进一步，在进行读出时，将从NAND型快闪存储器100读出的数据传送给缓冲存储器240。[0060]CPU230对控制器200整体的工作进行控制。例如在从主机设备接收到写入读出命令时，响应于该命令，发出基于NAND接口的写入命令。在进行读出和擦除时也是同样的。另外，CPU230执行损耗平均(wearlevelling)等用于管理NAND型快闪存储器100的各种处理。并且，CPU230执行各种运算。例如执行数据的加密处理和/或随机化处理等。[0061]ECC电路260执行数据的纠错(ECC:ErrorCheckingandCorrecting:错误检查与校正)处理。即，ECC电路260在写入数据时根据写入数据生成奇偶校验数据(parity)，在进行读出时从奇偶校验数据生成校验子(syndrome)而检测错误，修正该错误。此外，CPU230也可以具有ECC电路260的功能。[0062]内置存储器220例如为DRAM等半导体存储器，被用作CPU230的作业区域。并且，内置存储器220保持用于管理NAND型快闪存储器I的固件和/或各种管理表等。本实施方式所涉及的内置存储器220保持偏移表(shifttable)。偏移表是表示在读出数据时使用的读出电压的偏置(offset)的表。在以下1.1.3的项中详细说明偏移表。[0063]1.1.2关于半导体存储装置的结构[0064]接着，说明半导体存储装置100的结构。[0065]1.1.2.1关于半导体存储装置的整体结构[0066]图2是本实施方式所涉及的NAND型快闪存储器100的框图。如图所示，NAND型快闪存储器100大致具备芯部110和外围电路120。[0067]芯部110具备存储单元阵列111、行解码器(rowdecoder)112以及感测放大器113。[0068]存储单元阵列111具备分别与字线和位线相关联的多个非易失性存储单元的集合即多个(在图2的示例中3个)块BLK(BLKO?BLK2)。块BLK成为数据的擦除单位，相同块BLK内的数据被统一地进行擦除。块BLK分别具备串联连接有存储单元的NAND串114的集合即多个串单元SU(SU0?SU3)。当然，存储单元阵列111内的块数和/或一个块BLK内的串群(stringgroup)数是任意的。[0069]行解码器112对块地址和/或页地址进行解码，选择所对应的块的任一条字线。并且，行解码器112对选择字线和非选择字线施加适当的电压。[0070]感测放大器113在读出数据时对从存储单元读出到位线的数据进行感测、放大。另夕卜，在写入数据时，将写入数据传送至存储单元。对于存储单元阵列111的数据的读出和写入以多个存储单元为单位来进行，该单位成为页。[0071]外围电路120具备定序器121、电荷栗122、寄存器123以及驱动器124。[0072]驱动器124将数据的写入、读出以及擦除所需的电压提供给行解码器112、感测放大器113以及未图示的源线驱动器。通过行解码器112、感测放大器113以及源线驱动器将该电压施加到存储单元(后述的字线、选择栅线、背栅线、位线以及源线)。[0073]电荷栗122使从外部提供的电源电压升压，将所需的电压提供给驱动器124。[0074]寄存器123保持各种信号。例如保持数据的写入和/或擦除工作的状态，由此，向控制器通知工作是否正常完成。或者，寄存器123还可以保持各种表。[0075]定序器121对NAND型快闪存储器100整体的工作进行控制。[0076]1.1.2.2关于存储单元阵列111[0077]接着，详细说明上述存储单元阵列111的结构。图3是块BLKO的电路图。其它块BLK也具有同样的结构。[0078]如图所示，块BLKO例如包括4个串单元SU。另外，各串单元SU包括多个NAND串114。[0079]NAND串114分别例如包括8个存储单元晶体管ΜΤ(ΜΤ0?MT7)、选择晶体管ST1、ST2以及背栅晶体管BT。存储单元晶体管MT具备包括控制栅和电荷蓄积层的层叠栅，非易失地保持数据。此外，存储单元晶体管MT的个数并不限定于8个，也可以是16个、32个、64个、128个等，并不限定其数量。背栅晶体管BT也与存储单元晶体管MT同样地，具备包括控制栅和电荷蓄积层的层叠栅。但是，背栅晶体管BT并非用于保持数据，在数据的写入、读出以及擦除时仅作为电流路径而发挥功能。存储单元晶体管MT和背栅晶体管BT在选择晶体管ST1、ST2之间配置为其电流路径串联连接。此外，背栅晶体管BT设置于存储单元晶体管MT3与MT4之间。该串联连接的一端侧的存储单兀晶体管MT7的电流路径与选择晶体管STI的电流路径的一端相连接，另一端侧的存储单元晶体管MTO的电流路径与选择晶体管ST2的电流路径的一端相连接。[0080]串单元SUO?SU3的各个选择晶体管STl的栅分别共同连接于选择栅线SGDO?SGD3，选择晶体管ST2的栅分别共同连接于选择栅线SGSO?SGS3。与此相对，处于相同块BLKO内的存储单元晶体管MTO?MT7的控制栅分别共同连接于字线WLO?WL7，背栅晶体管BT的控制栅共同连接于背栅线BG(在块BLKO?BLK2中分别为BGO?BG2)。[0081]S卩，字线WLO?WL7和背栅线BG在同一块BLKO内的多个串单元SUO?SU3之间共用地进行连接，与此相对，选择栅线SGD、SGS在同一块BLKO内也按每个串单元SUO?SU3而独立。[0082]另外，在存储单元阵列111内矩阵状地配置的NAND串114中处于相同行的NAND串114的选择晶体管STl的电流路径的另一端共同连接于某一条位线BL(BL0?BL(L-1)，(L-当前第1页1 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