域的插头BCl连接串群GR2和GR4的半导体层43-1与位线BLl，与半导体层43-2和43-3绝缘。插头BC2连接串群GR2和GR4的半导体层43-2与位线BL2，与半导体层43-1和43-3绝缘。插头BC3连接串群GR2和GR4的半导体层43-3与位线BL3，与半导体层43_1和43_2绝缘。
[0224]当然，上述说明是存储器部件MUl的情况，例如在存储器部件MU2的情况下，形成插头BC4?BC6，这些插头BC4?BC6将半导体层43-1?43-3分别连接于位线BL4?BL6(参照图26)。
[0225]另外，在鳍片型构造44的另一端上形成有插头SC。插头SC将半导体层43-1?43-3连接于源线SL。
[0226]在上述结构中，NAND串SRl?SR3内包含的存储单元晶体管的尺寸相互不同。更具体地说，如图25所示，在各鳍片型构造44中，沿半导体层43的第三方向的宽度越是位于低层则越大，越是位于高层则越小。即，半导体层43-1的宽度最大，半导体层43-3的宽度最窄，半导体层43-2的宽度为其中间宽度。也就是说，由制造偏差引起特性相互不同的多个存储单元晶体管MT包含于I个页。
[0227]5.2关于感测放大器的结构
[0228]接着，说明感测放大器113。本实施方式所涉及的感测放大器113例如通过感测电压来判别数据。当然，也可以是感测电流的类型。
[0229]在电压感测方式的感测放大器中，屏蔽相邻的位线而进行感测动作。即，在电压感测方式中，感测位线的电压偏移。在此，在一侧的位线放电的情况下，与该位线相邻的位线由于耦合而受到放电的位线的电位偏移的影响。其结果，有可能产生数据的错误读出。因而，在电压感测方式中，按偶数位线和按奇数位线读出数据。而且，在从偶数位线读出数据时将奇数位线固定(屏蔽)为一定电位，在从奇数位线读出数据时将偶数位线固定为一定电位。
[0230]在屏蔽该相邻的位线的方法(以下，称为“位线屏蔽法”)中，如图28所示，感测放大器113具有多个检测电路(S/A&latch)，l个检测电路(S/A&latch)由2个位线共享。也就是说，采用以下结构:将相邻的位线分类为偶数(EVEN)与奇数(0DD)，相邻的偶数与奇数的位线共享I个检测电路。
[0231]在该位线屏蔽法的读出工作中，在读出第偶数个位线的数据的情况下，使偶数位线用传输栅(BLSe)导通，将偶数位线与感测放大器进行连接。此时，通过使接地用晶体管(BIASo)导通，将奇数位线与BLCRL进行连接，设为预定的电位。在该状态下，当感测放大器(S/A)对偶数位线进行预充电时，奇数位线的电位处于保持预定的电位的状态，因此偶数位线不会受到来自奇数位线的影响，适当地被进行预充电。该预充电电位根据信号BLCLAMP这一栅电压而决定，例如为0.7V。
[0232]另一方面，在读出奇数位线的数据的情况下，使奇数位线用传输栅(BLSo)导通，将奇数位线与感测放大器进行连接。此时，通过使接地用晶体管(BIASe)导通，将偶数位线与BLCRL进行连接。在该状态下，当感测放大器(S/A)对奇数位线进行预充电时，偶数位线的电位处于保持为一定的状态，因此奇数位线不会受到来自偶数位线的影响，被适当地进行预充电。该预充电电位也是与对偶数位线进行预充电时同样地根据信号BLCLAMP进行钳位的电压。
[0233]这样，在位线屏蔽法中，在读出工作时将相邻的非选择位线设为接地状态，由此不会受到相邻的位线的信号的影响，能够进行正确的读出工作。
[0234]图29是与图28示出的一组位线对BLo和BLe(例如BLl和BL2)对应的检测电路(S/A&latch)的电路图。
[0235]如图所示，检测电路具有主数据高速缓存(Primary Data CacheJDCMSO、二级数据高速缓存(SecondaryDataCache: SDC)431、3个动态数据高速缓存(DynamicDataCache:DDC)433(433-1 ?433-3)以及临时数据高速缓存(TemporaryDataCache:TDC)434。此外，动态数据高速缓存33和临时数据高速缓存434根据需要设置即可。另外，动态数据高速缓存433在编程时还能够用作保持对位线写入VDD (高电位)和VSS (低电位)的中间电位(VQPff)的数据的高速缓存。
[0236]主数据高速缓存430具有拍频倒相器(clocked inverter)CLII和CLI2以及N沟道型晶体管NM0S5。二级数据高速缓存431具有拍频倒相器CLI3和CLI4以及N沟道型晶体管NM0S6和NM0S7。动态数据高速缓存433具有N沟道型晶体管NM0S4和NM0S9。另外，临时数据高速缓存434具有电容Cl。此外，主数据高速缓存430、二级数据高速缓存431、动态数据高速缓存433以及临时数据高速缓存434的电路结构并不限定于图29示出的结构，也可以采用其它电路结构。
[0237]另外，在图29的示例中，在数据高速缓存中作为对数据的输入输出进行控制的晶体管而使用η沟道MOS晶体管，但是也可以使用P沟道MOS晶体管。
[0238]并且，检测电路通过η沟道MOS晶体管HN2e和ΗΝ2ο与对应的偶数位线BLe和奇数位线BLo分别连接。在晶体管HN2e和HN2o的栅中分别被输入信号BLSe和BLSo。另外，偶数位线BLe和奇数位线BLo与η沟道MOS晶体管HNle和HNlo的源相连接。晶体管HNle和HNlo分别在栅被输入信号BI ASe和BI ASo，在漏被输入信号BLCRL。
[0239]5.3关于偏移表
[0240]图30是本实施方式所涉及的偏移表的概念图。如图所示，与第一至第三实施方式不同，本实施方式所涉及的偏移表按位线而保持对信号BLCLAMP提供的电压偏移量。即，在本实施方式中，不是使字线电压，而是使位线电压具有层依赖性。
[0241]例如，在第一次的重试读取中，针对与最下层的NAND串SRl相连接的位线BLl和BL4，信号BLCLAMP的电位仅偏移Vshift_bot_l。另外，针对与最上层的NAND串SR3相连接的位线BL3和BL6，信号BLCLAMP的电位仅偏移Vshif t_top_l。并且，针对与中间层的NAND串SR2相连接的位线BL2和BL5，信号BLCLAMP的电位仅偏移Vshift_mid_l。第二次以后的重试读取也是同样的。此外，具有Vshift_bot_i>Vshift_mid_i>Vshift_top_i的关系(i为I以上的自然数)。
[0242]图31示出NAND串SR的位置关系与信号BLCLAMP(即预充电电位)的关系。即，NAND串SR越是位于下层(即单元尺寸越大)，则信号BLCLAMP越小，其结果，位线的预充电电平也越小。相反，NAND串SR越是位于上层(即单元尺寸越小)，信号BLCLAMP越大，其结果，位线的预充电电平也越大。
[0243]图32是表示通常读取和重试读取时的信号BLCLAMP的电位与位线的预充电电平的曲线图。
[0244]如图所示，在通常读取中，设为BLCLAMP = Vclamp，位线电位设为Vprecharge。
[0245]在第一次的重试读取中，检测电路按照偏移表设定BLCLAMP。即，将位于最下层的位线BLl和BL4设为(Vclamp-Vshift_bot j)。将位于中间层的位线BL2和BL5设为(Vclamp-Vshift_mid_l)。将位于最上层的位线BL3和BL6设为(Vclamp-Vshif t_top_l)。其结果，位线BLl?BL6中、预充电电平在BL3和BL6中最高，接着在BL2和BL5中高，在BLl和BL4中最低。
[0246]之后，如图32所示，在每次反复进行重试读取时，BLCLAMP和预充电电平降低，在最后的第η次的重试读取中，BLCLAMP被设为比Vclamp大。
[0247]5.4关于读出工作
[0248]图33示出本实施方式所涉及的读出工作时的存储单元阵列111的各布线的电压关系。图33是某一块BLK的电路图，为了使说明简单，示出仅两个存储器部件MUl和MU2包含于块BLK的情况，另外，示出通过选择控制信号线SSLl和SSL5而选择存储器部件MUl中的串群GRl-1与存储器部件MU2中的串群GR1-2的情况。因而，在串群GRl-1和GR1-2中由与相同的字线WL相连接的6个存储单元晶体管MT形成页。此外，由于纸面的限制，仅图示所选择的串群GRl-1和GR1-2，并且省略图示列选择栅CSG。以下进行的说明在选择了其它串群的组合的情况下也是同样的。
[0249]行解码器112通过对控制信号线GSLl和GSL2施加“H”电平，使选择晶体管STl导通。另外，对选择字线WLI施加读出电压VCGRV，对非选择字线WL2?WL4施加电压VREAD。并且，未图示的源线驱动器对源线SLl施加电压VCSLO0V)。
[0250]这样，通过对源线SL施加电压VCSL，由感测放大器113检测从源线SL流向位线BL的电流，由此判别读出数据。
[0251]此外，如上所述，在某一串群GR中，位于最下层的存储单元晶体管MT(NAND串SRl)，其半导体层43的宽度最大。因而，不易受到干扰的影响。另一方面，位于最上层的存储单元晶体管MT(NAND串SR3)，其半导体层43的宽度最小。因而，易于受到干扰的影响。
[0252]接着，使用图34说明通常读取时的检测电路的工作。图34示出本实施方式所涉及的检测电路的、数据读出时的各种信号的时序图。在图34中，示出选择奇数位线BLo而非选择偶数位线BLe的情况。例如由在图2中说明的定序器121提供各信号。
[0253]如图所示，在时刻tO中，首先，将选择块的选择栅线(GSLl)设为“High“电平。另外，对源线SLl和非选择的偶数位线BLe施加电压VCSL。并且，将信号BLCLAMP设为电源电压VDD。并且，行解码器112对选择字线WL施加电压VCGRV，对非选择字线WL施加电压VREAD。
[0254]接着，在时刻11中，将信号BLPRE设为“High”电平。接着，在时刻t2中，在检测电路中将信号VPRE设为“High”电平，临时数据高速缓存(TDC)434被进行预充电。
[0255]并且，在时刻t2?t3中，进行位线选择信号BLSe和BLSo以及偏置选择信号BIASe和BIASo的设定。在图34的示例中，选择奇数位线BLo，因此将奇数位线选择信号BLSo设为“High”电平，将偶数位线BLe固定于BLCTRL( =VCSL)，因此将信号BIASe设为“High”电平。
[0256]另外，对信号BLCLAMP施加位线预充电用钳位电压Vvlamp，由此奇数位线BLo被预充电为(Vclamp-Vtblc)(例如0.7V) Jtblc为晶体管NMOSlO的阈值电压。
[°257] 如上所述，在芯部中，奇数位线BLo被预充电为(Vclamp-Vtblc)，偶数位线BLo固定于VCSL。
[0258]接着，在时刻t4中，将信号BLCLAMP设为0V，接着，在时刻t5中，将选择栅线GSL2设为“High”电平。其结果，电流从源线SLl流向位线BLo，位线BLo的电位成为(VCGRV-Vth) Jth为存储单元晶体管的阈值电压。
[0259]接着，在时刻t7?t8中，对信号BLCLAMP施加读出用电压Vsen。此时，如果选择位线BLo的电位高于(Vsen-Vtblc)，则晶体管NM0S10(BLCLAMP的晶体管)处于截止的状态，VDD保持于节点TDC。另一方面，如果选择位线BLo的电位低于(Vsen-Vtblc)，则使晶体管NMOSlO导通，因此节点TDC大致与位线BLo的电位相等。
[0260]接着，在时刻t9?tlO中，读出的数据被取入到二级数据高速缓存SDC。
[0261]如上所述，从奇数位线BLo读出数据。之后，在时刻tlO?til中进行恢复动作，使各节点和信号复位。
[0262]偶数位线BLe的读出也同样地进行。在该情况下，与图34的示例相反地，将信号BLe设为“High”(高)并将信号BLSo设为“Low”(低)。另外，将信号BIASo设为“High”，将信号BIASe 设为 “Low”。
[0263]图35是第一次的重试读取时的主要信号的时序图。如图所示，与位线BL对应于哪一层的NAND串SR相应地其预充电电位不同，这一点与通常读取时不同。
[0264]S卩，将与位线BLl(与位于最下层的NAND串SRl对应)、BL5(与位于中间层的NAND串SR2对应)以及BL3(与位于最上层的NAND串SR3对应)有关的信号BLCLAMP分别设为Vprel( =Vclamp_Vshift_bot_l)、Vpre2( =Vclamp-Vshift_mid_l)以及Vpre3( = VcIaimp-Vshift_top_l)。其中，具有Vpre3>Vpre2>Vprel的关系。
[0265]其结果，将位线BLl、BL5以及BL3的预充电电位分别设为(Vprel-Vtblc)、(Vpre2-Vtblc)以及(Vpre3